CN110943125B - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置，常关的第一栅极沟道区域(56)在第一主面侧，设置于p基极(42)中的n基极(41)和与发射极电极(50)连接的n发射极(43)之间的区域。第一栅极沟道区域(56)通过第一栅极电极(48)的电压对通断进行控制。在第二主面侧，通过与集电极电极(51)电连接的n集电极(52)、n基极(41)之间的n型区域而设置常开的第二栅极沟道区域(53)。第二栅极沟道区域(53)通过第二栅极电极(54)的电压对通断进行控制。

Description

半导体装置
技术领域
本发明涉及半导体装置，更特定地涉及具有双面栅极构造的半导体装置。
背景技术
通过多个控制电极对主电极间的导通状态(接通)及非导通状态(断开)进行控制的半导体装置是公知的。例如，在日本特开2013-175728号公报中记载了一种半导体装置，该半导体装置在第一主电极及第二主电极之间配置对出入第一主电极的电流进行控制的第一电流控制部(控制电极)、对出入第二主电极的电流进行控制的第二电流控制部(控制电极)，第一电流控制部及第二电流控制部这两者各自具有对电子电流和空穴电流这两者进行控制的结构。日本特开2013-175728号公报所记载的半导体装置具有超结构造，并且能够构成可以双向开关的半导体双向开关元件。
如日本特开2013-175728号公报所记载的那样，作为具有多个控制电极的构造，已知所谓的双面栅极构造。通常，在双面栅极构造的半导体装置中，能够实现接通电压及通断损耗的折中关系的改善。
但是，在双面栅极构造中，通过在第一主面侧及第二主面侧这两者设置栅极，从而在内部在双方向形成pn结。因此，由于不能够确保将与通常使用时相反极性的电压施加于第一及第二主电极间(例如，IGBT(Insulated Gate Bipolar Transistor)的集电极-发射极间)的情况下的耐压，因此担心用于拒绝不良品的老化试验、筛选试验中的元件破坏的产生。
另外，为了在双面栅极这两者形成沟道，担心需要将比第一及第二主电极中的高电压侧的电极更高的电压施加于控制电极。如果如上所述施加于控制电极的电压范围扩大，则施加于半导体装置的部位间的电压差的最大值即最大施加电压比通常的单面栅极构造的半导体装置大。其结果，由于耐压设计及栅极电压产生电路的设计需要特别的处理，因此担心设计的自由度降低。
发明内容
本发明就是为了解决这样的问题点而提出的，本发明的目的在于提供确保对主电极间的双方向的电压的耐破坏性，并且施加于控制电极的电压范围不扩大的双面栅极构造的半导体装置。
根据本发明的某个方案，半导体装置具备第一导电型的第一、第三及第五半导体层、第二导电型的第二及第四半导体层、第一及第二主电极、第一及第二控制电极、第一及第二栅极沟道区域。第一半导体层具有第一及第二主面。第二半导体层配设于第一半导体层的第一主面之上。第三半导体层选择性地配设于第二半导体层的表面。第一主面侧的第一主电极配设于第二半导体层及第三半导体层之上。第一栅极沟道区域形成于第二半导体层(第二导电型)中的第一半导体层(第一导电型)及第三半导体层(第一导电型)之间。第一控制电极通过第一栅极绝缘膜与第一栅极沟道区域绝缘。第四半导体层配设于第一半导体层的第二主面之上。第五半导体层选择性地配设于第四半导体层的表面。第二主面侧的第二主电极配设于第四半导体层及第五半导体层之上。第二栅极沟道区域为第一导电型，设置于第一半导体层(第一导电型)及第五半导体层(第一导电型)之间。第二控制电极通过第二栅极绝缘膜与第二栅极沟道区域绝缘。
根据与附图相关联地理解的关于本发明的以下的详细说明，可清楚了解本发明的上述及其它的目的、特征、方面以及优点。
附图说明
图1是用于说明对比例涉及的半导体装置的构造的剖视图。
图2示出对图1所示的双面栅极构造的IGBT的动作模式进行一览的图表。
图3是观察实施方式1涉及的半导体装置的发射极电极表面的俯视图。
图4是观察实施方式1涉及的半导体装置中的集电极电极表面的俯视图。
图5是实施方式1涉及的半导体装置的局部剖视图。
图6是本实施方式涉及的半导体装置的符号图。
图7是设为模拟对象的双面栅极构造IGBT的单元模型剖视图。
图8是图7中的第一主面侧的放大图。
图9是图7中的第二主面侧的放大图。
图10是表示模拟条件的一部分即图9中的区域的杂质浓度的分布的图形。
图11A～图11D是表示使用了图7～图10所示的单元模型的实施方式1涉及的半导体装置的电流电压特性的模拟结果的第一～第四图形。
图12是实施方式1涉及的半导体装置的导通时的动作波形图。
图13是实施方式1涉及的半导体装置的截止时的动作波形图。
图14是说明按照图12及图13对实施方式1涉及的半导体装置进行通断时的电流电压特性的图形。
图15是对实施方式1涉及的半导体装置的接通动作期间中的用于抑制耗电量的栅极电压控制进行说明的动作波形图。
图16是对实施方式1涉及的半导体装置的断开动作期间中的用于抑制泄漏电流的栅极电压控制进行说明的动作波形图。
图17是对图18～图27的模拟条件进行一览的图表。
图18是表示实施方式1涉及的半导体装置的模拟结果的第一动作波形图。
图19是表示实施方式1涉及的半导体装置的模拟结果的第二动作波形图。
图20是表示实施方式1涉及的半导体装置的模拟结果的第三动作波形图。
图21是表示实施方式1涉及的半导体装置的模拟结果的第四动作波形图。
图22是表示实施方式1涉及的半导体装置的模拟结果的第五动作波形图。
图23是表示实施方式1涉及的半导体装置的模拟结果的第六动作波形图。
图24是表示实施方式1涉及的半导体装置的模拟结果的第七动作波形图。
图25是表示实施方式1涉及的半导体装置的模拟结果的第八动作波形图。
图26是表示实施方式1涉及的半导体装置的模拟结果的第九动作波形图。
图27是表示实施方式1涉及的半导体装置的模拟结果的第十动作波形图。
图28是说明实施方式1的变形例涉及的栅极电压控制的第一例的截止时的动作波形图。
图29是说明实施方式1的变形例涉及的栅极电压控制的第二例的截止时的动作波形图。
图30是说明实施方式1的变形例涉及的栅极电压控制的第三例的导通时的动作波形图。
图31是说明实施方式1的变形例涉及的栅极电压控制的第四例的导通时的动作波形图。
图32是实施方式2的第一例涉及的半导体装置的局部剖视图。
图33是实施方式2的第二例涉及的半导体装置的局部剖视图。
图34是实施方式2的第三例涉及的半导体装置的局部剖视图。
图35是说明实施方式3涉及的栅极电压控制的流程图。
图36是用于说明逆电流的检测结构的半导体装置的局部剖视图。
图37是说明实施方式3的变形例中的二极管的外部连接的电路图。
图38是说明实施方式3的变形例涉及的栅极电压控制的流程图。
图39是说明实施方式4涉及的栅极电压控制的流程图。
图40是说明实施方式5涉及的栅极电压控制的动作波形图。
具体实施方式
下面，参照附图对本发明的实施方式进行详细说明。下面，对多个实施方式进行说明，但从申请最初预定将在各实施方式中说明的结构适当组合。另外，对图中的相同或相当部分标注相同标号，原则上不重复其说明。
实施方式1.
(对比例的说明)
首先，作为本实施方式的对比例，对通常的双面栅极构造的半导体装置的结构进行说明。
图1是用于说明对比例涉及的半导体装置的构造的剖视图。
参照图1，对比例涉及的半导体装置200#即具有双面栅极构造的IGBT具备具有第一及第二主面的n基极1、p基极2、n发射极3、p集电极4、n集电极5、p发射极6、沟槽7、第一栅极绝缘膜8、第一栅极电极9、第一栅极层间绝缘膜10、发射极电极11、集电极电极12、第二栅极绝缘膜13、第二栅极电极14、第二栅极层间绝缘膜15。
发射极电极11通过导体(典型地，金属)形成于半导体装置200#的第一主面侧的表面。同样地，集电极电极12通过导体(典型地，金属)形成于半导体装置200#的第二主面侧的表面。
p基极2配设于n基极1的第一主面侧。为了实现与发射极电极11的良好的欧姆接触，高浓度的p发射极6选择性地设置于p基极2的表面(第一主面侧)。n发射极3选择性地配设于p基极2的第一主面侧的一部分区域。
沟槽7贯穿n发射极3及p基极2，以到达n基极1的方式设置于半导体装置200#的第一主面侧。第一栅极绝缘膜8形成于沟槽7的表面之上。在沟槽7的内部，第一栅极电极9典型地使用多晶硅形成于第一栅极绝缘膜8之上(第一主面侧)。第一栅极层间绝缘膜10形成于沟槽7及n发射极3和发射极电极11之间。由此，在第一主面的发射极侧形成由增强型n沟道MOSFET(Metal Oxide Semiconductor Field Effect Transistor)构造形成的第一栅极部。
在n基极1的第二主面侧配设p集电极4。n集电极5选择性地配设于p集电极4的第二主面侧的一部分区域。而且，在图1中，通过形成第二栅极绝缘膜13、第二栅极电极14、及第二栅极层间绝缘膜15，在第二主面的集电极侧也形成由增强型n沟道MOSFET构造形成的第二栅极部。
这样，半导体装置200#在第一主面侧及与该第一主面侧相对的第二主面侧的每一者(即，双面)，具有作为控制电极起作用的第一及第二栅极电极。
接着，对双面栅极构造的IGBT的动作进行说明。IGBT的动作由施加于第一栅极电极9的第一栅极电压Vg1及施加于第二栅极电极14的第二栅极电压Vg2控制。第一栅极电压Vg1表示以发射极电极11为基准而施加于第一栅极电极9的电压，第二栅极电压Vg2表示以集电极电极12为基准而施加于第二栅极电极14的电压。
图2示出对图1所示的双面栅极构造的IGBT的动作模式进行一览的图表。
参照图2，与以发射极电极11为基准而施加于集电极电极12的集电极电压Vce的极性、第一栅极电压Vg1、及第二栅极电压Vg2的组合对应地，IGBT的动作模式分类为8个种类。
在图2中，第一栅极电压Vg1及第二栅极电压Vg2在为超过阈值电压Vt的正电压的情况下标记为“+”，除此之外(例如，施加零电压或负电压时)标记为“0”。同样地，在相对于发射极电极11将规定的正电压施加于集电极电极12的情况下将集电极电压Vce标记为“+”，在相对于发射极电极11将规定的负电压施加于集电极电极12的情况下将集电极电压Vce标记为“-”。
在发射极电极11及集电极电极12之间施加正电压(Vce>0)的第一～第四动作模式中，通过发射极侧的第一栅极电压Vg1，对IGBT的通断进行控制。
具体而言，如果第一栅极电压Vg1＝“+”，即，在第一栅极电极9施加超过阈值电压Vt的正电压，则无论集电极侧的第二栅极电压Vg2为“+”及“0(没有施加超过阈值电压Vt的正电压)”的哪一个，都会形成即使是低的集电极电压Vce也会从集电极电极12向发射极电极11流过大电流的状态即正向电流通电状态(下面，也简称为“接通状态”)(第二及第三动作模式)。
另一方面，如果第一栅极电压Vg1＝“0”，则无论第二栅极电压Vg2为“+”及“0(没有施加超过阈值电压Vt的正电压)”的哪一个，IGBT都会成为在Vce>0的状态下电流不从集电极电极12向发射极电极11流动的电压阻止状态(下面，也简称为“断开状态”)(第一及第四动作模式)。
相反，在发射极电极11及集电极电极12之间施加负电压(Vce<0)的第五～第八动作模式中，通过集电极侧的第二栅极电压Vg2，对IGBT的通断进行控制。具体而言，如果第二栅极电压Vg2＝“+”，即，在第二栅极电极14施加超过阈值电压Vt的正电压，则无论发射极侧的第一栅极电压Vg1为“+”及“0”的哪一个，都会形成即使是低的集电极电压|Vce|也会从发射极电极11向集电极电极12流过大电流的状态即逆电流通电状态(第七及第八动作模式)。
另一方面，如果第二栅极电压Vg2＝“0”，则无论第一栅极电压Vg1为“+”及“0”的哪一个，IGBT都会成为在Vce<0的状态下电流不从发射极电极11向集电极电极12流动的电压阻止状态(断开状态)(第五及第六动作模式)。
特别地，在第二动作模式中，在施加了集电极电压Vce(>0)的状态下，在第一栅极电极9施加超过阈值电压Vt的正电压(Vg1＝“+”)，但没有在第二栅极电极14施加超过阈值电压Vt的正电压(Vg2＝“0”)。因此，将p基极2中的第一栅极电极9的附近区域反转为n型，从而形成n沟道(第一n沟道)，并且形成从n发射极3经由第一n沟道而到n基极1的电流路径。通过该路径，从发射极电极11向n基极1注入电子(负电荷)。
由于通过该注入的电子而n基极1带负极性的电，因此由p集电极4及n基极1形成的pn结(下面也称为“J1结”)被正向偏置。由此，从集电极电极12通过p集电极4，向n基极1注入空穴(正电荷)。
其结果，在第二动作模式中，通过存在于n基极1的空穴的密度增加，从而产生传导率调制，因此n基极1的电阻成分大幅度减少。由此，IGBT成为接通状态。此时的IGBT集电极-发射极间的压降与所谓的接通电压相当。
接着，对在Vce>0的状态下，将IGBT从上述第二动作模式向电压阻止状态(断开状态)转换的截止通断动作进行说明。
在第一动作模式中，与集电极侧的第二栅极电压Vg2同样地，由于没有在发射极侧的第一栅极电极9施加正电压(Vg1＝“0”)，因此在第二动作模式下反转为n型而形成了第一n沟道的p基极2中的第一栅极电极9的附近区域恢复为p型。由此，由于没有从n发射极3向n基极1的电子的流动路径，因此从发射极电极11向n基极1的电子的注入停止。由此，由p集电极4及n基极1构成的上述J1结的正向偏置消除，从集电极电极12经由p集电极4的向n基极1的空穴的注入停止。
其结果，第二动作模式中的n基极1的传导率调制消除，n基极1的电阻恢复为引起传导率调制前的状态。而且，由p基极2及n基极1构成的pn结(下面，也称为“J2结”)耗尽。由此，IGBT在第一动作模式中，在Vce>0的状态下，成为电流不从集电极电极12向发射极电极11流动的电压阻止状态(断开状态)。
特别地，在第二动作模式的截止通断动作中，通过在即将停止向发射极侧的第一栅极电极9施加正电压之前或大致同时，在集电极侧的第二栅极电极14施加规定的正电压，即通过向第四动作模式过渡，从而第二栅极电极14的附近区域反转为n型，形成第二n沟道，由此形成由n基极1～第二n沟道～n集电极5构成的电流路径。
由此，通过从n基极1向集电极电极12排出电子，n基极1的电子密度开始降低。由于该电子密度的降低使由p集电极4及n基极1构成的pn结(上述J1结)的正向偏置减弱，因此从p集电极4向n基极1的空穴的注入减少。在该状况下，如果将施加于第一栅极电极9的正电压切换为零伏或负电压(反向偏置)，则反转为n型的第一n沟道恢复为p型，来自发射极电极11的电子的注入停止。另一方面，积蓄于n基极1的电子从第二n沟道通过n集电极5而向集电极电极12不断逸出。同样地，积蓄于n基极1的空穴从p基极2通过p发射极6而向发射极电极11不断逸出。而且，通过使由p基极2及n基极1构成的pn结(J2结)耗尽而产生的耗尽层电场，使上述的积蓄于n基极1的电子及空穴的向集电极电极12及发射极电极11的排出高速化。
这样，在截止动作时，在即将停止向发射极侧的第一栅极电极9施加正电压之前(或，大致同时)，通过在集电极侧的第二栅极电极14施加规定的正电压，即，通过从第二动作模式向第四动作模式过渡，从而至积蓄于n基极1的过剩电荷消失为止的时间缩短，因此能够减少截止通断的损耗。
此外，在将IGBT应用于作为电感负载应用的代表的电动机控制用逆变器的情况下，在相反方向不具有通电能力的通常的IGBT中，通常将续流二极管(FWD：Free WheelingDiode)反并联地外部连接而使用。通过续流二极管的配置，能够确保在与IGBT接通时相反方向产生的逆电流的路径，该逆电流是由于通过IGBT接通时的电流而积蓄于电感负载中的能量在IGBT断开时被释放形成的。
在对比例涉及的双面栅极构造的IGBT中，在Vce>0的状态下的IGBT接通时，通过第一栅极的接通(Vg1＝“+”)，从集电极电极12向发射极电极进行正向电流通电(第二动作模式)，但在IGBT断开时，通过在第二栅极电极14施加正电压(Vg2＝“+”)，将第二栅极接通，能够使n基极1及集电极电极12导通。通过n基极1及集电极电极12的导通，能够使由p基极2及n基极1形成的pn结(上述J2结)作为连接于发射极电极11及集电极电极12之间的二极管起作用。即，双面栅极构造的IGBT通过第八动作模式，能够不外部连接FWD而确保逆电流的路径。
同样地，在Vce<0的状态下的IGBT接通时，通过第二栅极的接通(Vg2＝“+”)，从发射极电极11向集电极电极12进行逆电流通电(第八动作模式)，但在IGBT断开时，通过将第一栅极及第二栅极这两者接通(第三动作模式)，能够确保从发射极电极11向集电极电极12的方向的逆电流的路径。
这样，在双面栅极构造的IGBT中，通过栅极电压控制，能够等效地实现内置有FWD的功能。另一方面，在具有通常的双面栅极构造的对比例涉及的半导体装置200#中，存在下述问题点。
第一，存在在发射极-集电极间施加了大的逆电压(Vce<0)时的耐压确保的问题。通常，在图1的半导体装置200#中，将Vce>0的状态设想为正常的状态，与由p基极2及n基极1构成的pn结(J2结)带来的逆电压阻止能力(正向的耐压)相比，将由p集电极4及n基极1构成的pn结(J1结)带来的逆电压阻止能力(相反方向的耐压)设计得小。
因此，在为了进行用于拒绝不良品的老化试验、筛选试验而在发射极-集电极间施加电压时，如果在发射极-集电极间错误地施加了大的逆电压(Vce)，则由于超过上述J1结的耐压的逆电压的施加，有可能会因J1结的破损而破坏半导体装置200#。另一方面，通过图2中说明的第二栅极电压Vg2的控制，也有可能避免向J1结施加反向偏置，但在该情况下，担心试验装置的复杂化及试验负荷的增大。
第二，在双面栅极构造的IGBT中，由于将施加于器件的电压差即最大施加电压增大，因此担心需要提高耐压(电压阻止能力)的设计。例如考虑将IGBT的发射极电极接地并且将电源电压(例如，DC15(V))作为集电极电压施加于集电极电极的连接中的最大施加电压。
在通常的单面栅极构造的IGBT中，在接通动作时，相对于发射极电极在栅极电极施加与集电极电压等同的正电压(例如，15(V))。另一方面，在断开动作时，在栅极电极施加0(V)或上述正电压的一半左右的大小的负电压(例如，-5～6(V))。因此，在单面栅极构造的IGBT中，最大施加电压与集电极电压相当(例如，15(V))或为与集电极电压和上述负电压的绝对值之和相当的电压(例如，21～22(V))。
另一方面，在双面栅极构造的IGBT中，在断开动作时，在第一栅极电极9及第二栅极电极14施加0(V)。在接通动作时，在第一栅极电极9施加与集电极电压等同的正电压(例如，15(V))，但在第二栅极电极14施加0(V)。因此，在接通动作时及断开动作时，最大施加电压与集电极电压相当(例如，15(V))。
但是，在双面栅极构造的IGBT截止时(图2的第四动作模式)，在第一栅极电极9施加0(V)或上述负电压(例如，-5～6(V))，在第二栅极电极14施加相对于集电极电极12叠加了规定的正电压(例如，15(V))的比集电极电压高的正电压。因此，向双面栅极构造的IGBT的最大施加电压为比集电极电压高的正电压(例如，15+15＝30(V))或在该正电压上进一步叠加了上述负电压的绝对值的电压(例如，15+15+5～6＝35～36(V))。
这样，在双面栅极构造的IGBT中，由于与通常的单面栅极构造相比最大施加电压变大，因此需要提高栅极构造部中的电压阻止能力(耐压)的设计，由此设计的自由度降低成为问题。
而且，在双面栅极构造的IGBT中，为了高功能化而设置第二栅极电极14，由此作为IGBT起作用的有效区域(p集电极区域)减少，因此与通常的IGBT相比，担心接通电压变大。
另外，在双面栅极构造的IGBT中，导通及截止时的通断损耗小，即，通断时间短，这意味着通断动作时的电流的时间变化率(dI/dt)及电压的时间变化率(dV/dt)大。因此，担心依赖于电流路径的电感(L)、电流的时间变化率(dI/dt)之积的浪涌电压(L×dI/dt)变大。浪涌电压的增大对器件的电压设计、装置的耐压设计造成影响，并且有可能成为用于过电压抑制的缓冲电路的追加等成本上升的原因。
(实施方式1涉及的双面栅极构造)
接着，对实施方式1涉及的双面栅极构造的IGBT的结构进行说明。
图3是观察实施方式1涉及的半导体装置的发射极电极表面的俯视图。图4是观察实施方式1涉及的半导体装置中的集电极电极表面的俯视图。集电极电极表面与图2所示的发射极电极表面相对。而且，在图5中示出实施方式1涉及的半导体装置的局部剖视图，更详细而言，示出图3的V-V剖视图。
参照图3，实施方式1涉及的半导体装置200为双面栅极构造IGBT，在第一主面侧具备发射极电极50。在半导体装置200的第一主面侧还配置与后述的第一栅极电极电连接的栅极配线58及栅极焊盘59。施加于第一栅极电极的第一栅极电压Vg1从半导体装置200的外部输入至栅极焊盘59，经由栅极配线58传输至第一栅极电极。标号60表示IGBT单元的一部分。
参照图4，就实施方式1涉及的半导体装置200而言，在第二主面侧具备集电极电极51。在半导体装置200的第二主面侧还配置与后述的第二栅极电极电连接的栅极配线61及栅极焊盘62。施加于第二栅极电极的第二栅极电压Vg2从半导体装置200的外部输入至栅极焊盘62，经由栅极配线61传输至第二栅极电极。
在图5中示出图3所示的标号60的局部的剖视图(V-V剖视图)。
参照图5，实施方式1涉及的半导体装置200具备具有第一及第二主面的n基极41、p基极42、n发射极43、p集电极44、p发射极45、沟槽46、第一栅极绝缘膜47、第一栅极电极48、第一栅极层间绝缘膜49、发射极电极50、集电极电极51、n集电极52、第二栅极电极54、第二栅极层间绝缘膜55、第二栅极绝缘膜57。
n基极41与“第一半导体层”的一个实施例对应，在本实施方式中，n型与“第一导电型”对应。p基极42配设于n基极41的第一主面，与“第二半导体层”的一个实施例对应。另外，在本实施方式中，p型与“第二导电型”对应。n发射极43选择性地配设于p基极42的表面，与“第三半导体层”的一个实施例对应。为了实现与发射极电极50的良好的欧姆接触，高浓度的p发射极45选择性地设置于p基极42的表面(第一主面侧)。
发射极电极50配设于p基极42及n发射极43的上表面(第一主面侧)，配置于半导体装置200的第一主面之上。即，发射极电极50与“第一主电极”的一个实施例对应。
沟槽46形成为从n发射极43的表面贯穿p基极42，达到n基极41。在沟槽46的表面形成第一栅极绝缘膜47。在沟槽46的内部，第一栅极电极48形成于第一栅极绝缘膜47之上(第一主面侧)。沟槽46与“第一沟槽”的一个实施例对应，第一栅极绝缘膜47与“第一栅极绝缘膜”的一个实施例对应。
在p基极42中的n基极41及n发射极43之间的区域形成第一栅极沟道区域56。即，第一栅极沟道区域56由与相邻的n基极41及n发射极43不同的导电型(p型)形成。在第一栅极沟道区域56中，与以发射极电极50为基准而施加于第一栅极电极48的第一栅极电压Vg1对应地，沟道形成或消失。具体而言，如果第一栅极电压Vg1超过阈值电压Vt，即，如果相对于发射极电极50的电压在第一栅极电极48施加比阈值电压Vt高的正电压(下面，也简称为“正电压”)，则在第一栅极沟道区域56形成沟道。另一方面，在没有将上述正电压施加于第一栅极电极48的情况下，在第一栅极沟道区域56不形成沟道。
因此，发射极侧的第一栅极部具有增强型的n沟道MOSFET构造，通过第一栅极电极48的电压(第一栅极电压Vg1)形成常关型的第一栅极沟道区域56。即，第一栅极电极48与对常关的沟道区域进行控制的“第一控制电极”的一个实施例对应。另外，下面，将由p基极42及n基极41形成的pn结也称为“J2结”。
在n基极41的第二主面配设p集电极44。集电极44与“第四半导体层”的一个实施例对应。为了实现与集电极电极51的良好的欧姆接触，高浓度的n集电极52选择性地配设于p集电极44的表面(第二主面侧)，该高浓度的n集电极52与“第五半导体层”的一个实施例对应。集电极电极51配设于p集电极44及n集电极52之上(第二主面侧)，配置于半导体装置200的第二主面之上。即，集电极电极51与“第二主电极”的一个实施例对应。而且，在n基极41及n集电极52之间，以与第二栅极电极54接近的方式设置第二栅极沟道区域53。第二栅极沟道区域53由与相邻的n基极41及n集电极52相同的导电型的n型形成。第二栅极绝缘膜57与形成于第二栅极电极54及第二栅极沟道区域53之间的“第二栅极绝缘膜”的一个实施例对应。
如果相对于集电极电极51的电压在第二栅极电极54施加大于或等于规定的负电压(下面，也简称为“负电压”)，则在n型第二栅极沟道区域53不形成沟道。另一方面，在没有将上述负电压施加于第二栅极电极54的情况下，在n型第二栅极沟道区域53形成沟道。
这样，集电极侧的第二栅极部具有耗尽型n沟道MOSFET构造，通过第二栅极电极54的电压(第二栅极电压Vg2)形成常开型的第二栅极沟道区域53。即，第二栅极电极54与对常开的沟道区域进行控制的“第二控制电极”的一个实施例对应。另外，下面，将由p集电极44及n基极41形成的pn结也称为“J1结”。
第一栅极绝缘膜47及第二栅极绝缘膜57通常由氧化膜(典型地，SiO2)构成。第一栅极电极48及第二栅极电极54典型地由掺杂了n型杂质的多晶硅构成。
第一栅极层间绝缘膜49及第二栅极层间绝缘膜55例如由含有硼及磷的硅酸盐玻璃(下面，也称为BPSG)构成。发射极电极50、集电极电极51、栅极配线58、61及栅极焊盘59、62例如能够由含有硅(Si)的铝(Al)形成。
通过与第一栅极电极48电连接的栅极配线58及与第二栅极电极54电连接的栅极配线61，能够减少从第一栅极电极48至栅极焊盘59为止的路径及从第二栅极电极54至栅极焊盘62为止的路径的多晶硅部分。由此，能够降低第一栅极电极48及第二栅极电极54的每一者和栅极焊盘59、62之间的电阻，因此能够实现半导体装置200内的控制动作的均匀化。
这样，根据实施方式1涉及的双面栅极构造的半导体装置200，与当前的双面栅极构造同样地，能够通过施加于MOSFET构造的第一栅极电极48及第二栅极电极54的电压信号进行通断控制。特别地，关于以常开的方式控制的第二栅极，也设为耗尽型MOS构造，由此能够实现驱动的小电力化及高速化。并且，实施方式1涉及的半导体装置200具有如下面说明的优点。
首先，由于第二栅极为常开构造，因此在第二栅极电极54没有施加电压信号的状态(Vg2＝0)下，即使在发射极电极50及集电极电极51间施加逆电压(Vce<0)，也能够使电流在从发射极电极50通过p发射极45、p基极42、n基极41、第二栅极沟道区域53及n集电极52而向集电极电极51的路径上向相反方向流动。因此，即使在老化试验、筛选试验时错误地在发射极-集电极间施加大的逆电压(Vce<0)，也几乎不会在由p集电极44和n基极41构成的J1结施加逆电压。因此，能够消除如上述对比例涉及的半导体装置200#(通常的双面栅极构造)那样的由施加逆电压造成的破坏的问题。即，能够相对于集电极电极51及发射极电极50之间的双方向的电压而确保耐破坏性。
而且，在实施方式1涉及的半导体装置中，与对比例同样地，如果设想将发射极电极接地，并且在集电极电极上作为集电极电压而施加了电源电压(例如，DC15(V))的连接，则施加于常关型的第一栅极电极48的电压与图1中说明过的通常的双面栅极构造同样。另一方面，施加于第二栅极电极54的电压与通常的双面栅极构造不同。具体而言，在第二栅极电极54上，在断开时，相对于集电极电极51施加负电压，在接通时，进行该负电压的除去或零电压(与集电极电极51等同的电压)的施加。其结果，与在图1中说明过的通常的双面栅极构造不同，在第二栅极电极54上，在接通时及断开时都不施加比集电极电压高的电压。因此，在实施方式1涉及的双面栅极构造的半导体装置中，栅极电压的范围与单面栅极构造等同，不会如通常的双面栅极构造那样变大。其结果，关于最大施加电压，也不会如通常的双面栅极构造那样变大，与单面栅极构造等同。因此，能够将栅极构造部中的电压阻止能力(耐压)设为与通常的单面栅极构造共通的设计，设计的自由度不会降低。另外，关于用于供给第一栅极电压Vg1及第二栅极电压Vg2的驱动控制电路的耐压设计，也能够与单面栅极构造的IGBT共通，因此变得简单。
(模拟结果)
接着，对图5所示的实施方式1涉及的半导体装置200的模拟结果进行说明。首先，图6示出是本实施方式涉及的半导体装置的符号图。
参照图6，实施方式1涉及的半导体装置200具有与第一栅极电极48相当的第一栅极G1、与第二栅极电极54相当的第二栅极G2、与发射极电极50相当的发射极E、及与集电极电极51相当的集电极C。
如上所述，集电极电压Vce由相对于发射极E的集电极C的电压定义，第一栅极电压Vg1由相对于发射极E的第一栅极G1的电压定义，第二栅极电压Vg2由相对于集电极C的第二栅极G2的电压定义。
控制电路300产生第一栅极电压Vg1及第二栅极电压Vg2，以按照通断指令信号Sigbt使半导体装置200进行接通动作或断开动作。第一栅极电压Vg1及第二栅极电压Vg2各自输入至图3及图4所示的栅极焊盘59及62。驱动控制电路300能够由模拟方式或数字方式的公知的电路构成。特别地，近年来，通过采用数字方式，能够进行精细的栅极电压控制。
通过驱动控制电路300及半导体装置200的一体化构造，也能够构成IPM(Intelligent Power Module)。在驱动控制电路300中，为了过电流保护等，也可以输入半导体装置200的集电极电流Ic的检测值。能够通过连接于发射极电极50及集电极电极51之间的电流检测用电阻或罗氏线圈等对集电极电流Ic进行检测。
此外，本发明涉及的半导体装置可以由半导体装置200(IGBT)单体构成，也可以通过半导体装置200(IGBT)及驱动控制电路300的组合构成。此外，在后者的情况下，可以将半导体装置200(IGBT)及驱动控制电路300设为一体化构造，也可以分别由分体构成。
如上所述，在本实施方式中，就半导体装置200而言，基本上，发射极E接地，在集电极C供给了电源电压的状态(Vce>0)下进行通断。集电极电流Ic表示将从集电极C向发射极E流动的方向设为正方向的集电极C及发射极E之间所产生的电流。
图7示出设为模拟对象的双面栅极构造IGBT的单元模型剖视图。
参照图7，Y轴上的Y＝0与半导体装置200的第一主面中的与发射极电极50的接触面相当，Y＝Ymax与半导体装置200的第二主面中的与集电极电极51的接触面相当。在本模拟中，设想Ymax＝120(μm)，半导体装置200的电压阻止能力为1200(V)等级。
图7所示的单元模型的剖面构造与图5的剖视图同样，在图8中示出由图7中的第一主面侧的虚线包围的区域的放大图。在图9中示出由图7中的第二主面侧的虚线包围的区域的放大图。
参照图8，如图5中说明过那样，在形成于n基极41的第一主面的p基极42的上表面(第一主面侧)选择性地配设n发射极43。在n发射极43及n基极41之间形成第一栅极沟道区域56。如上所述，在向配设于沟槽46的第一栅极电极48施加了相对于发射极电极50的正电压时，在常关的第一栅极沟道区域56中形成沟道。
参照图9，在配设于n基极41的第二主面之上的p集电极44的表面(第二主面侧)选择性地配设n集电极52。p集电极44及n集电极52与集电极电极51接触。在n基极41及n集电极52的连接部分设置与第二栅极电极54接近的第二栅极沟道区域53。如上所述，在常开的第二栅极沟道区域53中，在向第二栅极电极54施加了相对于集电极电极51的负电压时，在n基极41及n集电极52之间不形成沟道。
图10是表示模拟条件的一部分即图9中的区域的杂质密度分布的图形。在图10中示出图9中的A-A、B-B、C-C、及D-D的各个部位的沿Y轴的杂质密度的分布线P1～P4。
参照图10，p集电极44距离第二主面表面(Y＝Ymax)的深度尺寸约为3(μm)，n集电极52距离第二主面表面的深度尺寸约为0.4(μm)，第二栅极沟道区域53距离第二主面表面的深度尺寸约为0.1(μm)。另外，第二栅极沟道区域53中的杂质密度约为3×1017(atom/cm3)。
在上述构造中，如果将集电极电极51及第二栅极电极54之间的第二栅极电压Vg2设为-4(V)～-5(V)左右，则常开的第二栅极沟道区域53开始示出电流切断特性，如果进一步使负电压的绝对值增加，则n集电极52及n基极41电切断。
图11A～图11D示出使用了图7～图10中说明过的双面栅极构造IGBT的单元模型的实施方式1涉及的半导体装置的电流电压特性(所谓的I-V曲线)的模拟结果。
在图11A～图11D的每一者中示出针对各个第一栅极电压Vg1及第二栅极电压Vg2的组合，元件温度T＝25(℃)及元件温度150(℃)这两者的I-V曲线。各I-V曲线的横轴为集电极电压Vce(V)，纵轴为集电极电流密度Jce(A/cm2)。设想T＝25(℃)为常温时，设想T＝150(℃)为由元件发热产生的高温时。
在图11A中示出在Vg1＝Vg2＝0(V)时，即常关的第一栅极为断开状态，常开的第二栅极为接通状态时的I-V特性。在该情况下，半导体装置200在Vce>0的区域中为电压阻止状态(Ic＝0)。另一方面，在Vce<0的区域中，产生从发射极电极50向集电极电极51的方向的逆电流(Ice<0)。
在图11B中示出在Vg1＝15(V)、Vg2＝0(V)时，即常关的第一栅极及常开的第二栅极这两者为接通状态时的I-V特性。
再参照图5，通过在发射极电极50及第一栅极电极48之间施加预先确定的正电压(这里，15(V))，从而在第一栅极沟道区域56形成沟道。即，常关的第一栅极被导通。由此，电子从发射极电极50，通过n发射极43及第一栅极沟道区域56，注入到n基极41。由于通过注入的电子使n基极41的电位降低，从而由p集电极44及n基极41构成的J1结被正向偏置，因此空穴从集电极电极51经由p集电极44注入到n基极41。
其结果，通过由n基极41的电子密度及空穴密度上升引起的传导率调制效应，n基极41的电阻大幅度减少。由此，半导体装置200在Vce>0的区域中，即使是低的集电极电压Vce，也成为从集电极电极51向发射极电极50流过大的集电极电流的接通状态。另一方面，在Vce<0的区域中，集电极电流几乎不流动，但在从发射极电极50向集电极电极51的方向通过第一n沟道及第二n沟道而流动微小的逆电流。
此外，流动集电极电流时的集电极电压Vce理想为零，但实际上，由于IGBT内部(主要是n基极41)的压降，成为与所谓的接通电压相当的正电压。
在图11C中示出在Vg1＝0(V)并且Vg2＝-15(V)时，即常关的第一栅极及常开的第二栅极这两者为断开状态时的I-V特性。在该情况下，通过Vce>0的区域及Vce<0的区域，半导体装置200完全成为电压阻止状态(Ic＝0)。
在图11D中示出在Vg1＝15(V)并且Vg2＝-15(V)时，即常关的第一栅极为接通状态，但常开的第二栅极为断开状态时的I-V特性。
再参照图5，如果在集电极电极51及第二栅极电极54之间施加规定的负电压(-15(V))，则在使n集电极52及n基极41之间导通的第二栅极沟道区域53中，通过n区域耗尽而成为高电阻区域、或反转为p型而形成的pn结的反向偏置特性，从而n集电极52及n基极41之间电切断。即，常开的第二栅极被断开。
通过该切断，由于由p集电极44及n基极41构成的J1结相对于低的Vce被正向偏置，从p集电极44向n基极41的空穴的注入增加，因此n基极41的空穴密度变高。而且，通过在集电极电极51及第二栅极电极54之间施加规定的负电压(这里，-15(V))，从而p集电极44中的集电极电极51附近部位的正电位变高。由此，由于向n基极41的空穴的注入效率进一步增加，因此n基极41的电阻进一步减少。
再参照图11D，在图11D中，与图11B同样地，通过第一栅极的接通，在Vce>0的区域中，即使是低的集电极电压Vce，也成为从集电极电极51向发射极电极50流过大的集电极电流的接通状态。但是，通过设为Vg2＝-15(V)而将第二栅极设为断开状态，如上所述由于使n基极41的电阻进一步降低的效果，因此与图11B相比，能够降低接通电压。而且，可以理解与图11B相比，在Vce<0的区域中也能够抑制逆电流。
另外，根据图11B及图11D的比较可以理解，在将正电压(15(V))施加于第一栅极电极48而使半导体装置200进行接通动作时，如图11B那样，在没有对第二栅极电极54赋予负电压的情况下，在低电流下进行MOSFET动作，但如果集电极电压Vce上升则过渡为IGBT动作，由此有时暂时产生集电极电压Vce大幅度降低的现象(所谓的骤回现象)。在图11B的模拟结果中，在常温时(T＝25(℃))，也显著产生骤回现象。另一方面，如图11D所示可以理解，在使半导体装置200进行接通动作时，如果在第二栅极电极54施加负电压(Vg2＝-15(V))，则能够抑制骤回现象。
(基本的通断控制)
接着，对实施方式1涉及的半导体装置200的基本的导通及截止的控制，即通断控制进行说明。
在图12中示出半导体装置200导通时的动作波形图。导通动作与“第一通断动作”对应。
参照图12，在Vce>0的状态下，如图11A所示，通过设为Vg1＝Vg2＝0，半导体装置200被断开。在断开时，集电极电压Vce与连接于图6的集电极C的电源电压相当，集电极电流Ic理想上为零，但实际上，存在微小的泄漏电流(Ic＝Ileak)。
如图11C及图11D中说明过那样，能够相对于发射极电极50在第一栅极电极48施加正电压(Vg1＝α(V))。而且，如图11D中说明过那样，通过相对于集电极电极51在第二栅极电极54施加负电压(Vg2＝-β(V))，能够抑制骤回现象。
就上述骤回现象而言，特别是在并联连接地使用多个IGBT的情况下，担心引起电流的不均匀。因此，如图12所示，在与相对于第一栅极电极48施加正电压的定时即使第一栅极电压Vg1从0(V)变化为α(V)的定时同时，或比其早地，在第二栅极电极54上施加负电压，即，使第二栅极电压Vg2从0(V)变化为-β(V)。
如上所述，通过在产生用于在第一栅极沟道区域56中形成沟道的第一栅极电压Vg1的同时、或在即将产生该第一栅极电压Vg1之前，产生用于在第二栅极沟道区域53中不形成沟道的第二栅极电压Vg2，能够提高导通时的半导体装置200的动作的稳定性。
在图13中示出半导体装置200截止时的动作波形图。截止动作与“第二通断动作”对应。
参照图13，在Vce>0的状态下，如图11A所示，通过设为Vg1＝Vg2＝0，能够将半导体装置200断开。即，在截止时，为了将常关的第一栅极断开，停止向第一栅极电极48施加正电压，第一栅极电压Vg1从α(V)变化为0(V)。
再参照图5，如果第一栅极电压Vg1＝0(V)，则在p基极42中施加正电压时反转为n型的第一栅极沟道区域56恢复为p型，由此停止从发射极电极50向n基极41的电子的注入。由此，也停止从p集电极44向n基极41的空穴的注入。之后，积蓄于n基极41的过剩的空穴通过与电子重新结合、或通过从p基极42经由p发射极45从发射极电极50排出而减少。
如果与这样的第一栅极的断开一并地将常开的第二栅极接通，则第二栅极沟道区域53从耗尽或反转为p型的状态恢复为n型，由此恢复作为n型半导体的导电功能。由此，n集电极52及n基极41导通，能够对来自由p集电极44及n基极41构成的J1结的向n基极41的空穴的注入进行抑制。而且，由于积蓄于n基极41的电子经由第二栅极沟道区域53及n集电极52，迅速地排出到集电极电极51，因此积蓄于n基极41的过剩电子的消失也被加速。
因此，在n基极41中，能够与依赖于少数载流子的寿命的重新结合(过剩电子及过剩空穴的结合)相比，迅速地经由第二栅极沟道区域53排出过剩电子，由此能够缩短截止所需要的通断时间。其结果，还对截止时的通断损耗进行抑制。
而且，如果积蓄于n基极41的过剩电荷迅速地排出，则基于由n基极41及p基极42构成的J2结实现的电压阻止功能(反向偏置阻止)也迅速恢复。这样，通过J2结附近迅速地耗尽，从而实现集电极电流Ic的减少时间的缩短(即，dI/dt的增大)及集电极电压Vce的上升时间的缩短(dV/dt的增大)，因此从该方面来看，能够缩短截止所需要的时间。
再参照图13，通过在半导体装置200的截止时，在与第一栅极电压Vg1从α(V)变化为0(V)的第一栅极的断开的同时或断开前，使施加于集电极电极51及第二栅极电极54之间的负电压(-β(V))变化为0(V)，从而将常开的第二栅极接通。
如上所述，通过在停止产生用于在第一栅极沟道区域56中形成沟道的第一栅极电压Vg1的同时或即将停止之前，停止产生用于在第二栅极沟道区域53中不形成沟道的第二栅极电压Vg2，从而缩短上述的截止所需要的通断时间，由此能够对截止时的通断损耗进行抑制。
图14是用于说明按照图12及图13对半导体装置200进行通断时的电流电压特性的图形。
参照图14，特性线T1与使用图7～图10的模型而模拟按照图12及图13对半导体装置200进行通断时即在第二栅极电极54施加负电压而将半导体装置200接通时的电流电压特性(I-V曲线)得到的结果相当。
另一方面，特性线T2与使用图7～图10的模型而模拟在没有将负电压施加于第二栅极电极54的状态(Vg2＝0)下将半导体装置200接通时(即，图11B的条件)的电流电压特性(I-V曲线)得到的结果相当。
另外，特性线T0示出没有在第二主面侧(集电极电极侧)配设第二栅极电极的、通常的单面栅极构造的IGBT中的电流电压特性(I-V曲线)。特性线T0是在图7～图10的模型中，作为在第二主面侧p集电极44覆盖集电极电极51整面的构造进行模拟而得到的。
根据特性线T1及T2的比较，如图11B及图11D的比较中说明过那样，通过在第二栅极电极54施加负电压而将半导体装置200接通，也能够降低集电极电流Ic流动时的集电极电压Vce即接通电压，并且也能够对骤回现象进行抑制。
而且，根据大于或等于Jce＝100(A/cm2)的区域中的特性线T0及T1的比较，在第二栅极电极54施加负电压而进行接通动作的半导体装置200与当前的单面栅极构造的IGBT相比能够期待降低接通电压。即，根据实施方式1涉及的双面栅极构造的半导体装置200，能够降低大电流通电时的通电损耗。
此外，在图12及图13中，通过向第一栅极电极48的正电压α(V)的施加及停止、以及向第二栅极电极54的负电压-β(V)的施加及停止的组合，从而对半导体装置200的通断进行控制。因此，如果将上述正电压及负电压的绝对值设为相同(即，α＝β)，则能够实现产生第一栅极电压Vg1及第二栅极电压Vg2的驱动控制电路300(图6)的结构的简化。
另外，半导体装置200在由图12的动作波形表示的导通后，即使停止向第二栅极电极54的负电压(-β(V))的施加，通过从集电极电极51经由由p集电极44及n基极41构成的J1结的导电路径，也能够维持接通状态。
但是，如图14中说明过那样，在半导体装置200的接通动作期间中，如果第二栅极电压Vg2维持为-β(V)，则能够实现由接通电压的降低引起的功率损耗的抑制。另一方面，如果维持Vg2＝-β(V)，则与设为Vg2＝0(V)的情况相比，担心驱动控制电路300(图6)的耗电量增加。因此，也能够如图15那样对半导体装置200的接通动作期间中的栅极电压进行控制。
参照图15，在设为第一栅极电压Vg1＝α(V)的半导体装置200的接通动作期间，即产生了集电极电流Ic的期间中，关于施加于第二栅极电极54的第二栅极电压Vg2，能够设置Vg2＝0(V)的期间和Vg2＝-β(V)的期间这两者。
在控制为Vg2＝-β(V)的期间Tg中，与Vg2＝0(V)的期间相比，由于集电极电压Vce(即，接通电压Von)变低，因此能够对由于集电极电流Ic的通过而在半导体装置200(IGBT)内部产生的功率损耗(导通损耗)进行抑制。而且，通过将设为Vg2＝-β(V)的期间Tg设为半导体装置200的接通动作期间的一部分，能够对供给第二栅极电压Vg2的驱动控制电路300(图6)的耗电量进行抑制。
特别地，通过与集电极电流Ic大的期间对应地设置期间Tg，也能够有效地降低IGBT的导通损耗及驱动控制电路300的耗电量。例如，能够以如下方式构成驱动控制电路300，即，在半导体装置200的接通动作期间中，与输入至驱动控制电路300的集电极电流Ic的检测值(图6)对应地，在集电极电流Ic比基准值大的期间中，控制为Vg2＝-β(V)，但在集电极电流Ic小于或等于该基准值的期间中设为Vg2＝0(V)。
接着，对用于抑制半导体装置200的断开动作期间中的泄漏电流的控制进行说明。
再参照图5，半导体装置200在将比发射极电极50高的电压施加于集电极电极51的状态(Vce>0)下，通过以由n基极41及p基极42构成的J2结为中心形成的耗尽层保持电压，从而形成电压阻止状态(断开状态)。
在半导体装置200的断开动作时，如果由于J2结处的漏电流而在集电极电极51及发射极电极间产生电流(图13及图14中的泄漏电流Ileak)则产生功率损耗，因此该漏电流的抑制是重要的。
如果增大J2结的杂质密度差(即，n基极41及p基极42之间的杂质密度的差异)，则由于结势垒变高而J2结处的漏电流变小。另外，由于J2结的漏电流作为由p集电极44、n基极41、及p基极42构成的pnp晶体管的基极电流起作用，因此对该pnp晶体管的集电极电流进行放大。该集电极电流成为泄漏电流Ileak的主成分。
因此，为了减小泄漏电流Ileak，有效的是，通过相对于发射极电极50在第一栅极电极48施加负电压，通过提高p基极42的杂质密度，对J2结的漏电流进行抑制。而且，通过相对于集电极电极51在第二栅极电极54施加正电压，将与由p集电极44及n基极41构成的J1结并联地配设的第二栅极沟道区域53的电阻降低，从而使上述pnp晶体管的放大率降低，这也对泄漏电流Ileak的减少有效。
在图16中示出对实施方式1涉及的半导体装置的断开动作期间中的用于抑制泄漏电流的栅极电压控制进行说明的动作波形图。
参照图16，在设为第一栅极电压Vg1＝0(V)的半导体装置200的断开动作期间，关于施加于第二栅极电极54的第二栅极电压Vg2，能够设置Vg2＝0(V)的期间和Vg2＝α(V)的期间这两者。即，关于第二栅极电压Vg2，设置产生电压(Vg2＝α(V))的期间、和与集电极电极51相同电压(Vg2＝0(V))的期间这两者，其中，电压(Vg2＝α(V))的极性与用于在第二栅极沟道区域53中不形成沟道的电压(Vg2＝-β(V))相反。
在控制为Vg2＝α(V)的期间Tx中，与Vg2＝0(V)的期间相比，由于集电极电压Vce(即，泄漏电流Ileak)降低，因此能够对由于漏电流而在半导体装置200中产生的功率损耗进行抑制。
特别地，为了对应用了半导体装置200的装置中的待机电力进行抑制，在该装置的关闭期间中，有时应用待机模式。例如，能够以如下方式构成驱动控制电路300，即，通过将表示待机模式应用中的信号输入至驱动控制电路300(图6)，与待机模式应用期间对应地设置Vg2＝α(V)的期间Tx。
实施方式1的变形例.
在实施方式1的变形例中，进一步对用于抑制半导体装置200的导通及截止时的电流及电压的变动的栅极电压控制进行说明。
首先，使用与实施方式1的图7～图10同样的模型，说明模拟半导体装置200对通过电抗器负载的电流进行通断时的动作得到的结果。
在图18～图27中示出，将实施方式1涉及的双面栅极构造的半导体装置200(IGBT)与电感负载及600(V)的直流电源连接，按照图13将100(A)的电流截止的情况下的通断动作的模拟波形。即，在半导体装置200截止时，第一栅极电压Vg1从α(V)变化为0(V)，第二栅极电压Vg2从-β(V)变化为0(V)。
在图18～图27中各自示出改变了元件温度(结温)T、第一栅极电压Vg1及第二栅极电压Vg2的变化定时的差异的模拟结果。在图17中示出图18～图27中的模拟条件的一览。在图18～图27的每一者中，用实线表示实施方式1涉及的半导体装置200中的截止时的集电极电流Ic及集电极电压Vce的模拟波形。而且，为了进行比较，用虚线表示与图14同样地进行了模拟的通常的单面栅极构造的IGBT中的截止时的集电极电流Ic及集电极电压Vce的波形。
在图18～图22中示出T＝25℃下的模拟波形。在T＝25℃的条件下，依赖于第一栅极电压Vg1及第二栅极电压Vg2的变化定时，浪涌电压Vsg(截止浪涌)的大小产生变化。
在图18中示出第一栅极电压Vg1的变化定时和第二栅极电压Vg2的变化定时为同时时的模拟波形。在图18中，Vsg为约400(V)。
在图19中示出，从第一栅极电压Vg1的变化定时延迟3(μs)而第二栅极电压Vg2产生变化的模拟波形，即延迟时间Td＝3(μs)时的模拟波形。在图19中，Vsg为约250(V)。
在图20中示出，从第一栅极电压Vg1的变化定时延迟1(μs)而第二栅极电压Vg2产生变化的模拟波形，即延迟时间Td＝1(μs)时的模拟波形。在图20中，Vsg为约300(V)。
在图21中示出，比第一栅极电压Vg1的变化定时早1(μs)而第二栅极电压Vg2产生变化的模拟波形，即延迟时间Td＝-1(μs)时的模拟波形。在图21中，Vsg为约400(V)。
在图22中示出，相对于第一栅极电压Vg1的变化定时早3(μs)而第二栅极电压Vg2产生变化的模拟波形，即延迟时间Td＝-3(μs)时的模拟波形。在图22中，Vsg为约400(V)。
在图23～图27中示出T＝150℃下的模拟波形。在T＝150℃的条件下，浪涌电压不变大，依赖于第一栅极电压Vg1及第二栅极电压Vg2的变化定时，截止通断所需要的时间(截止时间Toff)的长度产生变化。
在图23中与图18同样地示出第一栅极电压Vg1的变化定时和第二栅极电压Vg2的变化定时为同时时的模拟波形。在图23中，Toff为约0.55(μs)。
在图24中与图19同样地示出，从第一栅极电压Vg1的变化定时延迟3(μs)而第二栅极电压Vg2产生变化的模拟波形，即延迟时间Td＝3(μs)时的模拟波形。在图24中，Toff为约0.75(μs)。
在图25中与图20同样地示出，从第一栅极电压Vg1的变化定时延迟1(μs)而第二栅极电压Vg2产生变化的模拟波形，即延迟时间Td＝1(μs)时的模拟波形。在图25中，Toff为约0.6(μs)。
在图26中与图21同样地示出，比第一栅极电压Vg1的变化定时早1(μs)而第二栅极电压Vg2产生变化的模拟波形，即延迟时间Td＝-1(μs)时的模拟波形。在图26中，Toff为约0.4(μs)。
在图27中与图22同样地示出，相对于第一栅极电压Vg1的变化定时早3(μs)而第二栅极电压Vg2产生变化的模拟波形，即延迟时间Td＝-3(μs)时的模拟波形。在图27中，Toff为约0.45(μs)。
再参照图17，在图17中还记入了T＝25℃的各模拟条件(图18～图22)下的浪涌电压Vsg、及T＝150℃的各模拟条件(图23～图27)下的截止时间Toff。
根据上述模拟结果可以理解，如果增大延迟时间Td，即，使第二栅极电压Vg2的变化(-β(V)至0(V))比第一栅极电压Vg1的变化(α(V)至0(V))延迟，则浪涌电压变小，但截止时间变长。
因此，基本上，在半导体装置200截止时，为了通过缩短截止时间而降低通断损耗，优选如实施方式1(图13)说明的那样，在第一栅极电压Vg1从α(V)变化为0(V)之前，使第二栅极电压Vg2从-β(V)变化为0(V)。
另一方面，可以理解，在要求抑制浪涌电压的用途中使用半导体装置200的情况下，与上述相反，优选在半导体装置200截止时，在第一栅极电压Vg1从α(V)变化为0(V)之后，使第二栅极电压Vg2从-β(V)变化为0(V)。
这样的浪涌电压的抑制效果是通过对在n基极41过剩地积蓄的电子通过第二栅极沟道区域53向集电极电极51排出的电子量进行调节而产生的。因此，根据第二栅极沟道区域53的电阻值的大小、及沟道形成及不形成的时间长度，对过剩电子的排出速度进行精细地控制，由此也能够实现浪涌电压的降低。具体而言，第二栅极沟道区域53的电阻值的大小能够由第二栅极电压Vg2的大小控制，沟道形成及不形成的时间长度能够通过施加第二栅极电压Vg2的时间的长度进行控制。
另一方面，向n基极41积蓄的过剩的电子的量也依赖于通过第一栅极沟道区域56而注入的电子的量。因此，通过第一栅极电压Vg1的大小及施加时间对第一栅极沟道区域56的电阻值的大小、及沟道形成及不形成的时间长度进行精细地控制，能够减轻浪涌电压。
在实施方式1的变形例中，对如实施方式1(图13)说明过那样，对为了降低通断损耗，用于在第一栅极电压Vg1的变化之前使第二栅极电压Vg2变化的状态下抑制浪涌电压的栅极电压控制进行说明
图28是说明实施方式1的变形例涉及的栅极电压控制的第一例的截止时的动作波形图。
参照图28，在半导体装置200截止时，通过驱动控制电路300(图6)，在第二栅极电压Vg2从-β(V)向0(V)变化之后，第一栅极电压Vg1从α(V)向0(V)变化。而且，在变为第一栅极电压Vg1＝0(V)，并且第二栅极电压Vg2＝0(V)之后，设置至少1个对集电极电极51再供给负电压的期间。
这样，通过在停止产生用于在第一栅极沟道区域56中形成沟道的第一栅极电压Vg1、及用于在第二栅极沟道区域53中不形成沟道的第二栅极电压Vg2之后，设置至少1个产生用于在第二栅极沟道区域53中不形成沟道的第二栅极电压Vg2的期间，从而在迅速开始截止动作之后，使通过第二栅极沟道区域53的电子的排出量减少，由此能够对集电极电压Vce的上升速度进行抑制，减轻截止时的浪涌电压。
图29是说明实施方式1的变形例涉及的栅极电压控制的第二例的截止时的动作波形图。
参照图29，在半导体装置200截止时，与图28同样地，通过在设为第一栅极电压Vg1＝0(V)，并且第二栅极电压Vg2＝0(V)之后，设置至少1个相对于发射极电极50向第一栅极电极48再供给正电压的期间，即，在停止产生用于在第一栅极沟道区域56中形成沟道的第一栅极电压Vg1、及用于在第二栅极沟道区域53中不形成沟道的第二栅极电压Vg2之后，设置至少1个产生用于在第一栅极沟道区域56中形成沟道的第一栅极电压Vg1的期间，也能够减轻浪涌电压。
这样，在截止动作时，设置通过第一栅极沟道区域56而向n基极41注入电子的期间，从而对集电极电压Vce的上升速度进行抑制，由此能够减轻浪涌电压。此外，在该期间，优选将第一栅极电压Vg1设为比接通动作时(α(V))低的电压，以使得通过第一栅极沟道区域56而注入的电子不过剩。
此外，在半导体装置200截止时，也可以组合地执行由图28表示的第二栅极电压Vg2的调整、由图29表示的第一栅极电压Vg1的调整这两者。
在半导体装置200导通时，能够执行用于对集电极电流Ic的跳变，即急剧的上升进行抑制的栅极电压控制。
图30是说明实施方式1的变形例涉及的栅极电压控制的第三例的导通时的动作波形图。
参照图30，在半导体装置200导通时，如实施方式1(图12)中说明过那样，通过驱动控制电路300(图6)，在第二栅极电压Vg2从0(V)向-β(V)变化之后，第一栅极电压Vg1从0(V)向α(V)变化。而且，在变为第一栅极电压Vg1＝α(V)，并且第二栅极电压Vg2＝-β(V)之后，设置至少1个第二栅极电压Vg2从-β(V)上升的期间。在该期间中，第二栅极电压Vg2相对于集电极电极51可以为正电压、相同电压、及绝对值比β小的负电压的任意者。
如与图16关联的泄漏电流的抑制控制中说明过那样，如果使第二栅极电压Vg2从-β(V)上升，使第二栅极沟道区域53的电阻降低，则由p集电极44、n基极41、及p基极42构成的pnp晶体管的放大率降低。因此，在导通动作开始后，通过设置第二栅极电压Vg2从-β(V)上升的期间，能够对从集电极电极51向发射极电极50流动的集电极电流Ic的增加速度进行抑制。
这样，在导通动作时，通过在产生用于在第一栅极沟道区域56中形成沟道的第一栅极电压Vg1的期间中，设置至少1个停止产生用于在第二栅极沟道区域53中不形成沟道的第二栅极电压Vg2的期间，能够对导通时的集电极电流Ic的跳变进行抑制。
图31是说明实施方式1的变形例涉及的栅极电压控制的第四例的导通时的动作波形图。
参照图31，在半导体装置200导通时，与图30同样地，通过在变为第一栅极电压Vg1＝α(V)，并且第二栅极电压Vg2＝-β(V)之后，设置至少1个第一栅极电压Vg1从α(V)降低的期间，也能够对集电极电流Ic的跳变进行抑制。在该期间中，第一栅极电压Vg1相对于发射极电极50可以为负电压、相同电压、及绝对值比α小的正电压的任意者。
如果通过设置第一栅极电压Vg1从α(V)降低的期间，使第一栅极沟道区域56的电阻上升，使通过第一栅极沟道区域56而注入到n基极41的电子减少，则由p基极42、n基极41、及p集电极44构成的pnp晶体管的基极电流减少，通电能力减小。因此，在导通动作开始之后，通过设置第一栅极电压Vg1从α(V)降低的期间，由p基极42、n基极41、及p集电极44构成的pnp晶体管的通电能力的降低也能够对从集电极电极51向发射极电极50流动的集电极电流Ic的增加速度进行抑制，对导通时的集电极电流Ic的跳变进行抑制。
此外，在半导体装置200导通时，也可以组合地执行由图30表示的第二栅极电压Vg2的调整、由图31表示的第一栅极电压Vg1的调整这两者。
实施方式2.
在实施方式2中，对实施方式1涉及的半导体装置200的单元构造的变形例进行说明。实施方式2所示的半导体装置的每一者与实施方式1涉及的半导体装置200相比，由于仅剖面构造(双面栅极构造)的一部分不同，因此使用与图5同样的局部剖视图，对该单元构造进行说明。另外，实施方式2中说明的半导体装置的各要素基本上能够由与实施方式1涉及的半导体装置200中的相同名称的要素相同的材质形成。
(第一例)
图32是实施方式2的第一例涉及的双面栅极构造的半导体装置的局部剖视图。图32是与图5同样的剖视图。
参照图32，实施方式2的第一例涉及的半导体装置200a与实施方式1涉及的双面栅极构造相比，在第二主面侧(集电极电极侧)的第二栅极与第一主面侧(发射极电极侧)的第一栅极同样地由沟槽栅极构造形成这一点上不同。
实施方式2的第一例涉及的半导体装置200a具备具有第一及第二主面的n基极81、p基极82、n发射极83、p集电极84、p发射极85、第一沟槽86、第一栅极绝缘膜87、第一栅极电极88、第一栅极层间绝缘膜89、发射极电极90、集电极电极91、n集电极92、第二沟槽100、第二栅极电极94、第二栅极层间绝缘膜95、第二栅极绝缘膜97、n型电荷积蓄层98、n缓冲区99。
在半导体装置200a中，n基极81与“第一半导体层”的一个实施例对应，n型与“第一导电型”对应，p型与“第二导电型”对应。p基极82配设于n基极81的第一主面，与“第二半导体层”的一个实施例对应。另外，n发射极83选择性地配设于p基极82的表面，与“第三半导体层”的一个实施例对应。为了实现与发射极电极90的良好的欧姆接触，高浓度的p发射极85选择性地设置于p基极82的表面(第一主面侧)。
发射极电极90配设于p基极82及n发射极83的上表面(第一主面侧)，配置于半导体装置200a的第一主面之上。即，发射极电极90与“第一主电极”的一个实施例对应。
第一沟槽86形成为从n发射极83的表面贯穿p基极82及n型电荷积蓄层98，达到n基极81。在第一沟槽86的表面形成第一栅极绝缘膜87。在第一沟槽86的内部，第一栅极电极88形成于第一栅极绝缘膜87之上(第一主面侧)。与半导体装置200同样地，第一栅极电极88具有沟槽栅极构造。第一栅极电极88与“第一控制电极”的一个实施例对应，第一栅极绝缘膜87与“第一栅极绝缘膜”的一个实施例对应。
在p基极82中的n基极81及n发射极83之间的区域形成第一栅极沟道区域96。在第一栅极沟道区域96中，与实施方式1同样地，与以发射极电极90为基准而施加于第一栅极电极88的第一栅极电压Vg1对应地，形成或不形成电流路径(沟道)。由于相对于第一栅极电压Vg1的第一栅极沟道区域96的动作与实施方式1中的第一栅极沟道区域56的动作同样，因此不重复详细的说明。
在n基极81的第二主面配设p集电极84。集电极84与“第四半导体层”的一个实施例对应。为了实现与集电极电极91的良好的欧姆接触，高浓度的n集电极92选择性地配设于p集电极44的表面(第二主面侧)，该高浓度的n集电极92与“第五半导体层”的一个实施例对应。集电极电极91配设于p集电极84及n集电极92之上(第二主面侧)，配置于半导体装置200a的第二主面之上。即，集电极电极91与“第二主电极”的一个实施例对应。
在第二主面侧(集电极电极51侧)，第二沟槽100形成为从n集电极92的表面贯穿p集电极84，到达n缓冲区99。在第二沟槽100的表面形成第二栅极绝缘膜97。在第二沟槽100的内部，第二栅极电极94形成于第二栅极绝缘膜97之上(第二主面侧)。因此，在半导体装置200a中，第二栅极电极94与第一栅极电极88同样地，具有沟槽栅极构造。第二栅极电极94与“第二控制电极”的一个实施例对应，第二栅极绝缘膜97与“第二栅极绝缘膜”的一个实施例对应。
电荷积蓄层98配设于n基极81及p基极82之间，是具有比n基极81高的杂质密度的n型半导体层，与“第六半导体层”的一个实施例对应。n型电荷积蓄层98形成得比p基极82薄。此外，p基极82的厚度能够由p基极82及电荷积蓄层98的接合面、p基极82及n发射极83的接合面之间的最短尺寸定义。n型电荷积蓄层98与“第六半导体层”的一个实施例对应。
n缓冲区99配设于n基极81及p集电极84之间，是具有比n基极81高的杂质密度的n型半导体层，与“第七半导体层”的一个实施例对应。n缓冲区99形成得比p集电极84厚。此外，p集电极84的厚度能够由p集电极84距离第二主面侧的表面的深度尺寸定义。
在与n基极81连接的n缓冲区99及n集电极92之间设置n型第二栅极沟道区域93。在第二栅极沟道区域93中，设置与以集电极电极91为基准而施加于第二栅极电极94的第二栅极电压Vg2对应地形成或不形成沟道的n型第二栅极沟道区域93。由于相对于第二栅极电压Vg2的第二栅极沟道区域93的动作与实施方式1中的第二栅极沟道区域53的动作同样，因此不重复详细的说明。
关于实施方式2的第一例涉及的半导体装置200a，也与实施方式1及其变形例同样地，通过对第一栅极电压Vg1及第二栅极电压Vg2进行控制，能够对导通及截止进行控制。
根据实施方式2的第一例涉及的半导体装置200a，通过将第二栅极电极94也设为沟槽栅极构造，从而提高第二栅极沟道区域93中的n沟道的密度，由此能够降低第二栅极沟道区域93中的电阻值。其结果，在半导体装置200a截止时，由于能够提高积蓄于n基极81的电子向集电极电极91的排出速度，因此能够使截止时间及截止时的通断损耗减少。
另外，通过设置n型电荷积蓄层98，能够等效地设置妨碍n基极81中的空穴流出至p基极82的势垒。由此，在半导体装置200a的接通动作时，由于能够提高向n基极81积蓄的电荷密度，因此与没有设置电荷积蓄层98的双面栅极构造(实施方式1)相比，能够降低接通电压Von。
而且，在半导体装置200a中，通过设置n缓冲区99，能够使n基极81的厚度减少而不会使断开动作期间中的电压阻止能力降低。由此，与没有设置n缓冲区99的双面栅极构造(实施方式1)相比，能够降低接通电压Von。
此外，在图32的半导体装置200a不配置n缓冲区99的构造中，与图32同样地也能够将第二主面侧的第二栅极设为沟槽栅极构造。在该情况下，第二沟槽100能够形成为从n集电极92的表面贯穿p集电极84，到达n基极81。由此，能够得到上述由采用沟槽栅极构造带来的使截止动作高速化的效果。
(第二例)
图33是实施方式2的第二例涉及的双面栅极构造的半导体装置的局部剖视图。
参照图33，实施方式2的第二例涉及的半导体装置200b与实施方式1涉及的双面栅极构造相比，在第二主面侧(集电极电极侧)的第二栅极由n沟道型JFET(Junction FieldEffect Transistor)构造形成这一点上不同。
实施方式2的第二例涉及的半导体装置200b具备具有第一及第二主面的n基极121、p基极122、n发射极123、p集电极124、p发射极125、沟槽126、第一栅极绝缘膜127、第一栅极电极128、第一栅极层间绝缘膜129、发射极电极130、集电极电极131、n集电极132、第二栅极电极134、p型半导体区域137。
在半导体装置200b中，n基极121与“第一半导体层”的一个实施例对应，n型与“第一导电型”对应，p型与“第二导电型”对应。p基极122配设于n基极121的第一主面，与“第二半导体层”的一个实施例对应。另外，n发射极123选择性地配设于p基极122的表面，与“第三半导体层”的一个实施例对应。为了实现与发射极电极130的良好的欧姆接触，高浓度的p发射极125选择性地设置于p基极122的表面(第一主面侧)。
发射极电极130配设于p基极122及n发射极123的上表面(第一主面侧)，配置于半导体装置200b的第一主面之上。即，发射极电极130与“第一主电极”的一个实施例对应。
沟槽126形成为从n发射极123的表面贯穿p基极122，达到n基极121。在沟槽126的表面形成第一栅极绝缘膜127。在沟槽126的内部，第一栅极电极128形成于第一栅极绝缘膜127之上(第一主面侧)。与半导体装置200同样地，第一栅极电极128由沟槽栅极构造形成。第一主面侧(集电极电极侧)的第一栅极与实施方式1同样地，具有增强型的n沟道MOSFET构造。第一栅极电极128与“第一控制电极”的一个实施例对应，第一栅极绝缘膜127与“第一栅极绝缘膜”的一个实施例对应。
在p基极122中的n基极121及n发射极123之间的区域形成第一栅极沟道区域136。在第一栅极沟道区域136中，与实施方式1同样地，与以发射极电极130为基准而施加于第一栅极电极128的第一栅极电压Vg1对应地，电流路径(沟道)形成或消失。由于相对于第一栅极电压Vg1的第一栅极沟道区域136的动作与实施方式1中的第一栅极沟道区域56的动作同样，因此不重复详细的说明。
在n基极121的第二主面配设p集电极124。集电极124与“第四半导体层”的一个实施例对应。为了实现与集电极电极131的良好的欧姆接触，高浓度的n集电极132选择性地配设于p集电极124的表面(第二主面侧)，该高浓度的n集电极132与“第五半导体层”的一个实施例对应。集电极电极131配设于p集电极124及n集电极132之上(第二主面侧)，配置于半导体装置200b的第二主面之上。即，集电极电极131与“第二主电极”的一个实施例对应。
第二栅极电极134通过第二栅极的层间绝缘膜135与集电极电极131绝缘。在n集电极132及n基极121之间设置与n集电极132及n基极121相同导电型(n型)的第二栅极沟道区域133。p型半导体区域137配设于第二栅极电极134及n集电极132之间，将第二栅极沟道区域133及第二栅极电极134电切断。即，p型半导体区域137与“第八半导体层”的一个实施例对应，即使没有配设图5中的第二栅极绝缘膜57，第二栅极沟道区域133也会通过p型半导体区域137而与第二栅极电极134绝缘。
集电极侧的第二栅极部具有n沟道JFET构造，具有常开特性。即，为了将n沟道JFET断开，将n集电极132及n基极121之间电切断，需要相对于集电极电极131向第二栅极电极134施加负电压，使第二栅极沟道区域133耗尽而使其高电阻化。另一方面，如果停止向第二栅极电极134施加负电压、或施加正电压，则第二栅极沟道区域133将n集电极132及n基极121之间电导通。因此，相对于第二栅极电压Vg2的第二栅极沟道区域133的动作与实施方式1中的第二栅极沟道区域53的动作同样。第二栅极电极134与“第二控制电极”的一个实施例对应。
因此，关于实施方式2的第二例涉及的半导体装置200b，也与实施方式1及其变形例同样地，通过对第一栅极电压Vg1及第二栅极电压Vg2进行控制，能够对导通及截止进行控制。
根据实施方式2的第二例涉及的半导体装置200b，在第二主面侧的第二栅极部中，不需要在第二栅极电极134和半导体的界面之间形成栅极绝缘膜(图5中的第二栅极绝缘膜57)。因此，就半导体装置200b而言，由于能够省略形成栅极绝缘膜的工序而制造，因此与具备第二栅极绝缘膜57的实施方式1涉及的半导体装置200相比，能够容易地进行制造。
(第三例)
图34是实施方式2的第三例涉及的双面栅极构造的半导体装置的局部剖视图。
参照图34，实施方式2的第三例涉及的半导体装置200c与实施方式1涉及的双面栅极构造同样地，第一主面(发射极电极)侧的第一栅极具有增强型的n沟道MOSFET构造，并且第二主面(集电极电极)侧的第二栅极具有耗尽型的n沟道MOSFET构造。
半导体装置200c具备具有第一及第二主面的n基极161、p基极162、n发射极163、p集电极164、p发射极165、p基极柱166、第一栅极绝缘膜167、第一栅极电极168、第一栅极层间绝缘膜169、发射极电极170、集电极电极171、n集电极172、第二栅极电极174、第二栅极层间绝缘膜175、第二栅极绝缘膜177。
n基极161与“第一半导体层”的一个实施例对应，在半导体装置200c中，n型也与“第一导电型”对应，p型也与“第二导电型”对应。p基极162配设于n基极161的第一主面，与“第二半导体层”的一个实施例对应。n发射极163选择性地配设于p基极162的表面，与“第三半导体层”的一个实施例对应。为了实现与发射极电极170的良好的欧姆接触，高浓度的p发射极165选择性地设置于p基极162的表面(第一主面侧)。p基极柱166配设为从p基极162深入至n基极161中的p型半导体区域。
发射极电极170配设于p基极162及n发射极163的上表面(第一主面侧)，配置于半导体装置200c的第一主面之上。即，发射极电极170与“第一主电极”的一个实施例对应。
在第一主面处，通过第一栅极绝缘膜167、第一栅极电极168、及第一栅极层间绝缘膜169，在设置有平面栅极构造的第一栅极的p基极162中的n基极161及n发射极163之间的区域，形成第一栅极沟道区域176。在第一栅极沟道区域176中，与实施方式1同样地，与以发射极电极170为基准而施加于第一栅极电极168的第一栅极电压Vg1对应地，形成或不形成电流路径(沟道)。由于相对于第一栅极电压Vg1的第一栅极沟道区域176的动作与实施方式1中的第一栅极沟道区域56的动作同样，因此不重复详细的说明。第一栅极电极168与“第一控制电极”的一个实施例对应，第一栅极绝缘膜167与“第一栅极绝缘膜”的一个实施例对应。
在n基极161的第二主面配设p集电极164。集电极164与“第四半导体层”的一个实施例对应。为了实现与集电极电极171的良好的欧姆接触，高浓度的n集电极172选择性地配设于p集电极164的表面(第二主面侧)，该高浓度的n集电极172与“第五半导体层”的一个实施例对应。集电极电极171配设于p集电极164及n集电极172之上(第二主面侧)，配置于半导体装置200c的第二主面之上。即，集电极电极171与“第二主电极”的一个实施例对应。
在第二主面处，通过第二栅极电极174、第二栅极层间绝缘膜175、及第二栅极绝缘膜177，设置与实施方式1涉及的半导体装置200同样的平面栅极构造的第二栅极。与第二栅极对应地，形成常开型的第二栅极沟道区域173。相对于第二栅极电压Vg2的第二栅极沟道区域173的动作与实施方式1中的第二栅极沟道区域53的动作同样。第二栅极电极174与“第二控制电极”的一个实施例对应，第二栅极绝缘膜177与“第二栅极绝缘膜”的一个实施例对应。
关于实施方式2的第三例涉及的半导体装置200c，也与实施方式1及其变形例同样地，通过对第一栅极电压Vg1及第二栅极电压Vg2进行控制，能够对导通及截止进行控制。
实施方式2的第三例涉及的半导体装置200c具有p型区域深入至n基极161中的超结构造。由此，能够相对于第一主面大致垂直配设n基极161、p基极162及p基极柱166的PN结(J2结)。其结果，能够将n基极161的厚度减薄，并且能够提高n基极161的杂质密度。其结果，在半导体装置200c中，能够降低接通动作期间中的接通电压。
特别地，半导体装置200c的构造对于MOSFET动作时的接通电压降低是有效的，对于提高MOSFET动作时的通电能力是有效的。另一方面，在半导体装置200c截止动作时，特别地，在从高电压起的截止通断中，在面积大的J2结耗尽时，由于局部动作变得不均匀，因此担心截止通断性能(耐压)降低。
但是，在半导体装置200c中，在MOSFET动作时的从高电压起的截止通断动作时，通过相对于第二栅极电极174以恰当的时间宽度施加负电压，能够对J2结耗尽所需要的时间进行控制。因此，在半导体装置200c中，通过组合截止时的第二栅极电压Vg2的控制，能够避免上述截止通断性能的降低，并且进一步提高由接通电压降低引起的低损耗化的效果。
实施方式3.
实施方式1及2说明过的半导体装置200、200a～200c为在发射极-集电极间内置了寄生二极管的结构。作为一个例子，使用半导体装置200a(图32)对寄生二极管的构造进行说明。
再参照图32，在半导体装置200a中，通过p发射极85-p基极82-n基极81(包含n型电荷积蓄层98及n缓冲区99)-第二栅极沟道区域93(n型)-n集电极92的路径，构成由p基极82及n基极81的pn结(J2结)形成的寄生二极管。就该寄生二极管而言，由于p发射极85与发射极电极90电连接，n集电极92与集电极电极91电连接，因此与相对于IGBT逆并联连接而确保从发射极电极90向集电极电极91流动的逆电流(Ic<0)的路径的FWD同样地起作用。
由该寄生二极管形成的电流路径包含第二栅极沟道区域93，但不包含第一栅极沟道区域96。因此，通过第二栅极电压Vg2将第二栅极沟道区域(n型)93的电阻减小，由此能够降低逆电流通过时的压降及功率损耗。
而且，在逆电流通过时，在将常开的第二栅极保持接通的状态下(即，第二栅极沟道区域93为n型的状态下)，如果相对于发射极电极90向第一栅极电极88施加正电压以使得将第一栅极沟道区域96从p型反转为n型(Vg1>0)，即如果将第一栅极接通，则能够形成由相同导电型半导体形成的逆电流的路径。具体而言，在发射极电极90及集电极电极91之间，能够与由上述寄生二极管形成的电流路径并联地，通过n发射极83-第一栅极沟道区域96(反转为n型)-n基极81(包含n型电荷积蓄层98及n缓冲区99)-第二栅极沟道区域93(n型)-n集电极92的路径，使逆电流流动。
必须在pn结(J2结)上施加大于或等于规定的反向偏置(例如，Vce≤-0.7(V)左右)才会形成由寄生二极管形成的逆电流路径，但在上述pn结上没有施加大于或等于规定的反向偏置的状态下也能够形成由第一栅极接通形成的电流路径。
另一方面，在逆电流大的情况下，由第一栅极的接通形成的电流路径的寄生电阻产生的压降比由包含pn结的寄生二极管产生的压降大。因此，通过与逆电流的大小对应地对第一栅极的通断进行控制，能够有效地确保逆电流的路径。
图35是说明实施方式3涉及的栅极电压控制的流程图。图35的流程图表示的第一栅极电压Vg1的控制能够通过驱动控制电路300(图6)执行。
参照图35，驱动控制电路300通过步骤(下面仅标记为“S”)110，对逆电流Iv(Iv＝-Ic，Iv>0)进行检测。
这里，使用图36对逆电流Iv的检测结构的一个例子进行说明。在图36例示出在半导体装置200a(图32)中用于检测逆电流Iv的结构。
将图36与图32进行比较，在半导体装置200a的第二主面，除了集电极电极91之外，还设置集电极电极101。集电极电极101与集电极电极91同样地配设于p集电极84及n集电极92之上(第二主面侧)，配置于半导体装置200a的第二主面之上，与“第三主电极”的一个实施例对应。由于图36的其它结构与图32同样，因此不重复详细的说明。而且，在发射极电极90及集电极电极101之间还配置电压检测器250。
从发射极向集电极流动的逆电流分流为从发射极电极90向集电极电极91流动的电流、从发射极电极90向集电极电极101流动的电流。由于此时的分流比遵从集电极电极91及101之间的配设于第二主面侧的第二栅极沟道区域93的密度比，因此能够预先规定为设计值。
因此，通过电压检测器250对集电极电极101及发射极电极90之间的电压差进行测定，可以利用使用了上述分流比及IGBT内部的电阻值(设计值)的电流推定运算，进行逆电流Iv的等效检测(S110)。此外，如上所述，由于与第一栅极的接通对应地形成与寄生二极管不同的逆电流路径，因此优选上述电流推定运算中使用的电阻值与第一栅极的接通及断开联动地变化。
再参照图35，为了在反向偏置电压小的区域也能够进行逆电流Iv的检测(S110)，优选在按照图35的栅极电压控制开始时，将第一栅极接通。
如果驱动控制电路300检测出逆电流Iv(S110)，则通过S120，将逆电流Iv与预先确定的电流基准值Ir进行比较。在逆电流Iv小于或等于电流基准值Ir时(S120的NO判定时)，通过S140，对第一栅极电压Vg1进行控制以使得将常关的第一栅极接通。另一方面，常开的第二栅极维持为接通(例如，Vg2＝0)。由此，包含常开的第二栅极而在发射极-集电极间确保经由第一栅极沟道区域96及第二栅极沟道区域93的逆电流的路径。
另一方面，驱动控制电路300在逆电流Iv比电流基准值Ir大时(S120的YES判定时)，通过S130，对第一栅极电压Vg1进行控制以使得将第一栅极断开。通过将第一栅极断开，在发射极-集电极间，确保由IGBT内部的寄生二极管形成的逆电流的路径。
此外，S120中的电流基准值Ir可以与电流量对应地预先确定，该电流量使得在流过逆电流时由寄生二极管产生的压降和由包含第一栅极沟道区域96及第二栅极沟道区域93的电流路径产生的压降等同。
由此，对于大电流(Iv>Ir)，能够利用以低电压通电大电流的二极管特性而通过寄生二极管使其通过，但对于小电流(Iv≤Ir)，能够使用包含第一栅极沟道区域96及第二栅极沟道区域93的电流路径对压降进行抑制。此外，由S110～S140表示的处理能够在半导体装置200a(IGBT)断开期间反复执行。
因此，根据实施方式3涉及的栅极电压控制，在通过逆电流(Ic<0)时，由于能够对在发射极-集电极间产生的IGBT内部的压降进行抑制，因此能够降低逆电流的导通损耗。
此外，在实施方式3中，对向半导体装置200a的应用进行了说明，但对于半导体装置200(图5)、200b(图33)及200c(图34)，也与图36同样地，通过在集电极电极设置逆电流的检测结构，能够同样地应用实施方式3涉及的栅极电压控制。
实施方式3的变形例.
如上所述，在本实施方式涉及的半导体装置200、200a～200c中，使用内部的寄生二极管而能够确保逆电流的路径。此时，如果构成寄生二极管的pn结被正向偏置，则在图32的结构中，通过空穴从p基极82注入到n基极81，在n基极81积蓄空穴及电子，能够流动大的逆电流。另一方面，如果一旦流动逆电流，则在逆电流消失之后，直至积蓄于n基极81的过剩的空穴及电子至通过排出或重新结合而消失为止，也不能够发挥由pn结带来的相反方向电压阻止功能。因此，在要求高频动作的应用中，需要在IGBT外部连接FWD，而不使内置的寄生二极管进行动作。
例如，如图37所示，在半导体装置200、200a～200c的发射极E及集电极C之间，通过将二极管元件Dex反向并联地进行外部连接的结构，能够将半导体装置200、200a～200c应用于以高频进行通断的用途。在这样的外置的二极管元件Dex中，例如，能够使用可以进行高速的动作的SiC(碳化硅)-肖特基势垒二极管(SBD)。
在图37的结构中，需要控制，以使实施方式3中说明过的IGBT内部的寄生二极管不进行二极管动作。
图38是说明实施方式3的变形例涉及的栅极电压控制的流程图。
参照图38，驱动控制电路300通过S310，对集电极C的电压是否比发射极E的电压低，即是否Vce<0进行判定。例如，在图32的半导体装置200a中，通过测定集电极电极91及发射极电极90之间的电压差的电压传感器的输出，能够执行S310的判定。
驱动控制电路300如果检测出Vce<0(S310的YES判定时)，则通过S320，对第一栅极电压Vg1进行控制，以使得将常关的第一栅极接通，即在第一栅极沟道区域形成沟道。另一方面，常开的第二栅极也维持为接通(例如，Vg2＝0)。
由此，在IGBT断开动作期间，通过维持第一及第二栅极的接通，能够与内置的寄生二极管并联地，形成实施方式3中说明过的由经由第一栅极沟道区域96及第二栅极沟道区域93的相同导电型半导体形成的逆电流的路径。因此，难以在内置于IGBT的寄生二极管的pn结上施加正向偏置电压，能够对寄生二极管的动作进行限制。另一方面，在Vce≥0时(S320的NO判定时)，不执行由S320表示的第一栅极电压Vg1的控制。此外，由S310、S320表示的处理能够在半导体装置200a(IGBT)断开期间反复执行。
其结果，根据实施方式3涉及的栅极电压控制，对于逆电流，利用外部连接的高速的二极管元件Dex(图37)进行流通而不是利用内部的寄生二极管，由此能够使半导体装置高频动作时的动作稳定化。此外，实施方式3的变形例涉及的栅极电压控制能够共通地应用于半导体装置200、200a～200c。
实施方式4.
实施方式1及2中说明过的双面栅极构造的半导体装置200、200a～200c在常开的第二栅极接通时，进行在发射极-集电极间将IGBT及MOSFET并联连接的动作。作为一个例子，使用半导体装置200a(图32)对寄生二极管的构造进行说明。
再参照图32，是在集电极侧的第二栅极电极94没有施加电压的情况、或相对于集电极电极91施加正电压而第二栅极接通的状态。此时，通过p集电极84-n基极81(包含n型电荷积蓄层98及n缓冲区99)-p基极82-n发射极83，形成与在第一栅极电极88施加的第一栅极电压Vg1对应而在p基极82的一部分形成沟道的n沟道IGBT构造。而且，与该IGBT构造并联地，通过n集电极92-第二栅极沟道区域93(n型)-n基极81(包含n型电荷积蓄层98及n缓冲区99)-p基极82-n发射极83，形成与第一栅极电极88的第一栅极电压Vg1对应而在p基极82的一部分形成沟道的n沟道MOSFET构造。这些IGBT构造及MOSFET构造将第一栅极电极88作为共通的控制用电极，并联配置于集电极-发射极间。
在半导体装置200a的集电极-发射极间施加了正电压(Vce>0)的状态下，MOSFET如果通过第一栅极电压Vg1成为接通状态，则即使在非常小的电压下也开始流动电流，在电压及电流之间，产生以接通电阻Ron作为比例系数的比例关系(V＝Ron×I)。
另一方面，IGBT直至由集电极侧的p集电极84及n基极81(n缓冲区99)形成的pn结即J1结被正向偏置为止，几乎不流动电流，但如果一旦开始流动电流，则相对于微小电压的增加，电流大幅度增加。即，由电压增加量(ΔV)和电流增加量(ΔI)的比表示的微分电阻(ΔV/ΔI)与相同额定(相同额定电压及相同芯片面积)的MOSFET的接通电阻Ron相比非常小。通常，为了J1结的正向偏置，与实施方式3的二极管动作中说明过的同样地，需要0.7(V)左右。
因此，在半导体装置200a中，在集电极-发射极间电压(Vce)至约0.7(V)左右为止的低电压动作区域中，在通过MOSFET动作而流过集电极电流时，接通电压变低。换言之，在集电极电流Ic小的区域中，MOSFET动作的导通损耗小。另一方面，在集电极电流Ic大的区域中，IGBT动作的接通电压低，导通损耗也变小。
图39是说明实施方式4涉及的栅极电压控制的流程图。由图39的流程图表示的第二栅极电压Vg2的控制能够通过驱动控制电路300(图6)，在施加用于导通半导体装置200a的第一栅极电压Vg1之后反复执行。
参照图39，驱动控制电路300通过S210，基于图6中说明的电流检测用电阻或罗氏线圈等输出值，对在第一栅极被接通的状态下的集电极电流Ic进行检测。
驱动控制电路300通过S220对检测出的集电极电流Ic与预先确定的电流基准值Ir进行比较。由于与实施方式3中说明过的寄生二极管同样地，与内置的pn结被正向偏置时的阈值对应地规定电流基准值Ir，因此能够设为与实施方式3相同的值。
驱动控制电路300在集电极电流Ic比电流基准值Ir小时(S220的YES判定时)，通过S230，对第二栅极电压Vg2进行控制(Vg2＝0、或Vg2＞0)以使得将第二栅极接通。即，停止产生用于在第二栅极沟道区域不形成沟道的第二栅极电压Vg2，将第二栅极接通，由此半导体装置200a成为通过MOSFET动作而集电极电流流动的动作。
另一方面，驱动控制电路300在集电极电流Ic大于或等于电流基准值Ir时(S220的NO判定时)，通过S240，与通常的导通动作(图12)同样地，对第二栅极电压Vg2进行控制(Vg2<0)，以使得将第二栅极断开，即在第二栅极沟道区域不形成沟道。通过第二栅极的断开，半导体装置200a成为通过IGBT动作而集电极电流流动的动作。
根据实施方式4涉及的栅极电压控制，例如，在输出电流(集电极电流)的级别产生变化那样的应用中，能够对MOSFET动作和IGBT动作进行切换，以使得与电流级别对应地降低接通电压。特别地，在微小电流的输出用途中，能够实现由低导通电压化引起的导通损耗的抑制。此外，关于实施方式4涉及的栅极电压控制，也能够共通地应用于半导体装置200、200a～200c的每一者。
但是，在半导体装置200a中，由于集电极侧的第二栅极电极94为沟槽构造，因此在微小电流时进一步提高了进行MOSFET动作的效果。具体而言，通过沟槽构造的应用，第二栅极沟道区域93的密度变高，总沟道电阻变小，因此通过MOSFET动作流动的电流变大。由此，通过在第二栅极电极94施加正电压，在第二栅极沟道区域93中，如果负电荷的密度比杂质密度高，则总沟道电阻进一步变小，因此能够进一步降低MOSFET动作下的接通电压。
实施方式5.
在应用了实施方式1及2中说明过的半导体装置(IGBT)的应用中，如果由于负载等的短路事故而在路径内产生过大的电流，则存在负载及IGBT等破损的风险。因此，通常，作为自我保护功能，如果检测出在半导体装置(IGBT)流过过大的电流，则通过驱动控制电路300，半导体装置自动地截止。由此，能够将过电流的路径切断，防止装置的破损。
另一方面，在将过电流切断时，电流变化率dIc/dt变大，有可能超过通常截止时的数倍。因此，担心依赖于电抗器负载的电感L与dIc/dt之积的浪涌电压在过电流切断时变大。担心如果此时的浪涌电压超过IGBT的耐压能力，则引起半导体装置的破损。
在实施方式5中，对实施方式1及2中说明过的半导体装置中的过电流检测时的用于自我保护的栅极电压控制进行说明。
再参照图32，对半导体装置200a中的用于抑制浪涌电压的通断动作进行说明。在过电流检测前的接通动作期间中，在n基极81中过剩地积蓄电子。为了在截止时降低浪涌电压，通过降低积蓄于n基极81的过剩电子的排出及消失的速度，能够对dIc/dt进行抑制。
因此，在将第一栅极断开，第一栅极沟道区域96的沟道消失前后，将第二栅极维持为断开状态，使通过第二栅极沟道区域93将n基极81的过剩电子向集电极电极91排出的路径切断，由此能够对dIc/dt进行抑制。而且，通过持续从p集电极84向n基极81的空穴的注入，也能够对dIc/dt进行抑制。
图40是说明实施方式5涉及的栅极电压控制的动作波形图。
参照图40，在半导体装置200a的接通动作期间中，在时刻tx，如果根据集电极电流Ic的检测值超过预先确定的电流上限值而检测出过电流，则将自我保护功能接通，由此驱动控制电路300将半导体装置200a自动地截止。在接通动作期间中，设为第一栅极电压Vg1＝α(V)且将第一栅极接通，另一方面设为第二栅极电压Vg2＝-β(V)，将第二栅极断开。该状态与实施方式4中说明过的适于大电流时的IGBT动作相当。
驱动控制电路300与时刻tx处的过电流检测对应地，在时刻ty处，对第一栅极电压Vg1进行控制以使得将第一栅极断开。例如，在时刻ty处，变化为Vg1＝0。另一方面，在时刻ty处，对第二栅极电压Vg2进行控制，以使得维持第二栅极的断开。例如，维持为第二栅极电压Vg2＝-β(V)。
第二栅极电压Vg2在时刻ty之后，被控制为将第二栅极接通。例如，如果从时刻ty经过预先确定的时间，则驱动控制电路300使第二栅极电压Vg2从-β(V)变化为0(V)。这样，在过电流检测时，在停止产生用于在第一栅极沟道区域形成沟道的第一栅极电压Vg1之后，设置时滞，停止产生用于在第二栅极沟道区域不形成沟道的第二栅极电压Vg2。
其结果，根据实施方式5涉及的栅极电压控制，为了与过电流检测对应的自我保护而在将半导体装置(IGBT)截止时，降低由过电流切断引起的dIc/dt及浪涌电压，由此能够防止IGBT破坏。此外，实施方式5涉及的栅极电压控制能够共通地应用于半导体装置200、200a～200c。
针对本发明的实施方式进行了说明，但应当认为本次公开的实施方式的所有方式都是例示且并不是限制性的内容。本发明的范围由权利要求书表示，旨在包含与权利要求书等同的含义以及范围内的全部变更。

Claims (23)

1.一种半导体装置，其具备：
第一导电型的第一半导体层，其具有第一及第二主面；
第二导电型的第二半导体层，其配设于所述第一半导体层的所述第一主面之上；
所述第一导电型的第三半导体层，其选择性地配设于所述第二半导体层的表面；
第一主面侧的第一主电极，其配设于所述第二半导体层及所述第三半导体层之上；
第一栅极沟道区域，其形成于所述第二半导体层中的所述第一半导体层及所述第三半导体层之间的区域；
第一控制电极，其通过第一栅极绝缘膜与所述第一栅极沟道区域绝缘；
所述第二导电型的第四半导体层，其配设于所述第一半导体层的所述第二主面之上；
所述第一导电型的第五半导体层，其选择性地配设于所述第四半导体层的表面；
第二主面侧的第二主电极，其配设于所述第四半导体层及所述第五半导体层之上；
所述第一导电型的第二栅极沟道区域，其设置于所述第一半导体层及所述第五半导体层之间；以及
第二控制电极，其通过第二栅极绝缘膜与所述第二栅极沟道区域绝缘，
所述第一栅极沟道区域为常关型，所述第二栅极沟道区域为常开型。
2.根据权利要求1所述的半导体装置，其中，
所述第一导电型为n型，并且所述第二导电型为p型，
所述第一栅极沟道区域通过相对于所述第一主电极在所述第一控制电极施加正电压而在所述第一半导体层及所述第三半导体层之间形成沟道，
所述第二栅极沟道区域通过相对于所述第二主电极在所述第二控制电极施加负电压而不形成所述第一半导体层及所述第五半导体层之间的沟道。
3.根据权利要求1或2所述的半导体装置，其中，
还具备第一沟槽，该第一沟槽形成为在所述第一主面侧贯穿所述第三半导体层和所述第二半导体层，到达所述第一半导体层，
所述第一栅极绝缘膜形成于所述第一沟槽的表面之上，
所述第一控制电极在所述第一沟槽内形成于所述第一栅极绝缘膜之上。
4.根据权利要求1或2所述的半导体装置，其中，
还具备所述第一导电型的第六半导体层，该第六半导体层配设于所述第一半导体层及所述第二半导体层之间，
所述第六半导体层的杂质密度比所述第一半导体层高，并且形成得比所述第二半导体层薄。
5.根据权利要求1或2所述的半导体装置，其中，
还具备所述第一导电型的第七半导体层，该第七半导体层配设于所述第一半导体层及所述第四半导体层之间，
所述第七半导体层的杂质密度比所述第一半导体层高，并且形成得比所述第四半导体层厚，
所述第二栅极沟道区域设置于所述第七半导体层及所述第五半导体层之间。
6.根据权利要求1或2所述的半导体装置，其中，
还具备第二沟槽，该第二沟槽形成为在所述第二主面侧通过所述第五半导体层及所述第二栅极沟道区域而到达所述第一半导体层，
所述第二栅极绝缘膜形成于所述第二沟槽的表面之上，
所述第二控制电极在所述第二沟槽内形成于所述第二栅极绝缘膜之上。
7.根据权利要求5所述的半导体装置，其中，
还具备第二沟槽，该第二沟槽形成为在所述第二主面侧贯穿所述第五半导体层和所述第二栅极沟道区域，到达所述第七半导体层，但没有到达所述第一半导体层，
所述第二栅极绝缘膜形成于所述第二沟槽的表面之上，
所述第二控制电极在所述第二沟槽内形成于所述第二栅极绝缘膜之上。
8.根据权利要求1或2所述的半导体装置，其中，
所述第二栅极绝缘膜形成于所述第二控制电极和所述第二栅极沟道区域之间。
9.一种半导体装置，其具备：
第一导电型的第一半导体层，其具有第一及第二主面；
第二导电型的第二半导体层，其配设于所述第一半导体层的所述第一主面之上；
所述第一导电型的第三半导体层，其选择性地配设于所述第二半导体层的表面；
第一主面侧的第一主电极，其配设于所述第二半导体层及所述第三半导体层之上；
第一栅极沟道区域，其形成于所述第二半导体层中的所述第一半导体层及所述第三半导体层之间的区域；
第一控制电极，其通过第一栅极绝缘膜与所述第一栅极沟道区域绝缘；
所述第二导电型的第四半导体层，其配设于所述第一半导体层的所述第二主面之上；
所述第一导电型的第五半导体层，其选择性地配设于所述第四半导体层的表面；
第二主面侧的第二主电极，其配设于所述第四半导体层及所述第五半导体层之上；
所述第一导电型的第二栅极沟道区域，其设置于所述第一半导体层及所述第五半导体层之间；
第二控制电极；以及
所述第二导电型的第八半导体层，其连接于所述第二控制电极和所述第二栅极沟道区域之间，使所述第二控制电极及所述第二栅极沟道区域绝缘。
10.根据权利要求1或9所述的半导体装置，其中，
还具备：第三主电极，其在所述第二主面侧，与所述第二主电极分离地配设于所述第四半导体层及所述第五半导体层之上；以及
电压检测器，其对所述第一主电极及所述第三主电极间的电压差进行测定。
11.根据权利要求10所述的半导体装置，其中，
还具备驱动控制电路，该驱动控制电路对所述第一控制电极的第一栅极电压及所述第二控制电极的第二栅极电压进行控制，
在电流从所述第二主电极向所述第一主电极的流动被切断的断开动作期间中，所述驱动控制电路根据由所述电压检测器检测出的所述电压差对从所述第一主电极向所述第二主电极流动的逆电流进行测定，并且在该逆电流比预先确定的基准值大的情况下，对所述第一栅极电压进行控制，以使得不形成所述第一栅极沟道区域的沟道，另一方面，在该逆电流比所述基准值小的情况下，对所述第一栅极电压进行控制以使得形成所述第一栅极沟道区域的沟道。
12.根据权利要求1或9所述的半导体装置，其中，
还具备驱动控制电路，该驱动控制电路对所述第一控制电极的第一栅极电压及所述第二控制电极的第二栅极电压进行控制，
在从电流从所述第二主电极向所述第一主电极的流动被切断的状态开始、向电流从所述第二主电极向所述第一主电极流动的状态转换的第一通断动作时，所述驱动控制电路在产生用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压的同时或即将产生所述第一栅极电压之前，产生用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压。
13.根据权利要求1或9所述的半导体装置，其中，
还具备驱动控制电路，该驱动控制电路对所述第一控制电极的第一栅极电压及所述第二控制电极的第二栅极电压进行控制，
在从电流从所述第二主电极向所述第一主电极流动的状态开始、向电流从所述第二主电极向所述第一主电极的流动被切断的状态转换的第二通断动作时，所述驱动控制电路在停止产生用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压的同时或即将停止产生所述第一栅极电压之前，停止产生用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压。
14.根据权利要求12所述的半导体装置，其中，
所述驱动控制电路在所述第一通断动作中，在产生用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压的期间中，设置至少1个停止产生用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压的期间。
15.根据权利要求12所述的半导体装置，其中，
所述驱动控制电路在所述第一通断动作中，设置至少1个停止产生用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压的期间。
16.根据权利要求13所述的半导体装置，其中，
所述驱动控制电路在所述第二通断动作中，在停止产生用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压、及用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压之后，设置至少1个产生用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压的期间。
17.根据权利要求13所述的半导体装置，其中，
所述驱动控制电路在所述第二通断动作中，在停止产生用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压、及用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压之后，设置至少1个产生与用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压相同极性的所述第一栅极电压的期间。
18.根据权利要求12所述的半导体装置，其中，
为了在所述第一栅极沟道区域形成沟道而由所述驱动控制电路产生的所述第一栅极电压、和为了在所述第二栅极沟道区域不形成沟道而由所述驱动控制电路产生的所述第二栅极电压的极性相反，并且绝对值相同。
19.根据权利要求12所述的半导体装置，其中，
在电流从所述第二主电极向所述第一主电极的流动被切断的状态下，所述驱动控制电路设置产生与用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压极性相反的所述第二栅极电压的期间、和产生与所述第二主电极相同电压的所述第二栅极电压的期间这两者。
20.根据权利要求12所述的半导体装置，其中，
在电流从所述第二主电极向所述第一主电极流动的状态下，所述驱动控制电路产生用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压。
21.根据权利要求12所述的半导体装置，其中，
在整流元件以从所述第一主电极向所述第二主电极的通电方向为正向而电连接于所述第一主电极及所述第二主电极之间的状态下，所述驱动控制电路在所述第一主电极的电压比所述第二主电极的电压高时，产生用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压。
22.根据权利要求12所述的半导体装置，其中，
在电流从所述第二主电极向所述第一主电极流动的状态下，所述驱动控制电路在从所述第二主电极向所述第一主电极流动的电流值比预先确定的电流基准值小的情况下，停止产生用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压。
23.根据权利要求12所述的半导体装置，其中，
在电流从所述第二主电极向所述第一主电极流动的状态下，所述驱动控制电路在从所述第二主电极向所述第一主电极流动的电流值超过预先确定的电流上限值的情况下，在停止产生用于在所述第一栅极沟道区域形成沟道的所述第一栅极电压之后，停止产生用于在所述第二栅极沟道区域不形成沟道的所述第二栅极电压，由此形成将电流从所述第二主电极向所述第一主电极的流动切断的状态。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7068981B2 (ja) * 2018-09-25 2022-05-17 三菱電機株式会社 半導体装置
JP7210342B2 (ja) * 2019-03-18 2023-01-23 株式会社東芝 半導体装置
JP7352443B2 (ja) * 2019-11-01 2023-09-28 株式会社東芝 半導体装置の制御方法
JP7364488B2 (ja) * 2020-02-05 2023-10-18 株式会社東芝 半導体装置
JP7330155B2 (ja) * 2020-09-16 2023-08-21 株式会社東芝 半導体装置及び半導体回路
JP7330154B2 (ja) 2020-09-16 2023-08-21 株式会社東芝 半導体装置及び半導体回路
JP7548776B2 (ja) 2020-11-02 2024-09-10 株式会社東芝 半導体装置及び半導体モジュール
JP7444027B2 (ja) * 2020-11-06 2024-03-06 三菱電機株式会社 半導体装置
DE102022119632A1 (de) 2022-08-04 2024-02-15 Infineon Technologies Ag Leistungshalbleitervorrichtung, Verfahren zum Produzieren einer Leistungshalbleitervorrichtung und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
CN116072721B (zh) * 2023-03-17 2023-06-30 深圳市威兆半导体股份有限公司 绝缘栅双极型晶体管及其载流子浓度控制方法
CN116314309B (zh) * 2023-05-23 2023-07-25 四川奥库科技有限公司 逆导型igbt器件的背面栅结构及其加工方法
CN118507527B (zh) * 2024-07-18 2024-10-11 上海埃积半导体有限公司 一种双栅控制器件及制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5040042A (en) * 1989-04-28 1991-08-13 Asea Brown Boveri Ltd. Bidirectional semiconductor component that can be turned off
JPH0533546U (ja) * 1991-10-08 1993-04-30 株式会社明電舎 絶縁ゲート型半導体素子
JP2001320049A (ja) * 2000-05-09 2001-11-16 Fuji Electric Co Ltd 半導体装置およびその製造方法
CN104145342A (zh) * 2012-03-16 2014-11-12 富士电机株式会社 半导体装置
CN107768434A (zh) * 2017-10-20 2018-03-06 电子科技大学 一种双向igbt及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03194971A (ja) * 1989-12-22 1991-08-26 Meidensha Corp 電力用半導体素子
JP5245157B2 (ja) * 2008-06-03 2013-07-24 独立行政法人産業技術総合研究所 半導体双方向スイッチング装置
JP5417811B2 (ja) 2008-11-18 2014-02-19 株式会社デンソー 半導体装置
JP2010251517A (ja) * 2009-04-15 2010-11-04 Tokyo Electric Power Co Inc:The パワー半導体素子
TWI402985B (zh) * 2009-06-02 2013-07-21 Anpec Electronics Corp 絕緣閘雙極電晶體與二極體之整合結構及其製作方法
JP5369300B2 (ja) * 2009-09-16 2013-12-18 三菱電機株式会社 半導体装置およびその製造方法
JP5605664B2 (ja) 2013-02-25 2014-10-15 独立行政法人産業技術総合研究所 半導体双方向スイッチング装置
KR102234175B1 (ko) * 2013-06-24 2021-04-01 아이디얼 파워 인크. 양방향 양극성 트랜지스터를 갖는 시스템, 회로, 디바이스 및 방법
WO2015114787A1 (ja) * 2014-01-31 2015-08-06 株式会社日立製作所 半導体素子の駆動装置およびそれを用いた電力変換装置
JP6416143B2 (ja) * 2016-03-16 2018-10-31 株式会社東芝 半導体装置
JP7068981B2 (ja) * 2018-09-25 2022-05-17 三菱電機株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5040042A (en) * 1989-04-28 1991-08-13 Asea Brown Boveri Ltd. Bidirectional semiconductor component that can be turned off
JPH0533546U (ja) * 1991-10-08 1993-04-30 株式会社明電舎 絶縁ゲート型半導体素子
JP2001320049A (ja) * 2000-05-09 2001-11-16 Fuji Electric Co Ltd 半導体装置およびその製造方法
CN104145342A (zh) * 2012-03-16 2014-11-12 富士电机株式会社 半导体装置
CN107768434A (zh) * 2017-10-20 2018-03-06 电子科技大学 一种双向igbt及其制造方法

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