TWI402985B - 絕緣閘雙極電晶體與二極體之整合結構及其製作方法 - Google Patents
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Description
本發明係關於一種絕緣閘雙極電晶體(insulated gate bipolar transistor，以下簡稱為IGBT)與二極體之整合結構及其製作方法，尤指一種IGBT與二極體整流器之整合結構及其製作方法。
IGBT被視為是一種結合金氧半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)和雙載子接面電晶體(bipolar junction transistor，BJT)的複合結構。IGBT因為結合了MOSET易於利用閘極控制的特性，以及BJT具低導通電壓壓降的特性，因此廣泛應用於高電壓高功率之應用領域。
習知IGBT可利用半導體製程技術形成於基底上，再外接二極體以提供整流功能，使得IGBT之電路元件與二極體元件得以封裝於同一封裝結構中。然而，這種IGBT外接二極體的連結結構所需成本較高、封裝方式較為複雜，且外接二極體之連結結構佔據較大的空間，故不符合電子元件高精密度之趨勢。
因此，產業界逐漸開始嘗試將二極體與IGBT整合於同一積體電路結構中，但現有之整合方法與結構卻仍會遭遇許多問題。例如，一種將二極體與IGBT整合之製作方法係先於晶圓(半導體基底)之正面上形成習知IGBT結構。由於習知IGBT之射極(emitter)與集極(collector)目前主要係形成於晶圓之兩相對表面(正面與背面)，且二極體與IGBT的適用電壓會隨其材料厚度改變，因此接著晶圓需要從背面被薄化至特定的厚度範圍內，以提供所需之耐壓能力與電阻，再於晶圓背面製作摻雜區與電極層。然而，晶圓的厚度愈薄愈不容易於製作摻雜區之機台內輸送處理，故導致破片。對於耐壓600伏特以下之IGBT而言，傳統整合方法會將晶圓薄化至100微米(micrometer)以下，所以這種整合方法容易導致薄化之晶圓於後續之二極體摻雜區的佈植製程中產生破片情形。因此，現有之整合方法不但會大幅降低產品良率，且破片更會造成機台之嚴重污染
有鑑於此，如何提供一種IGBT與二極體之整合結構，其可降低成本、提高元件密度、高耐壓、高可靠度與高良率，仍為現今之一大課題。
本發明提供一種IGBT與二極體整合結構及其製作方法，以符合更低成本、高元件密度、高耐壓、高可靠度與高良率之元件要求。
為達上述目的，本發明提供一種IGBT與二極體之整合結構，包括有：一半導體基底，具有一第一導電類型，作為IGBT之一集極；複數個陰極摻雜區，陰極摻雜區均具有一第二導電類型，其中陰極摻雜區彼此具有不同大小之佈植面積，且陰極摻雜區隨著佈植面積之由小至大的順序，於半導體基底中由下至上彼此重疊接觸；一漂移磊晶層，具有第二導電類型，設置於半導體基底上；至少一閘極，設置於漂移磊晶層上；至少一閘極絕緣層，設置於漂移磊晶層與閘極之間；一基體(base)摻雜區，具有第一導電類型，設置於漂移磊晶層內，且鄰接閘極絕緣層；一源極摻雜區，具有第二導電類型，設置於基體摻雜區內，且鄰接閘極絕緣層；一接觸摻雜區，具有第一導電類型，設置於基體摻雜區內；
一第一導電層，設置於基體摻雜區上，且電連接源極摻雜區與接觸摻雜區；以及一第二導電層，設置於半導體基底下，且第二導電層電連接半導體基底以及陰極摻雜區。
本發明更提供一種IGBT與二極體整合結構之製作方法，包括有以下步驟：提供一半導體基底，半導體基底具有一第一導電類型，且半導體基底包括有一上表面與一相對之下表面；於半導體基底內形成至少一第一陰極摻雜區與至少一第二陰極摻雜區，第一與第二陰極摻雜區具有一第二導電類型，且第一與第二陰極摻雜區彼此重疊接觸，其中第二陰極摻雜區之深度小於第一陰極摻雜區之深度，第二陰極摻雜區之佈植面積大於第一陰極摻雜區之佈植面積；於半導體基底之上表面上形成一漂移磊晶層，漂移磊晶層具有第二導電類型；於漂移磊晶層上形成至少一閘極絕緣層與至少一閘極，閘極絕緣層設置於漂移磊晶層與閘極之間；於漂移磊晶層內形成一基體(base)摻雜區，基體摻雜區具有第一導電類型，且鄰接閘極絕緣層；於基體摻雜區內形成一源極摻雜區，源極摻雜區具有第二導電類型，且鄰接閘極絕緣層；於基體摻雜區內形成一接觸摻雜區，接觸摻雜區具有第一導電類型；於基體摻雜區上形成一第一導電層，第一導電層電連接源極摻雜區與接觸摻雜區；從半導體基底之下表面進行一薄化製程，直到暴露出第一陰極摻雜區；以及於半導體基底之下表面上形成一第二導電層，第二導電層電連接第一陰極摻雜區與半導體基底。
本發明提供IGBT與二極體整流器之整合結構及其製作方法，故可提高元件密度。此外，本發明提供了複數個上下重疊之摻雜區作為二極體之陰極，不但可以提供所需之元件耐壓度與合適之電阻值，且可以使基底於製程中均維持在所需之厚度以上，減少基底破片之可能性。
為了更近一步了解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖。然而所附圖式係作為參考與輔助說明用，並非用來對本發明加以限制者。
本發明提供一種IGBT與二極體整流器之整合結構及其製作方法，使整合結構具有複數個上下重疊且大小不同之摻雜區作為二極體之陰極，所製作出之整合結構可適用於高功率與/或高頻率之裝置應用，但不以此為限。請參閱第1圖至第9圖。第1圖至第9圖係本發明所提供之IGBT與二極體整合結構之製作方法之第一較佳實施例之示意圖，其中相同的元件或部位沿用相同的符號來表示。第一較佳實施例係以溝渠式(trench)之貫穿型(punch-through，PT)IGBT與一般二極體之整合結構為例進行說明，但本發明不限於此。需注意的是圖式僅以說明為目的，並未依照原尺寸作圖。
如第1圖所示，首先提供一矽基材102，並於矽基材102上塗佈一層光阻層104。矽基材102具有一第一導電類型，例如矽基材102為P型重摻雜之基材(P+
substrate)，且較佳係使矽基材102之電阻率控制在0.1歐姆-公分左右(0.1ohm-cm)。之後，利用微影製程搭配第一光罩來圖案化光阻層104。接著，利用圖案化之光阻層104作為佈植遮罩進行一第一佈植製程，以於矽基材102內形成至少一第一陰極摻雜區106，例如第1圖所示之步驟形成了兩個第一陰極摻雜區106。第一陰極摻雜區106具有第二導電類型，例如為N型重摻雜區(N+
region)。本發明之陰極摻雜區的佈值濃度較佳是控制在每平方公分1016
左右，且摻雜濃度較佳是控制在每立方公分8×1019
左右。此外，本發明之第一與第二導電類型可以調整而不受本實施例之侷限，例如第一與第二導電類型分別為N型摻質與P型摻質。
如第2圖所示，其後，可選擇性地對第一陰極摻雜區106進行一第一熱驅入製程。第一熱驅入製程之溫度本質上約介於1150℃至1200℃之間，一方面可以修補矽基材102之晶格，另一方面可以驅入並擴散第一陰極摻雜區106。由於後續製程中亦可包含其他高溫製程，例如磊晶製程，因此這裡的第一熱驅入製程亦可省略。於進行第一熱驅入製程之前或之後，可去除前述光阻層104，以準備形成後續材料層。
如第3圖所示，之後利用磊晶製程於矽基材102上形成第一磊晶層108。第一磊晶層108同樣具有第一導電類型，例如為P型重摻雜磊晶層(P+
epitaxy)，且較佳係使本發明之P型重摻雜磊晶層與矽基材102之P型重摻雜之基材(P+
substrate)之摻雜濃度控制相同左右。由於磊晶製程通常為加熱製程(thermal process)，因此於磊晶製程中，第一陰極摻雜區106可能會擴散而延伸至第一磊晶層108中，但其擴散狀況不需受第3圖所侷限。於磊晶製程中，第一陰極摻雜區106之擴散狀況會根據第一陰極摻雜區106之摻質種類、摻質濃度、磊晶製程之溫度與時間等參數而調整。
如第4圖所示，接著於第一磊晶層108上塗佈一層光阻層110。之後，利用微影製程搭配第二光罩來圖案化光阻層110，再利用圖案化之光阻層110作為佈植遮罩進行一第二佈植製程，以於第一磊晶層108內形成至少一第二陰極摻雜區112，對應於第一陰極摻雜區106而設置，例如第4圖所示之步驟形成了兩個第二陰極摻雜區112。第二陰極摻雜區112之位置與第一陰極摻雜區106之位置於垂直方向上重疊，但第二光罩之透光開口大小可與第一光罩不同，使得光阻層110的開口可以比光阻層104的開口更大。因此，第二陰極摻雜區112之佈植面積可大於第一陰極摻雜區106之佈植面積。
如第5圖所示，其後，可選擇性地對第二陰極摻雜區112進行一第二熱驅入製程，再於第一磊晶層108上形成第二磊晶層114。第二熱驅入製程之溫度本質上同樣可介於1150℃至1200℃之間，作用亦相似於第一熱驅入製程。第二磊晶層114可具有第一導電類型，例如為P型重摻雜磊晶層。於進行第二熱驅入製程之前或之後，可去除前述光阻層110，以準備形成第二磊晶層114。擴散後之第二陰極摻雜區112會與擴散後之第一陰極摻雜區106彼此重疊接觸，其中第二陰極摻雜區112之深度會小於第一陰極摻雜區106之深度，而第二陰極摻雜區112之水平截面面積會大於第一陰極摻雜區106之水平截面面積。
如第6圖所示，接著於第二磊晶層114上塗佈一層光阻層116。之後，利用微影製程搭配第三光罩來圖案化光阻層116，再利用圖案化之光阻層116作為佈植遮罩進行一第三佈植製程，以於第二磊晶層114內形成第三陰極摻雜區118。相似地，第二與第三陰極摻雜區112、118之位置於垂直方向上重疊，但第三陰極摻雜區118之佈植面積可大於第二陰極摻雜區112之佈植面積。
如第7圖所示，接著，可選擇性地對第三陰極摻雜區118進行一第三熱驅入製程，再於第二磊晶層114上形成一緩衝層120，然後於緩衝層120上形成一漂移磊晶層122。緩衝層120與漂移磊晶層122均可具有第二導電類型，例如緩衝層120為N型輕摻雜緩衝層(N-
buffer layer)，而漂移磊晶層122為N型輕摻雜磊晶層(N-
epitaxy)。於緩衝層120之下，矽基材102以及位於矽基材102上之各磊晶層(第一與第二磊晶層108、114)可以形成一半導體基底，且半導體基底包括有一上表面與一相對之下表面。換言之，半導體基底本身具有第一導電類型，例如為P型重摻雜基底，而本發明會從半導體基底之上表面進行複數個佈植製程，以於半導體基底內形成複數個上下重疊接觸之陰極摻雜區。例如於第三熱驅入製程之後，第一、第二與第三陰極摻雜區106、112、118會隨著佈植面積之由小至大的順序，於半導體基底中由下至上彼此重疊接觸。
請繼續參閱第7圖，重疊接觸之第一、第二與第三陰極摻雜區106、112、118分別形成了一第一層疊結構150與一第二層疊結構152，而第一與第二層疊結構150、152之間藉由半導體基底而彼此分隔。具有第一導電類型之半導體基底(包含矽基材102與第一、第二磊晶層108、114)可作為IGBT之集極，而第一與第二層疊結構150、152均可作為二極體之陰極。第一與第二層疊結構150、152彼此之間距可由下至上減少，以調整電子/電洞的注入量。
如第8圖所示，接下來可根據所需之IGBT設計於漂移磊晶層122上形成閘極絕緣層126、閘極124、基體(base)摻雜區128、源極摻雜區130、接觸摻雜區132等IGBT元件，以及層間介電(inter-layer dielectric，以下簡稱為ILD)層138與第一導電層134等內連接結構。舉例而言，IGBT元件與內連接結構之製作步驟可包括：對漂移磊晶層122進行一蝕刻製程，以於漂移磊晶層122之上表面形成至少一溝渠，接著於漂移磊晶層122之上表面與溝渠之側壁與底部形成閘極絕緣層126，例如可為氧化矽薄膜或由其它介電材質構成，再於溝渠中填入閘極導電材料，例如可為摻雜多晶矽材料，但不限於此。隨後移除漂移磊晶層122上之多餘閘極導電材料與閘極絕緣層126，以形成至少一閘極124，其中閘極絕緣層126係設置於漂移磊晶層122與閘極124之間。
接下來，對漂移磊晶層122進行摻雜，以形成至少一基體摻雜區234，基體摻雜區128係具有第一導電類型，例如為P型輕摻雜基體層(P-
base)。之後，再對漂移磊晶層122進行摻雜，以於基體摻雜區128內形成至少一源極摻雜區130。源極摻雜區130具有第二導電類型，例如為N型重摻雜區(N+
region)，可鄰接閘極絕緣層126與漂移磊晶層122表面，作為IGBT之源極。
之後，全面性地於漂移磊晶層122上形成一ILD層138，例如為硼磷矽玻璃(BPSG)或其它材質所形成之介電層。隨後蝕刻ILD層138以定義出接觸插塞的位置。其後利用ILD層138作為遮罩，對漂移磊晶層122進行摻雜，以於基體摻雜區128內形成至少一接觸摻雜區132，接觸摻雜區132具有第一導電類型，例如為P型重摻雜區(P+
region)，可作為二極體之陽極與IGBT之接觸摻雜區。
之後，於基體摻雜區128上形成一第一導電層134，如鈦鎢(TiW)、氮化鈦(TiN)、鎢等金屬層，但不以此為限。第一導電層134填充於ILD層138之開口中的部分可視為接觸插塞，而第一導電層134係用以電連接至源極摻雜區130與接觸摻雜區132。
如第9圖所示，然後從半導體基底之下表面對矽基材102進行一薄化製程，直到暴露出第一與第二層疊結構150、152底部之第一陰極摻雜區106，再於半導體基底之下表面(矽基材102之下表面)上形成一第二導電層136。第二導電層136可電連接第一陰極摻雜區106與半導體基底底部之矽基材102，而第一與第二層疊結構150、152可分別垂直貫穿半導體基底。之後，可於第一導電層134與/或第二導電層136之表面形成保護層(圖未示)，以完成IGBT與二極體整合結構。
隨著IGBT與二極體的適用耐壓範圍愈低，所需之漂移磊晶層122本身的厚度愈薄，而所需之矽基材102、緩衝層120與漂移磊晶層122之總厚度也愈薄。其中，半導體基底、緩衝層120與漂移磊晶層122之總厚度已接近是晶圓之總厚度。然而，愈薄之晶圓愈容易導致破片。現有各種製程機台一般係用以處理總厚度大於等於100微米之晶圓，部分之製程機台開始可以處理總厚度約75微米之晶圓，而總厚度小於前述範圍之晶圓較容易於製程中產生破片。為減少破片情形，本發明可於矽基材102上形成一層以上的磊晶層，以增加半導體基底與晶圓之總厚度，並且利用垂直重疊之陰極摻雜區增加陰極之厚度，以配合半導體基底之所需總厚度。
以本實施例為例，第一較佳實施例所形成之IGBT與二極體整合結構可適用於小於600伏特之耐壓應用範圍，例如250伏特或400伏特之耐壓應用範圍。對於耐壓250伏特左右之IGBT而言，所需之矽基材102、緩衝層120與漂移磊晶層122之個別厚度分別約為15微米、10至15微米與25至30微米，而所需之矽基材102、緩衝層120與漂移磊晶層122之總厚度約為50至60微米，因此半導體基底之厚度本質上較佳是介於15至30微米之間。
當半導體基底於矽基材102上包含磊晶層時，半導體基底之厚度即可大於15微米，減少破片之可能性；當半導體基底、緩衝層120與漂移磊晶層122之總厚度接近90微米時，破片之可能性可降低至足夠的程度，提升製程之良率與元件可靠度。詳細地說，為配合磊晶製程、佈植製程與熱驅入製程，本發明之半導體基底的單層磊晶層本質上約具有5微米至10微米之厚度，因此第一與第二磊晶層108、114本質上約具有10微米至20微米之厚度，可以使半導體基底之厚度介於25至35微米之間，符合250伏特或400伏特之耐壓應用範圍。需注意的是，半導體基底包含之磊晶層數目不需受到前述實施例所侷限，亦即，本發明可省略第二磊晶層114與第三陰極摻雜區118，亦可於第二磊晶層114與第三陰極摻雜區118上反覆進行磊晶、佈植與熱驅入步驟，以增加半導體基底之厚度。
故，本發明不僅易於與一般IGBT之製程與結構整合，且可避免晶圓過度薄化而增加破片危險。根據前述整合結構及其製作方法，本發明可有效地將IGBT與二極體整合於同一積體電路中，以符合更低成本、高元件密度、高耐壓、高可靠度與高良率之元件要求。
由於本發明可根據所需之元件耐壓能力而調整半導體基底之厚度，因此本發明之半導體基底與陰極摻雜區之結構與形成步驟不需侷限於前述實施例，例如半導體基底可以為單層結構或複合層結構。請參閱第10圖至第13圖，第10圖至第13圖係本發明所提供之IGBT與二極體整合結構之製作方法之第二較佳實施例之示意圖，其中相同的元件或部位仍沿用相同的符號來表示。由於第二較佳實施例所提供之部分方法與部分結構與第一較佳實施例相同，因此相同部分不再贅述，以下係針對兩實施例之不同處進行說明。
第二實施例與第一實施例之主要不同之處在於，第二實施例所形成之IGBT與二極體整合結構適用大於等於600伏特之耐壓應用範圍，例如600伏特、800伏特或1200伏特之耐壓應用範圍，使得半導體基底可不需包含磊晶層。對於耐壓600伏特左右之IGBT而言，所需之矽基材102、緩衝層120與漂移磊晶層122之總厚度約為90微米，所以半導體基底可以不需包含第一與第二磊晶層108、114；而對於耐壓800伏特以上之IGBT而言，所需之矽基材102、緩衝層120與漂移磊晶層122之總厚度大於等於100微米，所以半導體基底也不需包含第一與第二磊晶層108、114。又由於單次佈植與熱驅入步驟所形成之摻雜區的厚度有限，且製程對於材料層之厚度控制能力約會有數微米之誤差，因此第二實施例較佳仍要於矽基材102中形成垂直重疊之複數個陰極摻雜區，以增加陰極之厚度，確保薄化後之矽基材102可以大於等於15微米。
如第10圖所示，首先提供矽基材102，利用第一佈植製程與第一熱驅入製程於矽基材102內形成第一陰極摻雜區106。之後，再利用第二佈植製程與第二熱驅入製程於矽基材102內形成第二陰極摻雜區112。其中，第一與第二佈植製程可具有不同製程參數，例如具有不同之佈植能量或不同之摻質，使第一陰極摻雜區106之佈植深度大於第二陰極摻雜區112之佈植深度。如此一來，第一與第二陰極摻雜區106、112會隨著佈植面積之由小至大的順序，於矽基材102中由下至上彼此重疊接觸。
如第11圖所示，接著可利用前述第7圖所述之步驟形成緩衝層120與漂移磊晶層122。然後如第12圖所示，接著可利用前述第8圖所述之步驟形成閘極絕緣層126、閘極124、基體摻雜區128、源極摻雜區130、接觸摻雜區132等IGBT元件，以及ILD層138與第一導電層134等內連接結構。之後如第13圖所示，利用前述第9圖所述之步驟進行薄化製程，直到暴露出第一陰極摻雜區106，再於矽基材102之下表面形成第二導電層136。
再者，本發明之IGBT與二極體整流器之整合結構及其製作方法不需侷限於結合前述之溝渠式貫穿型IGBT，而可結合各種類型的IGBT與二極體，例如非貫穿型的IGBT(Non Punch-Through IGBT，NPT IGBT)、輕貫穿型的IGBT(Soft Punch Through IGBT，SPT IGBT)、高導電IGBT(High Conductivity IGBT，HIGT)、雙閘極IGBT(Double Gate IGBT，DG IGBT)等等。請參閱第14圖，第14圖係本發明所提供之IGBT與二極體整合結構之製作方法之第三較佳實施例之示意圖。以下僅針對第三較佳實施例與第一較佳實施例之不同處進行說明。如第14圖所示，NPT IGBT可不具第9圖之緩衝層120，且NPT IGBT之漂移磊晶層122通常會比PT IGBT之漂移磊晶層122更厚。
請參閱第15圖，第15圖係為本發明製作IGBT與二極體整合結構之流程示意圖。根據前述各實施例之製作方法，本發明之製程可搭配十道光罩而進行。第一道光罩用以定義而佈值出第一陰極摻雜區，第二道光罩用以定義而佈值出第二陰極摻雜區。佈值陰極摻雜區之步驟可以視厚度之需要而利用不同之光罩反覆進行，並且可選擇性搭配熱驅入與/或磊晶製程。之後，利用第三道光罩定義而形成主動區域，利用第四道光罩定義而形成護環，利用第五道光罩定義而形成溝渠，利用第六道光罩定義而形成閘極，利用第七道光罩定義而形成摻雜區，利用第八道光罩定義而形成接觸插塞，利用第九道光罩定義而形成圖案化之導電層，再利用第十道光罩定義而形成保護層。
綜上所述，本發明之整合結構及其製作方法可具有下列優點：
(1)由於陰極摻雜區的摻雜濃度與半導體基底的摻雜濃度通常相差很多，利用單一佈值製程與熱驅入製程不易直接於半導體基底中形成很厚的陰極摻雜區，因此本發明可利用多步驟形成複數個陰極摻雜區，或者可反覆於矽基材上形成磊晶層與陰極摻雜區，以增加薄化後之半導體基底之厚度；
(2)由於本發明可利用垂直重疊之陰極摻雜區增加陰極之厚度與薄化後之半導體基底之厚度，因此可以根據所需之元件耐壓能力而輕易調整半導體基底之厚度，使晶圓於製程中均維持在所需之厚度以上，使元件維持合適之電阻值，以減少破片危險、提高元件可靠度、提高製程良率，且適用各種元件耐壓範圍；
(3)本發明可有效整合IGBT與二極體整流器之兩種元件，且本發明之結構及其製作方法易於與一般IGBT之結構及製程整合，因此可以提高元件密度、降低成本，且維持IGBT與二極體之良好運作；
(4)由於較早形成之陰極摻雜區會比較晚形成之陰極摻雜區歷經更多次或更長時間之加熱步驟，因此較早形成之第一陰極摻雜區的佈值面積較佳要比較晚形成之第二陰極摻雜區的佈值面積更大，以確保陰極摻雜區可以彼此良好接觸而形成層疊結構，且確保緩衝層或飄移磊晶層可以同時接觸第二導電類型之陰極摻雜區與第一導電類型之半導體基底；
(5)當陰極摻雜區的佈值面積愈大，半導體基底與緩衝層接觸之面積就愈小，那麼此區域注入之電子/電洞就隨之減少，因此，本發明可精確利用陰極摻雜區來調整電子/電洞的注入量。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
102．．．矽基材
104．．．光阻層
106．．．第一陰極摻雜區
108．．．第一磊晶層
110．．．光阻層
112．．．第二陰極摻雜區
114．．．第二磊晶層
116．．．光阻層
118．．．第三陰極摻雜區
120．．．緩衝層
122．．．漂移磊晶層
124．．．閘極
126．．．閘極絕緣層
128．．．基體摻雜區
130．．．源極摻雜區
132．．．接觸摻雜區
134．．．第一導電層
136．．．第二導電層
138．．．層間介電層
150．．．第一層疊結構
152．．．第二層疊結構
第1圖至第9圖係本發明所提供之IGBT與二極體整合結構之製作方法之第一較佳實施例之示意圖。
第10圖至第13圖係本發明所提供之IGBT與二極體整合結構之製作方法之第二較佳實施例之示意圖。
第14圖係本發明所提供之IGBT與二極體整合結構之製作方法之第三較佳實施例之示意圖。
第15圖係為本發明製作IGBT與二極體整合結構之流程示意圖。
102．．．矽基材
106．．．第一陰極摻雜區
108．．．第一磊晶層
112．．．第二陰極摻雜區
114．．．第二磊晶層
118．．．第三陰極摻雜區
120．．．緩衝層
122．．．漂移磊晶層
124．．．閘極
126．．．閘極絕緣層
128．．．基體摻雜區
130．．．源極摻雜區
132．．．接觸摻雜區
134．．．第一導電層
136．．．第二導電層
Claims (19)
- 一種絕緣閘雙極電晶體與二極體之整合結構，包括有：一半導體基底，具有一第一導電類型，作為該絕緣閘雙極電晶體之一集極；複數個陰極摻雜區，該等陰極摻雜區均具有一第二導電類型，其中該等陰極摻雜區彼此具有不同大小之佈植面積，且該等陰極摻雜區隨著佈植面積之由小至大的順序，於該半導體基底中由下至上彼此重疊接觸；一漂移磊晶層，具有該第二導電類型，設置於該半導體基底上；至少一閘極，設置於該漂移磊晶層上；至少一閘極絕緣層，設置於該漂移磊晶層與該閘極之間；一基體(base)摻雜區，具有該第一導電類型，設置於該漂移磊晶層內，且鄰接該閘極絕緣層；一源極摻雜區，具有該第二導電類型，設置於該基體摻雜區內，且鄰接該閘極絕緣層；一接觸摻雜區，具有該第一導電類型，設置於該基體摻雜區內；一第一導電層，設置於該基體摻雜區上，且電連接該源極摻雜區與該接觸摻雜區；以及一第二導電層，設置於該半導體基底下，且該第二導電 層電連接該半導體基底以及該等陰極摻雜區。
- 如申請專利第1項所述之整合結構，其中該等陰極摻雜區形成一第一層疊結構，該第一層疊結構垂直貫穿該半導體基底，且該第一層疊結構接觸該第二導電層。
- 如申請專利第1項所述之整合結構，其中該等陰極摻雜區形成一第一層疊結構與一第二層疊結構，該第一與該第二層疊結構分別垂直貫穿該半導體基底，且該第一與該第二層疊結構之間藉由該半導體基底彼此分隔。
- 如申請專利第3項所述之整合結構，其中該第一與該第二層疊結構彼此之間距由下至上減少。
- 如申請專利第1項所述之整合結構，其中該漂移磊晶層分別鄰接該半導體基底與該等陰極摻雜區，而該絕緣閘雙極電晶體係為一非貫穿型(non punch-through，NPT)絕緣閘雙極電晶體。
- 如申請專利第1項所述之整合結構，更包括一緩衝層，其中該緩衝層具有該第二導電類型，設置於該半導體基底與該漂移磊晶層之間，而該絕緣閘雙極電晶體係為一貫穿型(punch-through，PT)絕緣閘雙極電晶體。
- 如申請專利第6項所述之整合結構，其中該半導體基底包括一矽基材，且該半導體基底之厚度本質上為15微米(micrometer)。
- 如申請專利第7項所述之整合結構，其中該矽基材、該緩衝層與該漂移磊晶層之總厚度本質上大於90微米。
- 如申請專利第6項所述之整合結構，其中該半導體基底包括一矽基材以及至少一形成於該矽基材上之磊晶層，且該半導體基底之厚度本質上介於15至30微米。
- 如申請專利第9項所述之整合結構，其中該矽基材、該緩衝層與該漂移磊晶層之總厚度本質上小於90微米。
- 一種絕緣閘雙極電晶體與二極體整合結構之製作方法，包括有以下步驟：提供一半導體基底，該半導體基底具有一第一導電類型，且該半導體基底包括有一上表面與一相對之下表面；於該半導體基底內形成至少一第一陰極摻雜區與至少一第二陰極摻雜區，該第一與該第二陰極摻雜區具有一第二導電類型，且該第一與該第二陰極摻雜區彼 此重疊接觸，其中該第二陰極摻雜區之深度小於該第一陰極摻雜區之深度，該第二陰極摻雜區之佈植面積大於該第一陰極摻雜區之佈植面積；於該半導體基底之該上表面上形成一漂移磊晶層，該漂移磊晶層具有該第二導電類型；於該漂移磊晶層上形成至少一閘極絕緣層與至少一閘極，該閘極絕緣層設置於該漂移磊晶層與該閘極之間；於該漂移磊晶層內形成一基體(base)摻雜區，該基體摻雜區具有該第一導電類型，且鄰接該閘極絕緣層；於該基體摻雜區內形成一源極摻雜區，該源極摻雜區具有該第二導電類型，且鄰接該閘極絕緣層；於該基體摻雜區內形成一接觸摻雜區，該接觸摻雜區具有該第一導電類型；於該基體摻雜區上形成一第一導電層，該第一導電層電連接該源極摻雜區與該接觸摻雜區；從該半導體基底之該下表面進行一薄化製程，直到暴露出該第一陰極摻雜區；以及於該半導體基底之該下表面上形成一第二導電層，該第二導電層電連接該第一陰極摻雜區與該半導體基底。
- 如申請專利第11項所述之製作方法，其中該漂移磊晶層 分別鄰接該半導體基底與該等陰極摻雜區，而該絕緣閘雙極電晶體係為一非貫穿型(non punch-through，NPT)絕緣閘雙極電晶體。
- 如申請專利第11項所述之製作方法，更包括於該半導體基底與該漂移磊晶層之間形成一緩衝層，其中該緩衝層具有該第二導電類型，而該絕緣閘雙極電晶體係為一貫穿型(punch-through，PT)絕緣閘雙極電晶體。
- 如申請專利第13項所述之製作方法，其中該半導體基底包括一矽基材，且該半導體基底之厚度本質上為15微米(micrometer)。
- 如申請專利第14項所述之製作方法，其中該半導體基底、該緩衝層與該漂移磊晶層之總厚度本質上大於90微米。
- 如申請專利第15項所述之製作方法，其中於形成該緩衝層之前，形成該第一與該第二陰極摻雜區之該步驟更包括：從該半導體基底之該上表面進行一第一佈植製程，以於該矽基材內形成該第一陰極摻雜區；對該第一陰極摻雜區進行一第一熱驅入(thermal drive-in)製程； 從該半導體基底之該上表面進行一第二佈植製程，以於該矽基材內形成該第二陰極摻雜區；以及對該第一與該第二陰極摻雜區進行一第二熱驅入製程。
- 如申請專利第13項所述之製作方法，其中該半導體基底包括一矽基材以及至少一形成於該矽基材上之磊晶層，且該半導體基底之厚度本質上介於15至30微米。
- 如申請專利第17項所述之製作方法，其中該半導體基底、該緩衝層與該漂移磊晶層之總厚度本質上大於90微米。
- 如申請專利第18項所述之製作方法，其中於形成該緩衝層之前，提供該半導體基底之該步驟與形成該第一與該第二陰極摻雜區之該步驟更包括：提供該矽基材；進行一第一佈植製程，以於該矽基材內形成該第一陰極摻雜區；對該第一陰極摻雜區進行一第一熱驅入製程；於該矽基材上形成該磊晶層；進行一第二佈植製程，以於該磊晶層內形成該第二陰極摻雜區；以及對該第一與該第二陰極摻雜區進行一第二熱驅入製程。
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