CN108496252A - 功率半导体装置以及功率半导体装置的制造方法 - Google Patents

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Abstract

本发明的功率半导体装置100，其特征在于，包含：半导体基体110，由多个第一导电型柱形区域以及多个第二导电型柱形区域构成超级结构造；多个沟槽122；栅极绝缘膜124；栅电极126；层间绝缘膜128；接触孔130，在相互邻接的两个沟槽122之间分别形成有两个以上；金属塞132，在接触孔的内部填充金属后形成；以及电极136，其中，第一导电型高浓度扩散区域120仅被形成在：相互邻接的两个沟槽122之间的，沟槽122与距离沟槽最近的金属塞132之间。通过本发明的功率半导体装置，就能够提供一种符合电子器件低成本化以及小型化要求的，并且具有高击穿耐量的功率半导体装置。

Description

功率半导体装置以及功率半导体装置的制造方法
技术领域
本发明涉及功率半导体装置以及功率半导体装置的制造方法。
背景技术
近年来，伴随着对电子器件的低成本化以及小型化的要求，微细化的功率MOSFET被普遍需求。作为这样的功率MOSFET，可以想到是一种通过金属塞(Plug)将源电极与源极区域之间电气连接的功率MOSFET(参照背景技术所涉及的功率MOSFET900，图22。作为使用金属塞的半导体装置，例如参照专利文献1)。
背景技术所涉及的功率MOSFET900包括：半导体基体910，具有：低电阻半导体层912；漂移层914，被形成在低电阻半导体层912上；p型基极区域918，被形成在漂移层914的表面上；以及源极区域920，被形成在基极区域918的表面；多个沟槽922，被形成在贯穿基极区域918并到达漂移层914的深度位置上，并且，使源极区域920的一部分暴露在内周面上；栅极绝缘膜924，被形成在沟槽922的内周面上；栅电极926，被通过栅极绝缘膜924填埋在沟槽922的内部；层间绝缘膜928，覆盖基极区域918、源极区域920、栅极绝缘膜924、以及栅电极926；接触孔(Contact hole)930，在相互邻接的两个沟槽922之间分别形成有一个，并且贯穿层间绝缘膜928且至少到达基极区域918；金属塞932，在接触孔930的内部填充金属后形成；源电极936，被形成在层间绝缘膜928上，并且通过金属塞932与基极区域918以及源极区域920电气连接；以及漏电极938，被形成在低电阻半导体层912的表面。
其中，半导体基体910与金属塞932的底面相接触，并且，通过金属塞932与源电极936电气接触，并且，还进一步具有掺杂物浓度比基极区域918更高的p+型高浓度扩散区域934。
根据背景技术涉及的功率MOSFET900，由于具备了贯穿层间绝缘膜928且至少到达基极区域918的接触孔930、以及在接触孔930的内部填充金属后形成的金属塞932，因此如源电极936与源极区域920直接接触的功率半导体装置般，不必再形成大直径的接触孔，从而就能够成为一种微细化的功率MOSFET。其结果就是：背景技术涉及的功率MOSFET900是一种符合电子器件低成本化以及小型化要求的功率MOSFET。
【先行技术文献】
【专利文献1】特开平6-252090号公报
然而，在背景技术涉及的功率MOSFET900中，直径相对较小的金属塞932是在相互邻接的两个沟槽922之间被分别形成有一个。
因此，从平面上看沟槽922与p+型高浓度扩散区域934之间的间隔d2就变得较长(参照图23)。所以：(1)在雪崩击穿(Avalanche breakdown)时以及体二极管反向恢复时，(作为相对容易产生空穴的部位的)沟槽922的底部产生的空穴在直到被源电极936吸引的期间内会移动较长的距离，从而基极区域918与金属塞932之间就容易产生高电位差，导致容易使由源极区域920(n型)、基极区域918(p型)、以及漂移层914(n型)所构成的寄生npn晶体管导通(参照图23)。另外，(2)由于“源极区域920与基极区域918的界面”的面积变大导致基极区域918中的空穴容易进入源极区域920中，因此以这个观点来看，也会容易使上述的寄生npn晶体管导通(参照图23)。
其结果就是：容易引起雪崩击穿或di/dt击穿，导致想要提供击穿耐量大的功率MOSFET变得很困难。另外，这样的问题不仅只发生于功率MOSFET中，而是会发生于所有功率半导体装置。
因此，本发明鉴于上述的问题，目的是提供一种：能够在满足电子器件低成本化以及小型化要求的同时，具备高击穿耐量的功率半导体装置。并且，提供这样的功率半导体装置的制造方法。
发明内容
【1】本发明的功率半导体装置，其特征在于，包括：半导体基体，具有：低电阻半导体层；多个第一导电型柱形区域以及多个第二导电型柱形区域，被形成在所述低电阻半导体层上，并且被沿规定的方向交互形成；第二导电型基极区域，被形成在所述多个第一导电型柱形区域以及所述多个第二导电型柱形区域的表面上；以及第一导电型高浓度扩散区域，被形成在所述基极区域的表面中的规定位置上，其中，所述多个第一导电型柱形区域以及所述多个第二导电型柱形区域构成超级结(Super Junction)构造；多个沟槽，被形成在从平面上看形成有所述第一导电型柱形区域的区域内的，贯穿所述基极区域并到达所述第一导电型柱形区域的深度位置上，并且，使所述第一导电型高浓度扩散区域的一部分暴露在内周面上；栅极绝缘膜，被形成在所述沟槽的内周面上；栅电极，被通过所述栅极绝缘膜填埋在所述沟槽的内部；层间绝缘膜，覆盖所述基极区域、所述第一导电型高浓度扩散区域、所述栅极绝缘膜、以及所述栅电极；接触孔，在相互邻接的两个所述沟槽之间分别形成有两个以上，并且贯穿所述层间绝缘膜并至少到达所述基极区域；金属塞，在所述接触孔的内部填充金属后形成；以及电极，被形成在所述层间绝缘膜上，并且通过所述金属塞与所述基极区域以及所述第一导电型高浓度扩散区域电气连接，其中，所述半导体基体还具有：与所述金属塞的底面相接触的，并且，通过所述金属塞与所述电极电气接触的，并且，掺杂物浓度比所述基极区域更高的第二导电型高浓度扩散区域，在所述半导体基体中，所述第一导电型高浓度扩散区域仅被形成在：相互邻接的两个所述沟槽之间的，所述沟槽与距离该沟槽最近的所述金属塞之间。
在本说明书中，“相互邻接的两个沟槽”不仅是指从整体上看时的情况，也包含从规定的界面上看时沟槽相互邻接的情况。例如，在沟槽为格子状，并且沟槽与沟槽相连的情况下，从规定的切割面上看相互邻接也包含在“相互邻接的两个沟槽”中。另外，在本说明书中，“相互邻接的两个沟槽之间”不仅是指位于从平面上看时沟槽与沟槽之间的直线上的位置，也包含位于从该直线上多少有些偏差的位置上。
【2】在本发明的功率半导体装置中，理想的情况是：在相互邻接的两个所述沟槽之间，距离所述沟槽最近的所述金属塞与所述第一导电型高浓度扩散区域相接触的位置，位于从平面上看形成有所述第二导电型柱形区域的区域外侧。
【3】在本发明的功率半导体装置中，理想的情况是：在相互邻接的两个所述沟槽之间，距离所述沟槽最近的所述金属塞被形成在从平面上看形成有所述第二导电型柱形区域的区域外侧。
【4】在本发明的功率半导体装置中，理想的情况是：所述金属为钨。
【5】在本发明的功率半导体装置中，理想的情况是：相互邻接的两个所述栅电极的间隔为2.5μm以上。
【6】在本发明的功率半导体装置中，理想的情况是：相互邻接的两个所述栅电极的间隔为所述金属塞的宽度的五倍以上。
【7】在本发明的功率半导体装置中，理想的情况是：所述接触孔被形成至比所述第一导电型高浓度扩散区域的底面更深的深度位置上。
【8】在本发明的功率半导体装置中，理想的情况是：所述基极区域的最深部的深度位置在0.5μm～2.0μm范围内。
【9】本发明的功率半导体装置的制造方法，用于制造上述【1】～【8】中任意一段所述的功率半导体装置，其特征在于，依次包括：半导体基体准备工序，准备具有：低电阻半导体层；以及被形成在所述低电阻半导体层上的，并且沿规定的方向交互形成的多个第一导电型柱形区域以及多个第二导电型柱形区域的，并且由所述多个第一导电型柱形区域以及所述多个第二导电型柱形区域构成超级结构造的半导体基体；沟槽形成工序，在形成有所述第一导电型柱形区域的区域内，形成多个沟槽；栅电极形成工序，在所述沟槽的内周面上形成栅极绝缘膜后，通过所述栅极绝缘膜在所述沟槽的内部形成栅电极；基极区域形成工序，将第二导电型基极区域形成在从所述多个第一导电型柱形区域以及所述多个第二导电型柱形区域的表面开始直至比所述沟槽最底部更浅的深度位置上；第一导电型高浓度扩散区域形成工序，在所述基极区域的表面中的规定区域上，形成第一导电型高浓度扩散区域并使其至少一部分暴露在所述沟槽的内周面上；层间绝缘膜形成工序，形成覆盖所述基极区域、所述第一导电型高浓度扩散区域、所述栅极绝缘膜、以及所述栅电极的层间绝缘膜；接触孔形成工序，形成在相互邻接的两个所述沟槽之间分别形成有两个以上的，并且贯穿所述层间绝缘膜并至少到达所述基极区域的所述接触孔；第二导电型高浓度扩散区域形成工序，形成与所述接触孔的底面相接触的，并且掺杂物浓度比所述基极区域更高的第二导电型高浓度扩散区域；金属塞形成工序，通过向所述接触孔的内部填充金属从而形成金属塞；以及电极形成工序，在所述层间绝缘膜上，形成经由所述金属塞与所述基极区域、所述第一导电型高浓度区域、以及所述第二导电型高浓度扩散区域电气连接的电极，其中，在所述接触孔形成工序中，在形成距离所述沟槽最近的所述金属塞时，使所述第一导电型高浓度扩散区域仅被形成在：相互邻接的两个所述沟槽之间的，所述沟槽与距离该沟槽最近的所述金属塞之间。
【10】在本发明的功率半导体装置的制造方法中，理想的情况是：所述半导体基体准备工序依次包括：第一工序，准备层积有低电阻半导体层、以及被形成在所述低电阻半导体层上的，并且掺杂物浓度比所述低电阻半导体层更低的第一导电型半导体层的半导体基体；第二工序，通过以绝缘膜为掩膜的蚀刻，形成规定深度的多个第二导电型柱形用沟槽，并使其在所述第一导电型半导体层的表面上沿规定的方向排列；第三工序，在所述第二导电型柱形用沟槽的内部，通过使第二导电型半导体材料外延生长至超出所述绝缘膜的表面高度的高度位置从而形成第二导电型填埋层；第四工序，将所述第二导电型填埋层中超出所述绝缘膜的表面高度的部分去除；第五工序，对所述第二导电型填埋层的表面进行蚀刻使其比所述绝缘膜的底面的深度位置更深从而形成第二导电型柱形区域。
发明效果
根据本发明的功率半导体装置以及功率半导体装置的制造方法，由于具备了被形成为贯穿层间绝缘膜并至少到达基极区域的接触孔，以及在接触孔的内部填充金属后形成的金属塞，因此能够与背景技术所涉及的功率MOSFET900一样，如同源电极与源极区域直接接触的功率半导体装置般不必再形成大直径的接触孔，从而是一种被微细化的功率半导体装置。其结果就是：是一种符合电子器件低成本化以及小型化要求的功率半导体装置。
本发明的功率半导体装置以及功率半导体装置的制造方法，具备在相互邻接的两个沟槽之间分别形成有两个以上的，并且贯穿层间绝缘膜并至少到达基极区域的接触孔，以及在接触孔的内部填充金属后形成的金属塞。
通过这样的构成，从平面上看沟槽与第二导电型高浓度扩散区域之间的间隔d1就比背景技术所涉及的功率MOSFET900中的该间隔d2更短(参照图8)。因此：(1)在雪崩击穿时以及体二极管反向恢复时，(作为载流子(Carrier)(例如空穴)相对容易产生的部位)沟槽的底部产生的载流子在直到被电极吸引的期间内移动的距离就比较短，从而基极区域与金属塞之间就不容易产生高电位差，所以就不易使由第一导电型高浓度扩散区域(例如n型)、基极区域(例如p型)、以及第一导电型柱形区域(例如n型)所构成的寄生晶体管(寄生npn晶体管)导通(参照图8)。另外，(2)由于“第一导电型高浓度扩散区域与基极区域的界面”的面积变小使得基极区域中的载流子不易进入第一导电型高浓度扩散区域中，因此以这个观点来看，上述的寄生晶体管(寄生npn晶体管)就变得不易导通(参照图8)。
其结果就是：成为一种不易引起雪崩击穿或di/dt击穿的，并且击穿耐量大的功率半导体装置。
因此，本发明的功率半导体装置，是一种在满足电子器件低成本化以及小型化要求的同时，具备高击穿耐量的功率半导体装置。并且，本发明的功率半导体装置的制造方法提供了一种制造这样的功率半导体装置的制造方法。
另外，根据本发明的功率半导体装置以及功率半导体装置的制造方法，由于具备在相互邻接的两个沟槽之间分别形成有两个以上的接触孔、以及在接触孔的内部填充金属后形成的金属塞，因此与具备在相互邻接的两个沟槽之间分别形成有一个以上的接触孔、以及在接触孔的内部填充金属后形成的金属塞的情况相比，能够降低接触电阻。
另外，根据本发明的功率半导体装置以及功率半导体装置的制造方法，由于第一导电型高浓度扩散区域仅被形成在：相互邻接的两个沟槽之间的，沟槽与距离该沟槽最近的金属塞之间，因此“第一导电型高浓度扩散区域与基极区域的界面”的面积变小，使得第一导电型柱形区域中沟槽底部附近产生的载流子(空穴)更加不易进入第一导电型高浓度扩散区域中，从而上述寄生npn晶体管就更加切实地变得不易导通。
另外，根据本发明的功率半导体装置以及功率半导体装置的制造方法，由于具备具有通过n型柱形区域以及p型柱形区域所构成的超级结构造的半导体基体，因此是一种具有低导通电阻，并且高耐压的开关元件。
另外，根据本发明的功率半导体装置以及功率半导体装置的制造方法，由于具备具有通过n型柱形区域以及p型柱形区域所构成的超级结构造的半导体基体，因此即便是这样的具有高耐压的功率半导体装置，也能够成为一种符合电子器件低成本化以及小型化要求的，并且具有高击穿耐量的功率半导体装置。
然而，在具备具有通过n型柱形区域以及p型柱形区域所构成的超级结构造的半导体基体的半导体装置的情况下，在雪崩击穿时以及体二极管反向恢复时，在第二导电型柱形区域上会产生大量的载流子(空穴)。而且，第二导电型柱形区域上所产生的载流子(空穴)会朝电极(例如，源电极)一侧移动，并经由第二导电型高浓度扩散区域、金属塞被电极(例如，源电极)所吸引。
在第一导电型高浓度扩散区域被形成在：相互邻接的两个沟槽之间的，相互邻接的两个金属塞之间的情况下，由于第二导电型柱形区域上产生的载流子(空穴)就会在相互邻接的两个金属塞之间形成的第一导电型高浓度扩散区域的附近移动，从而导致第二导电型柱形区域上产生的载流子(空穴)容易进入第一导电型高浓度扩散区域中，导致由相互邻接的两个金属塞之间的第一导电型高浓度扩散区域(例如n型)、基极区域(例如p型)、以及第一导电型柱形区域(例如n型)所构成的寄生晶体管(寄生npn晶体管)变得容易导通。
相对于此，根据本发明的功率半导体装置以及功率半导体装置的制造方法，由于具备具有通过n型柱形区域以及p型柱形区域所构成的超级结构造的半导体基体，并且第一导电型高浓度扩散区域仅被形成在：相互邻接的两个沟槽之间的，沟槽与距离该沟槽最近的金属塞之间，因此，第二导电型柱形区域上产生的载流子(空穴)就不会在第一导电型高浓度扩散区域的附近移动，这样载流子(空穴)就不易进入第一导电型高浓度扩散区域中，因此由相互邻接的两个金属塞之间的第一导电型高浓度扩散区域(例如n型)、基极区域(例如p型)、以及第一导电型柱形区域(例如n型)所构成的寄生晶体管(寄生npn晶体管)导通的情况就不会发生。终上所述，即便具备具有通过n型柱形区域以及p型柱形区域所构成的超级结构造的半导体基体，也能够成为一种不易引发雪崩击穿或di/dt击穿的，具有高击穿耐量的功率半导体装置。
简单附图说明
图1是实施方式一涉及的功率半导体装置100的截面图。
图2是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图2(a)～图2(d)是各工序图。
图3是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图3(a)～图3(d)是各工序图。
图4是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图4(a)～图4(c)是各工序图。
图5是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图5(a)～图5(c)是各工序图。
图6是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图6(a)～图6(c)是各工序图。
图7是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图7(a)～图7(c)是各工序图。
图8是实施方式一涉及的功率半导体装置100中在雪崩击穿时以及体二极管反向恢复时，用于对空穴通过p+型扩散区域134以及金属塞132被源电极所吸引的情况进行说明的主要部位放大截面图。再有，图8对应图1中被虚线A包围的区域(图8以及图10均如此)。图8中的白色圆圈表示空穴。
图9是比较例一涉及的功率半导体装置700中在雪崩击穿时以及体二极管反向恢复时，用于对空穴通过p+型扩散区域734以及金属塞732被源电极所吸引的情况进行说明的主要部位放大截面图。再有，比较例一涉及的功率半导体装置700除了在具备具有n型漂移层714的半导体基体从而取代结构为超级结构造的半导体基体这一点以外，与实施方式一涉及的功率半导体装置100具有同样的构成。
图10是比较例二涉及的功率半导体装置800中在雪崩击穿时以及体二极管反向恢复时，用于对空穴通过p+型扩散区域834以及金属塞832被源电极所吸引的情况进行说明的主要部位放大截面图。再有，比较例二涉及的功率半导体装置800除了在相互邻接的两个沟槽之间的，相互邻接的两个金属塞832之间也形成有源极区域820这一点以外，与实施方式一涉及的功率半导体装置100具有同样的构成。
图11是用于说明实施方式一涉及的功率半导体装置100的效果的主要部位放大截面图。图11(a)是在从平面上看形成有p型柱形区域的区域上也形成有源极区域的情况下，在即将实施源极区域形成工序前的半导体基体的表面情况展示图，图11(b)是在从平面上看相互邻接的两个沟槽之间距离沟槽最近的金属塞被形成在形成有p型柱形区域的区域的内侧的情况下，在实施源极区域形成工序后的半导体基体的表面情况展示图，图11(c)是实施方式一中金属塞形成工序实施后的半导体基体的表面情况展示图。图11(a)～图11(c)对应图5(b)中被虚线B包围的区域。另外，为了便于说明，省略了热氧化膜124’的图示，并且，源极区域120、金属塞132、以及p+型扩散区域134从平面上看仅在p型柱形区域116的右端一侧进行图示。另外，在图11(b)中，也将在金属塞形成工序中形成的金属塞132进行了图示。再有，图11中的符号G表示颗粒(Particle)。
图12是实施方式二涉及的功率半导体装置102的截面图。
图13是实施方式三涉及的功率半导体装置104的截面图。
图14是实施方式一涉及的功率半导体装置100的主要部位放大截面图。在实施方式一涉及的功率半导体装置100中，沟槽122以及金属塞132从平面上看均呈条纹状。在图14中，省略了源电极以及层间绝缘膜的图示(图15～图19均如此)。
图15是变形例一涉及的功率半导体装置的主要部位放大截面图。在变形例一涉及的功率半导体装置中，沟槽122从平面上看呈格子状，而金属塞132从平面上看则呈圆形状(从立体上看则呈柱状)。
图16是变形例二涉及的功率半导体装置的主要部位放大截面图。在变形例二涉及的功率半导体装置中，沟槽122从平面上看呈格子状，而金属塞132从平面上看则呈四角形框状。
图17是变形例三涉及的功率半导体装置的主要部位放大截面图。在变形例三涉及的功率半导体装置中，沟槽122从平面上看呈格子状，而金属塞132从平面上看则呈圆形框状。
图18是变形例四涉及的功率半导体装置的主要部位放大截面图。在变形例四涉及的功率半导体装置中，沟槽122从平面上看呈四角形状(从立体上看则呈柱状)，而金属塞132从平面上看则呈格子状。
图19是变形例五涉及的功率半导体装置106的主要部位放大截面图。在变形例五涉及的功率半导体装置106中，沟槽122从平面上看呈四角形状(从立体上看则呈柱状)，而金属塞132从平面上看则呈圆形状(从立体上看则呈柱状)。
图20是变形例六涉及的功率半导体装置106的截面图。
图21是变形例七涉及的功率半导体装置200的截面图。在图21中，符号210表示半导体基体、符号212表示低电阻半导体层、符号213表示缓冲层、符号214表示n型柱形区域、符号215表示n型半导体层、符号216表示p型柱形区域、符号218表示基极区域、符号220表示源极区域、符号224表示栅极绝缘膜、符号226表示栅电极、符号228表示层间绝缘膜、符号230表示接触孔、符号232表示金属塞、符号234表示p+型扩散区域、符号236表示源电极、符号238表示漏电极、符号240表示表面高浓度扩散区域。
图22是背景技术涉及的功率MOSFET900的截面图。
图23是背景技术涉及的功率MOSFET900在雪崩击穿时以及体二极管反向恢复时，用于对空穴通过p+型扩散区域934以及金属塞932被源电极所吸引的情况进行说明的主要部位放大截面图。再有，图23对应图22中被虚线C包围的区域。图23中的白色圆圈表示空穴，黑色的圆圈表示电子。
具体实施方式
以下，将依据附图中所示的实施方式，对本发明的功率半导体装置以及功率半导体装置的制造方法进行说明。另外，各附图仅为简图，并不一定严谨地反映实际尺寸。
【实施方式一】
1.实施方式一涉及的功率半导体装置100的构成
实施方式一涉及的功率半导体装置100为用于DC-DC转换器等的各种电源装置等中的沟槽栅极功率MOSFET。实施方式一涉及的功率半导体装置100的耐压为300V以上，例如为600V。
实施方式一涉及的功率半导体装置100如图1所示，包括：半导体基体110、多个沟槽122、栅极绝缘膜124、栅电极126、层间绝缘膜128、接触孔130、金属塞132、源电极136、以及漏电极138。
半导体基体110，具有：低电阻半导体层112；缓冲层113，被形成在低电阻半导体层112上；多个n型柱形区域114(第一导电型柱形区域)以及多个p型柱形区域116(第二导电型柱形区域)，被形成在缓冲层113上，并且被沿规定的方向交互形成；p型基极区域118，被形成在多个n型柱形区域114以及多个p型柱形区域116的表面上；源极区域120(第一导电型高浓度扩散区域)，被配置在基极区域118的表面上；以及p+型扩散区域134(第二导电型高浓度扩散区域)，与金属塞132的底面相接触，并且，通过金属塞132与基极区域118以及源极区域120电气连接，并且，掺杂物浓度比基极区域118更高，其中，由多个n型柱形区域114以及多个p型柱形区域116构成超级结构造。再有，缓冲层113以及n型柱形区域114被形成为一体，并且由缓冲层113与n型柱形区域114构成n型半导体层115。
n型柱形区域114以及p型柱形区域116被形成为：n型柱形区域114的掺杂物总量(n型柱形区域内的掺杂物总量)与p型柱形区域116的掺杂物总量(p型柱形区域内的掺杂物总量)相等。即，n型柱形区域114以及p型柱形区域116处于电荷平衡(Charge balance)状态。另外，从平面上看在形成有p型柱形区域116的区域的全部以及形成有n型柱形区域114的区域的一部分中的半导体基体110的表面上形成有凹部。
在半导体基体110中，源极区域120仅被形成在：相互邻接的两个沟槽122之间的，沟槽122与距离该沟槽122最近的金属塞132之间。换言之，源极区域120仅被形成在n型柱形区域内，并且其一方的端部与沟槽122相接触，其另一方的端部与金属塞132相接触。
在实施方式一涉及的功率半导体装置100中，p型柱形区域116以及源极区域120从平面上看均呈条纹状，但也可以是从平面上看，呈圆形形状(从立体上看呈柱形形状)、四角形的框形形状、圆形的框形形状、或格子状形状等。
低电阻半导体层112的厚度例如在100μm～400μm范围内，低电阻半导体层112的掺杂物浓度例如在1×1019cm-3～1×1020cm-3范围内。n型半导体层115的厚度例如在5μm～120μm范围内，n型半导体层115的掺杂物浓度例如在5×1013cm-3～1×1016cm-3范围内。基极区域118的最深部的深度位置例如在0.5μm～2.0μm范围内，基极区域118的掺杂物浓度例如在5×1016cm-3～1×1018cm-3范围内。源极区域120的最深部的深度位置例如在0.1μm～0.4μm范围内，源极区域120的掺杂物浓度例如在5×1019cm-3～2×1020cm-3范围内。
p+型扩散区域134的最深部的深度位置形成得比源极区域120更深。p+型扩散区域134的掺杂物浓度比基极区域118更高，例如在5×1018cm-3～1×1020cm-3范围内。
多个沟槽122从平面上看，被形成至：在形成有n型柱形区域114的区域内贯穿基极区域118并直至到达n型柱形区域114的的深度位置，并且，被形成为源极区域120的一部分暴露在其内周面上。沟槽122的深度例如为3μm。
栅极绝缘膜124被形成在沟槽122的内周面上。栅电极126通过栅极绝缘膜124被填埋在沟槽122的内部。层间绝缘膜128覆盖基极区域118、源极区域120、栅极绝缘膜124、以及栅电极126。
栅极绝缘膜124由通过热氧化法形成的二氧化硅膜构成，其厚度例如为100nm。栅电极126由通过CVD法以及离子注入法形成的低电阻多晶硅构成。层间绝缘膜128由通过热氧化法和CVD法形成的PSG膜构成，其厚度例如为1000nm。
接触孔130被形成为：在相互邻接的两个沟槽122之间分别形成有两个以上(在实施方式一中为两个)，并且贯穿层间绝缘膜128后至少到达基极区域118。金属塞132为在接触孔130的内部填充金属后形成。
接触孔130以及金属塞132被形成为：从基极区域118的表面的深度位置开始直至到达比源极区域120的底部的深度位置更深的深度位置上。接触孔130以及金属塞132的条纹宽度例如为0.5μm.
在接触孔130的内表面上形成有势垒金属(Barrier metals)(未图示)，金属塞132是通过该势垒金属后将金属填充至接触孔130的内部形成的。填充至接触孔130内部的金属例如为钨。
在实施方式一涉及的功率半导体装置100中，沟槽122、栅电极126、接触孔130、以及金属塞132从平面上看均被形成为条纹状。相互邻接的两个栅电极126之间的间隔为金属塞132的宽度(条纹的宽度)的五倍以上。具体来说，相互邻接的两个栅电极126之间的间隔(间距宽度)例如在2.5μm以上，例如为10μm。
相互邻接的两个沟槽122之间的金属塞132被形成为等间隔的间距，并且两个沟槽122中的任意一个沟槽与距离该沟槽最近的金属塞132之间的间隔，与相互邻接的两个金属塞132之间的间隔相等。通过这样的构成，在反向偏置时，就具有容易缓和各个沟槽122底部上的电场集中的效果。
金属塞132的间隔与金属塞132的条纹幅度同样长或是比其更长，例如为0.5μm以上。
相互邻接的两个沟槽122之间的，距离沟槽122(栅电极126)最近的金属塞132被形成在从平面上看形成有p型柱形区域116的区域的外侧。因此，相互邻接的两个沟槽122之间的，距离沟槽122最近的金属塞132与源极区域120相接触的位置位于从平面上看形成有p型柱形区域116的区域的外侧。
源电极136被形成在层间绝缘膜128上，并通过金属塞132与基极区域118以及源极区域120电气连接。漏电极138被形成在低电阻半导体层112的表面上。
源电极136由通过溅射法(Sputtering)形成的厚度例如为4μm的铝系金属(例如，Al-Cu系合金)构成。漏电极138由Ti-Ni-Au等的多层金属膜形成，例如被形成为多层金属膜整体厚度为0.5μm。2.实施方式一涉及的功率半导体装置的制造方法
实施方式一涉及的功率半导体装置100，能够通过含有下述制造工序的制造方法(实施方式一涉及的功率半导体装置的制造方法)来进行制造。实施方式一涉及的功率半导体装置的制造方法，依次包括：半导体基体准备工序、沟槽形成工序、栅电极形成工序、基极区域形成工序、源极区域形成工序(第一导电型高浓度扩散区域形成工序)、层间绝缘膜形成工序、接触孔形成工序、p+型扩散区域形成工序(第二导电型高浓度扩散区域形成工序)、金属塞填充工序、以及电极形成工序。
(1)半导体基体准备工序
首先，准备具有低电阻半导体层112、以及被形成在低电阻半导体层112上的，沿规定的方向交互形成的多个n型柱形区域114以及多个p型柱形区域116的，并且由多个n型柱形区域114以及多个p型柱形区域116构成超级结构造的半导体基体110。具体来说，通过实施以下的工序来准备半导体基体110。
(1-1)第一工序
首先，准备层积有低电阻半导体层112、以及被形成在低电阻半导体层112上的，并且掺杂物浓度比低电阻半导体层112更低的n型半导体层115(第一导电型半导体层)的半导体基体110(参照图2(a))。作为半导体基体110，可以使用适宜的半导体基体，例如可以使用由在n+型低电阻半导体层112上通过外延生长法形成n-型的n型半导体层115后构成的半导体基体。
(1-2)第二工序
通过以绝缘膜M1为掩膜的蚀刻，形成规定深度的多个p型柱形用沟槽117(第二导电型柱形用沟槽)，并使其在n型半导体层115的表面上沿规定的方向排列(参照图2(b))。绝缘膜M1可以设为适宜的厚度。在n型半导体层115中，从p型柱形用沟槽117深度位置直至低电阻半导体层112与n型半导体层115之间的界面的深度位置为止的区间为缓冲层113。
(1-3)第三工序
接下来，在p型柱形用沟槽117的内部，通过使p半导体材料(第二导电型半导体材料)外延生长至超出绝缘膜M1的表面高度的高度位置从而形成p型填埋层116’(第二导电型填埋层)(参照图2(c))。(1-4)第四工序
接下来，将p型填埋层116’中超出绝缘膜M1的表面高度的部分通过CMP法去除(参照图2(d))。(1-5)第五工序
接下来，对p型填埋层116’的表面进行蚀刻使其比绝缘膜M1的底面的深度位置更深(参照图3(a))。蚀刻的方法可以是各向同性蚀刻也可以是各向异性蚀刻(在实施方式一中为各向同性蚀刻)。通过这样，被填充至p型柱形用沟槽117内的p型填埋层116’就成为了p型柱形区域116。
接下来，去除绝缘膜M1(参照图3(b))。通过上述工序，来准备半导体基体110。
(2)沟槽形成工序
接下来，在形成有n型柱形区域114的区域内，形成多个沟槽122。具体为：在n型柱形区域114的一部分以及p型柱形区域116的全部的表面上形成具有对应沟槽122的开口的掩膜(未图示)，并且通过使用该掩膜进行蚀刻，来形成多个沟槽122(参照图3(c))。然后，在蚀刻后，去除掩膜，并通过牺牲氧化来平整沟槽122的表面。
(3)栅电极形成工序
接下来，在包含有沟槽122的内周面的半导体基体110的表面上通过热氧化法形成热氧化膜124’(参照图3(d))。此时，将沟槽122的内周面的热氧化膜定为栅极绝缘膜124。然后，在该热氧化膜124’上使多晶硅126’堆积。接着，在该多晶硅126’的整个面上将n型掺杂物(例如，磷)离子注入(参照图4(a))，并使其热扩散。接着，除沟槽122的内部以外将多晶硅去除。通过这样，在沟槽122的内部通过栅极绝缘膜124形成栅电极126(参照图4(b))。
(4)基极区域形成工序
接下来，在半导体基体110的表面上通过热氧化膜124’将p型掺杂物(例如，硼)离子注入(参照图4(c))。接着，使该p型掺杂物热扩散后，使基极区域118形成在从半导体基体110的表面开始直至比沟槽122最底部更浅的深度位置上(参照图5(a))。
(5)源极区域形成工序(第一导电型高浓度扩散区域形成工序)
接下来，将具有对应源极区域120、栅极绝缘膜124、以及栅电极126的开口的掩膜M2形成在热氧化膜124’上，并且通过该掩膜M2将n型掺杂物(例如，砷)离子注入(参照图5(b))。然后，去除掩膜M2。接着，通过使该n型掺杂物热扩散，从而在基极区域118的表面中的规定区域上，形成源极区域120并使其一部分暴露在沟槽122的内周面上(参照图5(c))。
(6)层间绝缘膜形成工序
接着，形成覆盖基极区域118、源极区域120、栅极绝缘膜124、以及栅电极126的层间绝缘膜128(参照图6(a))。具体为：在热氧化膜124’以及栅电极126上通过CVD法形成PSG膜。通过这样，来形成由热氧化膜124’以及PSG膜构成的层间绝缘膜128。
(7)接触孔形成工序
接下来，将具有在相互邻接的两个沟槽122之间的对应接触孔130的各两个的开口的掩膜(未图示)形成在层间绝缘膜128的表面。在接触孔形成工序中，形成距离沟槽122最近的接触孔130从而使源极区域120处于：仅被形成在相互邻接的两个沟槽122之间的，沟槽122与距离该沟槽最近的金属塞132之间的状态。换言之，是将距离沟槽122最近的接触孔130形成在沟槽122一侧的侧壁与源极区域120相接触的，并且，沟槽122一侧的相反一侧的侧壁与基极区域118相接触的位置上。接着，使用该掩膜并通过进行蚀刻来形成接触孔130从而使其贯穿层间绝缘膜128并到达基极区域118。蚀刻后，将掩膜去除(参照图6(b))。
(8)p+型扩散区域形成工序(第二导电型高浓度扩散区域形成工序)
接下来，在接触孔130的底面离子注入掺杂物浓度比基极区域118更高的p型掺杂物(例如硼)(参照图6(c))。接着，通过使该p型掺杂物热扩散，形成与接触孔130的底面相接触后形成的p+型扩散区域134(参照图7(a))。
(9)金属塞填充工序
接下来，通过溅射法在接触孔130的内侧面上将势垒金属(未图示)成膜，并且将该势垒金属退火。下一步，通过CVD法在该势垒金属上通过将钨成膜，从而经由该势垒金属向接触孔130的内部填充钨。接着，通过利用MP法将层间绝缘膜128上的钨去除，从而使得钨仅在接触孔130的内部残留，并且形成金属塞132(参照图7(b))。作为势垒金属的组成成分，可以使用氮化钛(TiN)、钨化钛(TiW)、硅化钼(MoSi)等。
(10)电极形成工序
接下来，通过溅射法在层间绝缘膜128以及金属塞132上将Al-Cu系金属成膜，从而形成经由金属塞132与基极区域118、源极区域120、以及p+型扩散区域134电气连接的源电极136。另外，在低电阻半导体层112上将Ti-Ni-Au等的多层金属成膜，从而形成漏电极138(参照图7(c))。
通过上述工序，就能够制造实施方式一涉及的功率半导体装置100。
3.实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法的效果
根据实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法，由于具备了被形成为贯穿层间绝缘膜128并至少到达基极区域118的接触孔130，以及在接触孔130的内部填充金属后形成的金属塞132，因此能够与背景技术所涉及的功率MOSFET900一样，如同源电极136与源极区域120直接接触的功率半导体装置般不必再形成大直径的接触孔，是一种被微细化的功率半导体装置。其结果就是：实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法，是一种符合电子器件低成本化以及小型化要求的功率半导体装置以及功率半导体装置的制造方法。
实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法，具备在相互邻接的两个沟槽122之间分别形成有两个的，并且贯穿层间绝缘膜128并至少到达基极区域118的接触孔130，以及在接触孔130的内部填充金属后形成的金属塞132。
通过这样的构成，从平面上看沟槽122与p+型扩散区域134之间的间隔d1(参照图8)就比背景技术所涉及的功率MOSFET900中的该间隔d2(参照图23)更短。因此：(1)在雪崩击穿时以及体二极管反向恢复时，(作为空穴相对容易产生的部位)沟槽122的底部产生的空穴在直到被源电极136吸引的期间内移动的距离就相对较短，从而基极区域118与金属塞132之间就不容易产生高电位差，所以就不易使由源极区域120(n型)、基极区域118(p型)、以及n型柱形区域114(n型)所构成的寄生npn晶体管导通(参照图8)。另外，(2)由于“源极区域120与基极区域118的界面”的面积变小使得基极区域118中的空穴不易进入源极区域120中，因此以这个观点来看，上述寄生npn晶体管就变得不易导通(参照图8)。
其结果就是：实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法，能够成为一种不易引起雪崩击穿或di/dt击穿的，并且击穿耐量大的功率半导体装置以及功率半导体装置的制造方法。
因此，实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法，能够成为一种在满足电子器件低成本化以及小型化要求的同时，具备高击穿耐量的功率半导体装置以及功率半导体装置的制造方法。
另外，根据实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法，由于具备在相互邻接的两个沟槽122之间分别形成有两个的接触孔130、以及在接触孔130的内部填充金属后形成的金属塞132，因此与具备在相互邻接的两个沟槽122之间分别形成有一个以上的接触孔、以及在接触孔的内部填充金属后形成的金属塞的情况相比(例如背景技术涉及的功率半导体装置中的情况)，更加能够降低接触电阻。
另外，根据实施方式一涉及的功率半导体装置100，由于源极区域120仅被形成在：相互邻接的两个沟槽122之间的，沟槽122与距离该沟槽最近的金属塞132之间，因此“源极区域120与基极区域118的界面”的面积变小，使得空穴更加不易进入源极区域120中，从而上述寄生npn晶体管就更加切实地变得不易导通。
另外，根据实施方式一涉及的功率半导体装置100，由于具备具有通过n型柱形区域114以及p型柱形区域116所构成的超级结构造的半导体基体110，因此能够在维持高耐压的同时降低导通电阻。
另外，根据实施方式一涉及的功率半导体装置100，由于具备具有通过n型柱形区域114以及p型柱形区域116所构成的超级结构造的半导体基体110，因此即便是这样的具有高耐压的功率半导体装置，也能够成为一种符合电子器件低成本化以及小型化要求的，并且具有高击穿耐量的功率半导体装置。
然而，在具备不具有超级结构造的半导体基体的半导体装置的情况下，在雪崩击穿时以及体二极管反向恢复时，在漂移层中沟槽正下方会产生载流子(空穴)。因此，只要将从沟槽722至金属塞730的长度d1缩短(参照比较例一涉及的半导体装置700、图9)，载流子(空穴)就不容易进入源极区域720中。另一方面，在具备具有通过n型柱形区域814以及p型柱形区域816所构成的超级结构造的半导体基体的半导体装置的情况下，加之n型柱形区域814中沟槽822的正下方，在p型柱形区域816上会产生大量的载流子(空穴)。而且，p型柱形区域816上所产生的载流子(空穴)会朝源电极一侧移动，并经由p+型扩散区域834、金属塞832被源电极所吸引(参照图10)。
在源极区域820被形成在：相互邻接的两个沟槽822之间的，相互邻接的两个金属塞832之间的情况下(参照比较例二涉及的功率半导体装置800、图10)，p型柱形区域816上产生的载流子(空穴)就会在相互邻接的两个金属塞832之间形成的源极区域820的附近移动。因此，在相互邻接的两个金属塞832之间，载流子(空穴)容易进入源极区域820中，导致由相互邻接的两个金属塞832之间的源极区域820(例如n型)、基极区域818(例如p型)、以及n型柱形区域814(例如n型)所构成的寄生晶体管(寄生npn晶体管)变得容易导通。
相对于此，根据实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法，由于具备具有通过n型柱形区域114以及p型柱形区域116所构成的超级结构造的半导体基体110，并且源极区域120仅被形成在：相互邻接的两个沟槽122之间的，沟槽122与距离该沟槽最近的金属塞132之间，因此，p型柱形区域116上产生的载流子就不会在源极区域120的附近移动，这样载流子(空穴)就不易进入源极区域120中，因此由相互邻接的两个金属塞132之间的源极区域120(例如n型)、基极区域118(例如p型)、以及n型柱形区域114(例如n型)所构成的寄生晶体管(寄生npn晶体管)导通的情况就不会发生。其结果就是：即便是具备具有通过n型柱形区域114以及p型柱形区域116所构成的超级结构造的半导体基体110，也能够成为一种不易引发雪崩击穿或di/dt击穿的，并且具有高击穿耐量的功率半导体装置。
另外，从平面上看在形成有p型柱形区域116的区域的全部以及形成有n型柱形区域114的区域的一部分中的半导体基体的表面上形成有凹部的情况下，由于凹部的侧壁部分上容易附着颗粒G，因此该颗粒G会妨碍n型掺杂物的导入从而导致源极区域120有可能以分离的状态被形成(参照图11(a)以及(b))。另外，在通过离子注入导入n型掺杂物的情况下，由于相对于凹部侧壁来说是以浅角度斜向进行离子注入，因此掺杂物就不容易被导入，从而导致源极区域120有发生断层的可能性。
因此，在相互邻接的两个沟槽122之间距离沟槽122最近的金属塞132被形成在从平面上形成有p型柱形区域116的区域的内侧的情况下，由于可能产生源极区域120以分离的状态被形成，或是源极区域120有发生断层的可能性，因此就可能引发源电极136与源极区域120无法连接的故障。
相对于此，根据实施方式一涉及的功率半导体装置100，由于相互邻接的两个沟槽122之间的，距离沟槽122最近的金属塞132，被形成在从平面上看形成有p型柱形区域116的区域的外侧，因此源极区域120与金属塞132的接触部分就会被形成在比凹部的侧部更加靠外的一侧。因此，即便是凹部的侧壁部分上附着了颗粒G，也不会有源极区域120以分离的状态被形成的情况发生(参照图11(c))。另外，即使是在离子注入时，在凹部的侧壁上也不会形成源极区域120，因此，就不会引发基于此原因的源电极136与源极区域120无法连接的故障。
另外，根据实施方式一涉及的功率半导体装置100，由于金属为钨，因此容易填充至直径较小的接触孔130内，从而容易形成直径较小的金属塞132，并且能够成为一种微细化的功率半导体装置。
然而，在源电极与源极区域直接接触的功率半导体装置中，有层间绝缘膜的区域与无层间绝缘膜的区域(接触的区域)之间栅电极会产生落差，因此安装时如果在源电极上进行焊丝接合的话，该落差部分(特别是层间绝缘膜的侧面(接触孔的界面部分)的角部)就会因超声波导致应力集中从而有可能会损坏功率半导体装置。相对于此，根据实施方式一涉及的功率半导体装置100，由于金属为钨，并且容易填充至直径较小的接触孔130内，所以一旦向接触孔130的内部填充钨，则有层间绝缘膜128的区域与无层间绝缘膜128的区域(金属塞132的区域)之间就不容易产生落差，从而就能够使源电极136平整地成膜。因此，即便是在安装时在源电极136上进行焊丝接合，也能够防止因超声波导致在层间绝缘膜128的一部分上应力集中，从而就能够防止功率半导体装置被损坏。
另外，根据实施方式一涉及的功率半导体装置100，由于相互邻接的两个栅电极126的间隔为2.5μm以上，因此能够减小栅极电容。其结果就是：在进行开关转换时，能够减低(与功率半导体装置100连接的)栅极驱动电路相对于栅电极126进出的电荷量，从而能够降低驱动损耗。
即，(1)在开启时(Turn ON)，栅极驱动电路相对于栅电极126施加正偏置(Plusbias)，并流通栅极电流。将栅极电流量与通电时间相乘后，得到栅极电荷量。由于一旦栅极电容变小则栅极电荷量就会减少，因此栅极电流量与通电时间的乘积就会维持在较小的水平上。其结果就是：能够减少栅极电流量、或能够缩短通电时间，从而在结果上能够降低驱动电路一侧的电力损耗。
另外，(2)在关断时(Turn OFF)，栅极驱动电路相对于栅电极126施加负偏置(Minus bias)，并吸引栅极电流。此时，(a)在栅极电荷量变少时，如果在将栅极电流量维持在与之前同等的水平上，并且缩短通电时间的情况下，由于栅极电流量与通电时间的乘积就会维持在较小的水平上，因此就能够减少栅极驱动电路相对于栅电极的进出电荷量。其结果就是：能够降低驱动损耗。另外，(b)即便是在有意放慢MOSFET的开关速度，并且为了避免电路上产生振铃和噪音，在栅电极126与栅极驱动电路之间插入大的外置栅极电容的情况下，由于该外置栅极电容具有压缩栅极电流量的效果，并且能够延长通电时间，从而延长开关时间，因此作为栅极电流量与通电时间的乘积的栅极电荷量就会维持在较小的水平上，其结果就是：能够降低驱动损耗。
因此，如上述(1)以及(2)中记载般，在开关转换时，就能够减少栅极驱动电路相对于栅电极126的进出电荷量，其结果就是：能够降低驱动损耗。
再有，如上述(2)(a)中的情况般，在栅极电荷量变少时，将栅极电流量维持在与之前同等的水平上并缩短通电时间的话，虽然可以加快开关速度，并且能够使电路高速运行，但是一旦加快开关速度，就会增加电路中振铃和噪音产生的可能性，并且可能导致MOSFET进入雪崩状态，或是增加体二极管反向恢复时处于急剧地di/dt状态中的可能性。不过，根据实施方式一涉及的功率半导体装置100，由于如前述般相对于MOSFET雪崩击穿以及di/dt击穿具有很强的耐量，因此，实际运行中MOSFET被破坏的危险就会被降低。
另外，如上述(2)(b)中的情况般，即便是在有意放慢MOSFET的开关速度，并且为了避免电路上产生振铃和噪音，在栅电极126与栅极驱动电路之间插入大的外置栅极电容的情况下，由于该外置栅极电容具有压缩栅极电流量的效果，并且能够延长通电时间，从而延长开关时间。其结果就是：由于开关速度放缓，并且开关时间延长，因此能够dv/dt就会放缓，从而避免电路中产生振铃和噪音。
因此，根据实施方式一涉及的功率半导体装置100，通过减少栅极电容，从而能够在不失去减低驱动损耗的效果的情况下扩大开关速度的调整幅度，其结果就是：能够广泛满足来自于应用电路(Application circuit)的需求。
另外，根据实施方式一涉及的功率半导体装置100，由于相互邻接的两个栅电极126的间隔为金属塞132的宽度的五倍以上,并且相互邻接的两个栅电极126的间隔相对于金属塞132变宽，从而能够相对地减小栅电极126的体积，因此从此意义上来说，也能够减小栅极电容。其结果就是：在开关转换时，能够减少栅极驱动电路相对于栅电极126的进出电荷量，从而降低驱动损耗。
另外，根据实施方式一涉及的功率半导体装置100，由于相互邻接的两个栅电极126的间隔为金属塞132的宽度的五倍以上,因此从此意义上来说，也能够通过减小栅极电容，从而能够在不失去减低驱动损耗的效果的情况下扩大开关速度的调整幅度，其结果就是：能够广泛满足来自于应用电路的需求。
另外，根据实施方式一涉及的功率半导体装置100，由于接触孔130被形成至比源极区域120的底面更深的深度位置上，因此就能够防止因接触孔130的底部上形成的p+型扩散区域134与源极区域120之间的接触所导致的源极区域120的掺杂物浓度及区域面积与设计时相比产生变化，从而防止功率半导体装置的特性发生改变。
另外，根据实施方式一涉及的功率半导体装置100，由于基极区域118的深度在0.5μm～2.0μm范围内，因此在制造过程中，就无需使掺杂物在高温下长时间进行扩散。所以，是一种适合于为了制造成微细化构造因而无法使掺杂物长时间进行扩散的情况的功率半导体装置。
【实施方式二】
实施方式二涉及的功率半导体装置102基本上与实施方式一涉及的功率半导体装置100具有同样的构成，但是在金属塞的数量上不同于实施方式一涉及的功率半导体装置100。即，在实施方式二涉及的功率半导体装置102中，如图12所示，接触孔130在相互邻接的两个沟槽122之间被分别形成有四个，并且各个接触孔130的内部填充有金属，金属塞132被形成有四个。
在相互邻接的两个沟槽122之间的，相互邻接的两个金属塞132之间，未形成有源极区域120。即，如果将在相互邻接的两个沟槽122之间的，距离该沟槽最近的金属塞设为金属塞132A，将除此以外的金属塞设为金属塞132B的话，则金属塞132B不与源极区域120相接触。
金属塞132A与金属塞132B可以为相同深度，但由于从平面上看在形成有p型柱形区域116的区域的全部以及形成有n型柱形区域114的区域的一部分中的半导体基体110的表面上形成有凹部，所以理想的情况是：金属塞132B的长度(接触孔的深度)比金属塞132A的长度(接触孔的深度)更长(深)。
像这样，实施方式二涉及的功率半导体装置102虽然在金属塞的数量上不同于实施方式一涉及的功率半导体装置100，但是与实施方式一涉及的功率半导体装置100一样，由于具备了贯穿层间绝缘膜128且至少到达基极区域118的接触孔130、以及在接触孔130的内部填充金属后形成的金属塞132，因此是一种符合电子器件低成本化以及小型化要求的，并且具备大击穿耐量的功率半导体装置。
另外，根据实施方式二涉及的功率半导体装置102，由于接触孔130在相互邻接的两个沟槽122之间被分别形成有四个，并且各个接触孔130的内部填充有金属，且形成有金属塞132，因此就能够在反向偏置时，将从基极区域118以及p型柱形区域116与n型柱形区域114之间的pn结处产生的耗尽层切实地扩散至相互邻接的两个沟槽之间的整体。
再有，实施方式二涉及的功率半导体装置102由于在除金属塞的数量以外与实施方式一涉及的功率半导体装置100具有同样的构成，因此也同样具有实施方式一涉及的功率半导体装置100所具有的效果。【实施方式三】
实施方式三涉及的功率半导体装置104基本上与实施方式一涉及的功率半导体装置100具有同样的构成，但是在相互邻接的两个沟槽之间的距离沟槽最近的金属塞的位置上不同于实施方式一涉及的功率半导体装置100。即，在实施方式三涉及的功率半导体装置104中，如图13所示，在相互邻接的两个沟槽122之间的，距离沟槽122最近的金属塞132与源极区域120相接触的位置位于从平面上看形成有p型柱形区域116的区域的外侧。
具体来说，在相互邻接的两个沟槽122之间的，距离沟槽122最近的金属塞132被形成在：从平面上看形成有n型柱形区域114的区域与形成有p型柱形区域116的区域之间的分界线上。
像这样，实施方式三涉及的功率半导体装置104虽然在具有超级结构造这一点上不同于实施方式一涉及的功率半导体装置100，但是与实施方式一涉及的功率半导体装置100一样，由于具备了贯穿层间绝缘膜128且至少到达基极区域118的，并且在相互邻接的两个沟槽122之间被分别形成有量个的多个接触孔130、以及在接触孔130的内部填充金属后形成的金属塞132，因此是一种符合电子器件低成本化以及小型化要求的，并且具备大击穿耐量的功率半导体装置。
另外，根据实施方式三涉及的功率半导体装置104，由于在相互邻接的两个沟槽122之间的，距离沟槽122最近的金属塞132与源极区域120相接触的位置位于从平面上看形成有p型柱形区域116的区域的外侧，因此即便是通过这样的构成，也不会有源极区域120以分离的状态被形成的情况发生，另外，由于即便是在进行离子注入时，在凹部的侧壁上也不会形成源极区域120，因此源极区域120也不发生断层。
再有，实施方式三涉及的功率半导体装置104由于在除具备超级结构造这一点以外与实施方式一涉及的功率半导体装置100具有同样的构成，因此也同样具有实施方式一涉及的功率半导体装置100所具有的效果。
以上，基于上述实施方式对本发明进行了说明，本发明并不仅限于上述实施方式。本发明能够在不脱离本发明主旨的范围内在各种各样的形态下实施，例如，可以为如下的变形。
(1)上述实施方式中记载的构成要素的数量、材质、形状、位置、大小等仅为示例，因此能够在不有损本发明效果的范围内进行变更。
(2)在上述各实施方式中，虽然金属塞132从平面上看是形成为条纹状(参照图14)，但本发明不仅限于此。也可以将金属塞形成为：圆形状(从立体上看则呈柱状、参照图15以及图19)、四角形(参照图16)、圆形的框状(参照图17)、或是格子状(参照图18)等。
(3)在上述各实施方式中，虽然沟槽122从平面上看是形成为条纹状(参照图14)，但本发明不仅限于此。也可以将沟槽形成为：四角形形状(从立体上看则呈柱状、参照图18以及图19)、或是格子状(参照图15～图17)等。
(4)在上述各实施方式中，虽然是将本发明适用于了MOSFET，但本发明不仅限于此。也可以将本发明适用于IGBT、晶闸管、三端双向交流开关(TRIAC)、二极管等适宜的功率半导体装置。
(5)在上述各实施方式中，虽然接触孔130形成为到达基极区域118，但本发明不仅限于此。接触孔130也可以形成为到达n型柱形区域114或p型柱形区域116。此情况下，在雪崩击穿以及体二极管反向恢复时，就具有容易将空穴吸引至源电极136的效果。
(6)在上述各实施方式中，虽然p+型扩散区域134只形成在接触孔130的底部，但本发明不仅限于此。可以将p+型扩散区域134形成在接触孔130的底部加之侧部的一部分上(底部一侧的侧部的一部分上)。此情况下，在雪崩击穿以及体二极管反向恢复时，就能够防止因耗尽层与接触塞接触导致功率半导体装置被损坏。
(7)在上述实施方式一以及三中，虽然在相互邻接的两个沟槽122之间被分别形成有两个金属塞132(接触孔130)，在上述实施方式二中，虽然在相互邻接的两个沟槽122之间被分别形成有四个金属塞132(接触孔130)，但本发明不仅限于此。也可以是：在相互邻接的两个沟槽122之间被分别形成有三个或五个以上的金属塞132(接触孔130)。
(8)在上述各实施方式中，虽然是将接触孔130形成至比源极区域120的底面更深的深度位置上，但本发明不仅限于此。也可以是将接触孔130形成至比源极区域120的底面更浅的深度位置上(参照变形例六涉及的功率半导体装置106、图20)。
(9)在上述各实施方式中，虽然从平面上看在形成有p型柱形区域116的区域的全部以及形成有n型柱形区域114的区域的一部分中的半导体基体110的表面上形成有凹部，但本发明不仅限于此。也可以是半导体基体的表面上未形成有凹部。
(10)在上述各实施方式中，虽然在沟槽栅极型功率半导体装置中，距离沟槽(栅电极)最近的金属塞与源极区域相接触的位置是设置在从平面上看形成有p型柱形区域的区域的外侧，但本发明不仅限于此。也可以是在平面栅极型功率半导体装置中，也将距离栅电极最近的金属塞与源极区域相接触的位置设置在从平面上看形成有p型柱形区域的区域的外侧(例如，参照变形例七涉及的功率半导体装置200、图21)。此情况下，与上述各实施方式一样，源极区域220仅被形成在：相互邻接的两个栅电极226之间的，栅电极226与距离该栅电极226最近的金属塞232之间。
符号说明
100、102、104、106、200、700、800、900…功率半导体装置；110、210、910…半导体基体；112、212、912…低电阻半导体层；113、213…缓冲层；114、214、814…n型柱形区域；115、215…n型半导体层；116、216、816…p型柱形区域；116’…p型填埋层；117…p型柱形用沟槽；118、218、718、818、918…基极区域；120、220、720、820、920…源极区域；122、722、822、922…沟槽；124、224、724、824、934…栅极绝缘膜；124’…热氧化膜；126、226、726、826、926…栅电极；126’…多晶硅；128、228、728、828、928…层间绝缘膜；130、230、730、830、930…接触孔；132、132A、132B、232、732、832、932…金属塞；134、234、734、834、934…p+型扩散区域；136、236、936…源电极；138、238、938…漏电极；240…表面高浓度扩散区域；714、914…漂移层；M1…绝缘膜；M2…掩膜；e…电子；h…空穴；G…颗粒

Claims (10)

1.一种功率半导体装置，其特征在于，包括：
半导体基体，具有：低电阻半导体层；多个第一导电型柱形区域以及多个第二导电型柱形区域，被形成在所述低电阻半导体层上，并且被沿规定的方向交互形成；第二导电型基极区域，被形成在所述多个第一导电型柱形区域以及所述多个第二导电型柱形区域的表面上；以及第一导电型高浓度扩散区域，被形成在所述基极区域的表面中的规定位置上，其中，所述多个第一导电型柱形区域以及所述多个第二导电型柱形区域构成超级结构造；
多个沟槽，被形成在从平面上看形成有所述第一导电型柱形区域的区域内的，贯穿所述基极区域并到达所述第一导电型柱形区域的深度位置上，并且，使所述第一导电型高浓度扩散区域的一部分暴露在内周面上；
栅极绝缘膜，被形成在所述沟槽的内周面上；
栅电极，被通过所述栅极绝缘膜填埋在所述沟槽的内部；
层间绝缘膜，覆盖所述基极区域、所述第一导电型高浓度扩散区域、所述栅极绝缘膜、以及所述栅电极；
接触孔，在相互邻接的两个所述沟槽之间分别形成有两个以上，并且贯穿所述层间绝缘膜并至少到达所述基极区域；
金属塞，在所述接触孔的内部填充金属后形成；以及
电极，被形成在所述层间绝缘膜上，并且通过所述金属塞与所述基极区域以及所述第一导电型高浓度扩散区域电气连接，
其中，所述半导体基体还具有：与所述金属塞的底面相接触的，并且，通过所述金属塞与所述电极电气接触的，并且，掺杂物浓度比所述基极区域更高的第二导电型高浓度扩散区域，
在所述半导体基体中，所述第一导电型高浓度扩散区域仅被形成在：相互邻接的两个所述沟槽之间的，所述沟槽与距离该沟槽最近的所述金属塞之间。
2.根据权利要求1所述的功率半导体装置，其特征在于：
其中，在相互邻接的两个所述沟槽之间，距离所述沟槽最近的所述金属塞与所述第一导电型高浓度扩散区域相接触的位置，位于从平面上看形成有所述第二导电型柱形区域的区域外侧。
3.根据权利要求1所述的功率半导体装置，其特征在于：
其中，在相互邻接的两个所述沟槽之间，距离所述沟槽最近的所述金属塞被形成在从平面上看形成有所述第二导电型柱形区域的区域外侧。
4.根据权利要求1至3中任意一项所述的功率半导体装置，其特征在于：
其中，所述金属为钨。
5.根据权利要求1至4中任意一项所述的功率半导体装置，其特征在于：
其中，相互邻接的两个所述栅电极的间隔为2.5μm以上。
6.根据权利要求1至5中任意一项所述的功率半导体装置，其特征在于：
其中，相互邻接的两个所述栅电极的间隔为所述金属塞的宽度的五倍以上。
7.根据权利要求1至6中任意一项所述的功率半导体装置，其特征在于：
其中，所述接触孔被形成至比所述第一导电型高浓度扩散区域的底面更深的深度位置上。
8.根据权利要求1至7中任意一项所述的功率半导体装置，其特征在于：
其中，所述基极区域的最深部的深度位置在0.5μm～2.0μm范围内。
9.一种功率半导体装置的制造方法，用于制造权利要求1至8中任意一项所述的功率半导体装置，其特征在于，依次包括：
半导体基体准备工序，准备具有：低电阻半导体层；以及被形成在所述低电阻半导体层上，并且沿规定的方向交互形成的多个第一导电型柱形区域以及多个第二导电型柱形区域的，并且由所述多个第一导电型柱形区域以及所述多个第二导电型柱形区域构成超级结构造的半导体基体；
沟槽形成工序，在形成有所述第一导电型柱形区域的区域内，形成多个沟槽；
栅电极形成工序，在所述沟槽的内周面上形成栅极绝缘膜后，通过所述栅极绝缘膜在所述沟槽的内部形成栅电极；
基极区域形成工序，将第二导电型基极区域形成在从所述多个第一导电型柱形区域以及所述多个第二导电型柱形区域的表面开始直至比所述沟槽最底部更浅的深度位置上；
第一导电型高浓度扩散区域形成工序，在所述基极区域的表面中的规定区域上，形成第一导电型高浓度扩散区域并使其至少一部分暴露在所述沟槽的内周面上；
层间绝缘膜形成工序，形成覆盖所述基极区域、所述第一导电型高浓度扩散区域、所述栅极绝缘膜、以及所述栅电极的层间绝缘膜；
接触孔形成工序，形成在相互邻接的两个所述沟槽之间分别形成有两个以上的，并且贯穿所述层间绝缘膜并至少到达所述基极区域的所述接触孔；
第二导电型高浓度扩散区域形成工序，形成与所述接触孔的底面相接触的，并且掺杂物浓度比所述基极区域更高的第二导电型高浓度扩散区域；
金属塞形成工序，通过向所述接触孔的内部填充金属从而形成金属塞；以及
电极形成工序，在所述层间绝缘膜上，形成经由所述金属塞与所述基极区域、所述第一导电型高浓度区域、以及所述第二导电型高浓度扩散区域电气连接的电极，
其中，在所述接触孔形成工序中，在形成距离所述沟槽最近的所述金属塞时，使所述第一导电型高浓度扩散区域仅被形成在：相互邻接的两个所述沟槽之间的，所述沟槽与距离该沟槽最近的所述金属塞之间。
10.根据权利要求9所述的功率半导体装置的制造方法，其特征在于：
其中，所述半导体基体准备工序，依次包括：
第一工序，准备层积有低电阻半导体层、以及被形成在所述低电阻半导体层上的，并且掺杂物浓度比所述低电阻半导体层更低的第一导电型半导体层的半导体基体；
第二工序，通过以绝缘膜为掩膜的蚀刻，形成规定深度的多个第二导电型柱形用沟槽，并使其在所述第一导电型半导体层的表面上沿规定的方向排列；
第三工序，在所述第二导电型柱形用沟槽的内部，通过使第二导电型半导体材料外延生长至超出所述绝缘膜的表面高度的高度位置从而形成第二导电型填埋层；
第四工序，将所述第二导电型填埋层中超出所述绝缘膜的表面高度的部分去除；以及
第五工序，对所述第二导电型填埋层的表面进行蚀刻使其比所述绝缘膜的底面的深度位置更深从而形成第二导电型柱形区域。
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