JPWO2017130778A1 - パワー半導体装置及びパワー半導体装置の製造方法 - Google Patents
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Abstract
本発明のパワー半導体装置によれば、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置を提供することができる。
Description
半導体基体910は、金属プラグ932の底面に接触しており、かつ、金属プラグ932を介してソース電極936と電気的に接続され、かつ、ベース領域918よりも不純物濃度が高いp+型高濃度拡散領域934をさらに有する。
従って、平面的に見てトレンチ922とp+型高濃度拡散領域934との間隔d2が比較的長くなる(図23参照。)。よって、(1)アバランシェ降伏時及びボディダイオードの逆回復時において、(ホールが比較的発生しやすい場所である)トレンチ922の底部で発生したホールがソース電極936に引き抜かれるまでの間に比較的長い距離を移動することとなり、ベース領域918と金属プラグ932との間に高い電位差が発生しやすくなるため、ソース領域920(n型)、ベース領域918(p型)及びドリフト層914(n型)で構成される寄生npnトランジスタがオンしやすくなる(図23参照。)。また、(2)「ソース領域920とベース領域918との境界面」の面積が広くなりベース領域918のホールがソース領域920に入り込みやすくなるため、この観点においても、上記した寄生npnトランジスタがオンしやすくなる(図23参照。)。
その結果、アバランシェ破壊又はdi/dt破壊が起こりやすくなり、破壊耐量の大きなパワーMOSFETを提供することが困難となるという問題がある。なお、このような問題はパワーMOSFETの場合だけに発生し得る問題ではなく、パワー半導体装置全般に発生し得る問題である。
このような構成としたことにより、平面的に見てトレンチと第2導電型高濃度拡散領域との間隔d1が、背景技術に係るパワーMOSFET900における当該間隔d2よりも短くなる(図8参照。)。従って、(1)アバランシェ降伏時及びボディダイオードの逆回復時において、(キャリア(例えばホール)が比較的発生しやすい場所である)トレンチの底部で発生したキャリアが電極に引き抜かれるまでの間に比較的短い距離を移動することとなり、ベース領域と金属プラグとの間に高い電位差が発生し難くなるため、第1導電型高濃度拡散領域(例えばn型)、ベース領域(例えばp型)及び第1導電型コラム領域(例えばn型)で構成される寄生トランジスタ(寄生npnトランジスタ)がオンし難くなる(図8参照。)。また、(2)「第1導電型高濃度拡散領域とベース領域との境界面」の面積が狭くなりベース領域のキャリアが第1導電型高濃度拡散領域に入り込み難くなるため、この観点においても、上記した寄生トランジスタ(寄生npnトランジスタ)がオンし難くなる(図8参照。)。
その結果、アバランシェ破壊又はdi/dt破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置となる。
しかしながら、第1導電型高濃度拡散領域が、互いに隣接する2つのトレンチの間において、互いに隣接する2つの金属プラグの間にも形成されている場合には、第2導電型コラム領域で発生したキャリア(ホール)が、互いに隣接する2つの金属プラグの間に形成された第1導電型高濃度拡散領域の近くを移動することとなるため、第2導電型コラム領域で発生したキャリア(ホール)が当該第1導電型高濃度拡散領域に入り込み易くなり、互いに隣接する2つの金属プラグの間の第1導電型高濃度拡散領域(例えばn型)、ベース領域(例えばp型)及び第1導電型コラム領域(例えばn型)で構成される寄生トランジスタ(寄生npnトランジスタ)がオンし易くなる。
これに対して、本発明のパワー半導体装置及びパワー半導体装置の製造方法によれば、第1導電型コラム領域及び第2導電型コラム領域でスーパージャンクション構造が構成されている半導体基体を備え、第1導電型高濃度拡散領域は、互いに隣接する2つのトレンチの間において、トレンチと当該トレンチに最も近い金属プラグとの間のみに形成されているため、第2導電型コラム領域で発生したキャリア(ホール)が、第1導電型高濃度拡散領域の近くを移動することがなく、キャリア(ホール)が第1導電型高濃度拡散領域に入り込むことがない。従って、互いに隣接する2つの金属プラグの間の第1導電型高濃度拡散領域(例えばn型)、ベース領域(例えばp型)及び第1導電型コラム領域(例えばn型)で構成される寄生トランジスタ(寄生npnトランジスタ)がオンするということもない。よって、第1導電型コラム領域及び第2導電型コラム領域でスーパージャンクション構造が構成されている半導体基体を備える場合であっても、アバランシェ破壊又はdi/dt破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置となる。
1.実施形態1に係るパワー半導体装置100の構成
実施形態1に係るパワー半導体装置100は、DC−DCコンバータなど各種電源装置等に用いられるトレンチゲートパワーMOSFETである。実施形態1に係るパワー半導体装置100の耐圧は、300V以上であり、例えば600Vである。
金属プラグ132の間隔は、金属プラグ132のストライプ幅と同じ長さ又はそれ以上の長さであり、例えば0.5μm以上である。
次に、実施形態1に係るパワー半導体装置100は、以下に示す製造工程を有する製造方法(実施形態1に係るパワー半導体装置の製造方法)により製造することができる。実施形態1に係るパワー半導体装置の製造方法は、半導体基体準備工程と、トレンチ形成工程と、ゲート電極形成工程と、ベース領域形成工程と、ソース領域形成工程(第1導電型高濃度拡散領域形成工程)と、層間絶縁膜形成工程と、コンタクトホール形成工程と、p+型拡散領域形成工程(第2導電型高濃度拡散領域形成工程)と、金属プラグ充填工程と、電極形成工程とをこの順序で含む。
まず、低抵抗半導体層112と、低抵抗半導体層112上に形成され、所定の方向に沿って交互に形成された複数のn型コラム領域114及び複数のp型コラム領域116とを有し、複数のn型コラム領域114及び複数のp型コラム領域116でスーパージャンクション構造が構成されている半導体基体110を準備する。具体的には、以下のような工程を実施して半導体基体110を準備する。
まず、低抵抗半導体層112と、低抵抗半導体層112上に形成され、低抵抗半導体層112よりも不純物濃度が低いn型半導体層115(第1導電型半導体層)とが積層された半導体基体110を準備する(図2(a)参照。)。半導体基体110としては、適宜の半導体基体を用いることができるが、例えばn+型の低抵抗半導体層112上にエピタキシャル成長法によってn−型のn型半導体層115を形成してなる半導体基体を用いることができる。
次に、n型半導体層115の表面に所定の方向に沿って配列されるように、絶縁膜M1をマスクとするエッチングによって所定の深さの複数のp型コラム用トレンチ117(第2導電型コラム用トレンチ)を形成する(図2(b)参照。)。絶縁膜M1の厚さは適宜の厚さとすることができる。n型半導体層115において、p型コラム用トレンチ117の深さ位置から、低抵抗半導体層112とn型半導体層115との間の境界面の深さ位置までの間はバッファ層113となる。
次に、p型コラム用トレンチ117の内部に、絶縁膜M1の表面高さを超える高さ位置までp型半導体材料(第2導電型半導体材料)をエピタキシャル成長させることによってp型埋込層116’(第2導電型埋込層)を形成する(図2(c)参照。)。
次に、p型埋込層116’における絶縁膜M1の表面高さを超える部分をCMP法によって除去する(図2(d)参照。)。
次に、p型埋込層116’の表面を絶縁膜M1の底面の深さ位置よりも深くなるようにエッチングする(図3(a)参照。)。エッチングの方法は、等方性エッチングでもよいし異方性エッチングでもよい(実施形態1においては、等方性エッチング。)。このようにしてp型コラム用トレンチ117内に充填されたp型埋込層116’がp型コラム領域116となる。
次に、n型コラム領域114が形成されている領域内に複数のトレンチ122を形成する。具体的には、トレンチ122に対応する開口を有するマスク(図示せず。)をn型コラム領域114の一部及びp型コラム領域116の全部の表面上に形成し、当該マスクを用いてエッチングを行うことにより、複数のトレンチ122を形成する(図3(c)参照。)。次に、エッチング後、マスクを除去し、犠牲酸化によりトレンチ122の表面を整える。
次に、トレンチ122の内周面を含む半導体基体110の表面上に熱酸化により熱酸化膜124’を形成する(図3(d)参照。)。このとき、トレンチ122の内周面の熱酸化膜がゲート絶縁膜124となる。その後、当該熱酸化膜124’上にポリシリコン126’を堆積させる。次に、当該ポリシリコン126’全面にn型不純物(例えば、リン)をイオン注入し(図4(a)参照。)、熱拡散させる。次に、トレンチ122の内部を除いてポリシリコンを除去する。これにより、トレンチ122の内部にゲート絶縁膜124を介してゲート電極126を形成する(図4(b)参照。)。
次に、半導体基体110の表面に熱酸化膜124’を介してp型不純物(例えばボロン)をイオン注入する(図4(c)参照。)。次に、当該p型不純物を熱拡散させて半導体基体110の表面からトレンチ122の最底部よりも浅い深さ位置までベース領域118を形成する(図5(a)参照。)。
次に、ソース領域120、ゲート絶縁膜124及びゲート電極126に対応する開口を有するマスクM2を熱酸化膜124’上に形成し、当該マスクM2を介してn型不純物(例えばヒ素)をイオン注入する(図5(b)参照。)。次に、マスクM2を除去する。次に、当該n型不純物を熱拡散することにより、ベース領域118の表面のうちの所定の領域に、一部がトレンチ122の内周面に露出するようにソース領域120を形成する(図5(c)参照。)。
次に、ベース領域118、ソース領域120、ゲート絶縁膜124及びゲート電極126を覆う層間絶縁膜128を形成する(図6(a)参照。)。具体的には、熱酸化膜124’及びゲート電極126上にCVD法によりPSG膜を形成する。これにより、熱酸化膜124’及びPSG膜で構成された層間絶縁膜128を形成する。
次に、互いに隣接する2つのトレンチ122間にそれぞれ2つずつコンタクトホール130に対応する開口を有するマスク(図示せず。)を層間絶縁膜128の表面に形成する。コンタクトホール形成工程においては、互いに隣接する2つのトレンチ122の間において、ソース領域120がトレンチ122と当該トレンチに最も近い金属プラグ132との間のみに形成された状態となるように、トレンチ122に最も近いコンタクトホール130を形成する。言い換えると、トレンチ122に最も近いコンタクトホール130を、トレンチ122側の側壁がソース領域120と接触し、かつ、トレンチ122側とは反対側の側壁がベース領域118と接触する位置に形成する。次に、当該マスクを用いて層間絶縁膜128を貫通してベース領域118に達するようにエッチングを行うことによりコンタクトホール130を形成する。エッチング後、マスクを除去する(図6(b)参照。)。
次に、コンタクトホール130の底面に、ベース領域118よりも高い不純物濃度でp型不純物(例えばボロン)をイオン注入する(図6(c)参照。)。次に、当該p型不純物を熱拡散しすることにより、コンタクトホール130の底面に接触してなるp+型拡散領域134を形成する(図7(a)参照。)。
次に、スパッタ法によりコンタクトホール130の内側面にバリアメタル(図示せず。)を成膜し、当該バリアメタルをアニールする。次にCVD法により当該バリアメタル上にタングステンを成膜することにより、コンタクトホール130の内部に当該バリアメタルを介してタングステンを充填する。次に、CMP法によって層間絶縁膜128上のタングステンを除去することにより、コンタクトホール130の内部にのみタングステンを残し、金属プラグ132を形成する(図7(b)参照。)。なお、バリアメタルの組成としては、チタンナイトライド(TiN)、チタンタングステン(TiW)、モリブデンシリコン(MоSi)等を用いることができる。
次に、スパッタ法により層間絶縁膜128及び金属プラグ132上にAl−Cu系金属を成膜し、金属プラグ132を介してベース領域118、ソース領域120及びp+型拡散領域134と電気的に接続するソース電極136を形成する。また、低抵抗半導体層112上にTi−Ni−Auなどの多層金属膜を成膜し、ドレイン電極138を形成する(図7(c)参照。)。
実施形態1に係るパワー半導体装置100及びパワー半導体装置の製造方法によれば、層間絶縁膜128を貫通して少なくともベース領域118に達するように形成されたコンタクトホール130と、コンタクトホール130の内部に金属が充填されてなる金属プラグ132とを備えるため、背景技術に係るパワーMOSFET900の場合と同様に、ソース電極136がソース領域120と直接コンタクトしているパワー半導体装置の場合のように径が大きいコンタクトホールを形成しなくても済み、微細化されたパワー半導体装置とすることができる。その結果、実施形態1に係るパワー半導体装置100及びパワー半導体装置の製造方法は、電子機器の低コスト化及び小型化の要請に適うパワー半導体装置及びパワー半導体装置の製造方法とすることができる。
このような構成としたことにより、平面的に見てトレンチ122とp+型拡散領域134との間隔d1(図8参照。)が、背景技術に係るパワーMOSFET900における当該間隔d2(図23参照。)よりも短くなる。従って、(1)アバランシェ降伏時及びボディダイオードの逆回復時において、(ホールが比較的発生しやすい場所である)トレンチ122の底部で発生したホールがソース電極136に引き抜かれるまでの間に比較的短い距離を移動することとなり、ベース領域118と金属プラグ132との間に高い電位差が発生し難くなるため、ソース領域120(n型)、ベース領域118(p型)及びn型コラム領域114(n型)で構成される寄生npnトランジスタがオンし難くなる(図8参照。)。また、(2)「ソース領域120とベース領域118との境界面」の面積が狭くなりベース領域118のホールがソース領域120に入り込み難くなるため、この観点においても、上記した寄生npnトランジスタがオンし難くなる(図8参照。)。
その結果、実施形態1に係るパワー半導体装置100及びパワー半導体装置の製造方法は、アバランシェ破壊又はdi/dt破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置及びパワー半導体装置の製造方法とすることができる。
しかしながら、ソース領域820が、互いに隣接する2つのトレンチ822の間において、互いに隣接する2つの金属プラグ832の間にも形成されている場合(比較例2に係るパワー半導体装置800、図10参照。)には、p型コラム領域816で発生したキャリア(ホール)が、互いに隣接する2つの金属プラグ832の間に形成されたソース領域820の近くを移動することとなる。従って、互いに隣接する2つの金属プラグ832の間において、キャリア(ホール)がソース領域820に入り込み易くなり、互いに隣接する2つの金属プラグ832の間のソース領域820(例えばn型)、ベース領域818(例えばp型)及びn型コラム領域814(例えばn型)で構成される寄生トランジスタ(寄生npnトランジスタ)がオンし易くなる。
これに対して、実施形態1に係るパワー半導体装置100及びパワー半導体装置の製造方法によれば、n型コラム領域114及びp型コラム領域116でスーパージャンクション構造が構成されている半導体基体110を備え、ソース領域120は、互いに隣接する2つのトレンチ122の間において、トレンチ122と当該トレンチに最も近い金属プラグ132との間のみに形成されているため、p型コラム領域116で発生したキャリアが、ソース領域120の近くを移動することがなく、従って、キャリア(ホール)がソース領域120に入り込むことがない。従って、互いに隣接する2つの金属プラグ132の間のソース領域120(例えばn型)、ベース領域118(例えばp型)及びn型コラム領域114(例えばn型)で構成される寄生トランジスタ(寄生npnトランジスタ)がオンするということもない。この結果、n型コラム領域114及びp型コラム領域116でスーパージャンクション構造が構成されている半導体基体110を備える場合であっても、アバランシェ破壊又はdi/dt破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置となる。
従って、互いに隣接する2つのトレンチ122の間において、トレンチ122に最も近い金属プラグ132が、平面的に見てp型コラム領域116が形成されている領域の内側に形成されている場合には、ソース領域120が分離した状態で形成されたり、いわゆる段切れを起こしたりすることがあるため、ソース電極136とソース領域120とが接続できない不具合が生じるおそれがある。
これに対して、実施形態1に係るパワー半導体装置100によれば、互いに隣接する2つのトレンチ122の間において、トレンチ122に最も近い金属プラグ132は、平面的に見てp型コラム領域116が形成されている領域の外側に形成されているため、ソース領域120と金属プラグ132との接触部分が凹部の側壁よりも外側に形成されることとなる。従って、凹部の側壁の部分にはパーティクルGが付着したとしても、ソース領域120が分離した状態で形成される、ということがない(図11(c)参照。)。また、イオン注入する場合でも、凹部の側壁にソース領域120を形成することがないため、ソース領域120がいわゆる段切れを起こすこともない。従って、このことを原因とした、ソース電極136とソース領域120とが接続できない不具合が生じない。
すなわち、(1)ターンオンの際には、ゲートドライブ回路は、ゲート電極126に対しプラスバイアスを与え、ゲート電流を流し込む。ゲート電流量に通電時間を掛け算すると、ゲート電荷量となる。ゲート容量が小さくなるとゲート電荷量が減るため、ゲート電流量と通電時間の積が小さくて済むことになる。その結果、ゲート電流量を減らすか、通電時間を短くするか、いずれかが可能となり、結果的に、ドライブ回路側の電力損失を低減することができる。
また、(2)ターンオフの際は、ゲートドライブ回路は、ゲート電極126に対しマイナスバイアスまたは0バイアスを与え、ゲート電流を引き抜く。このとき、(a)ゲート電荷量が少なくなったとき、ゲート電流量を以前と同等に維持して、通電時間を短くした場合には、ゲート電流と通電時間の積が小さくて済むため、ゲートドライブ回路がゲート電極に対して出し入れする電荷量を減らすことができる。その結果、ドライブ損失を低減することができる。また、(b)MOSFETのスイッチング速度を意図的に遅くし、回路にリンギングやノイズが発生するのを避けるために、ゲート電極126とゲートドライブ回路との間に大きめの外付けゲート抵抗を挿入した場合でも、当該外付けゲート抵抗は、ゲート電流量を絞る効果があり、通電時間を長くし、スイッチング時間を引き延ばすことができることから、ゲート電流量と通電時間の積であるゲート電荷量は小さいままであり、その結果、ドライブ損失を低減することができる。
従って、上記(1)及び(2)で記載したように、スイッチングの際、ゲートドライブ回路がゲート電極126に対して出し入れする電荷量を減らすことができ、その結果、ドライブ損失を低減できる。
また、上記(2)(b)の場合のように、MOSFETのスイッチング速度を意図的に遅くし、回路にリンギングやノイズが発生するのを避けるために、ゲート電極126とゲートドライブ回路との間に大きめの外付けゲート抵抗を挿入した場合であっても、外付けゲート抵抗は、ゲート電流量を絞る効果があり、通電時間を長くし、スイッチング時間を引き延ばすことができる。その結果、スイッチング速度が遅くなり、スイッチング時間が長くなることから、dv/dtが緩慢になり、回路にリンギングやノイズが発生するのを避けることができる。
従って、実施形態1に係るパワー半導体装置100によれば、ゲート容量が減ることによって、ドライブ損失を低減する効果を失うことなくスイッチング速度の調整しろを広くすることができ、その結果、アプリケーション回路からの要請に幅広く答えることができる。
実施形態2に係るパワー半導体装置102は、基本的には実施形態1に係るパワー半導体装置100と同様の構成を有するが、金属プラグの本数が実施形態1に係るパワー半導体装置100の場合とは異なる。すなわち、実施形態2に係るパワー半導体装置102においては、図12に示すように、コンタクトホール130が、互いに隣接する2つのトレンチ122の間にそれぞれ4本形成されており、各コンタクトホール130の内部には金属が充填されており、金属プラグ132が4本形成されている。
実施形態3に係るパワー半導体装置104は、基本的には実施形態1に係るパワー半導体装置100と同様の構成を有するが、互いに隣接する2つのトレンチの間においてトレンチに最も近い金属プラグの位置が実施形態1に係るパワー半導体装置100の場合とは異なる。すなわち、実施形態3に係るパワー半導体装置104においては、図13に示すように、互いに隣接する2つのトレンチ122の間において、トレンチ122に最も近い金属プラグ132とソース領域120とが接触する位置は、平面的に見てp型コラム領域116が形成されている領域の外側である。
Claims (10)
- 低抵抗半導体層と、前記低抵抗半導体層上に形成され、所定の方向に沿って交互に形成された複数の第1導電型コラム領域及び複数の第2導電型コラム領域と、前記複数の第1導電型コラム領域及び前記複数の第2導電型コラム領域の表面上に形成された第2導電型のベース領域と、前記ベース領域の表面のうちの所定の位置に形成された第1導電型高濃度拡散領域とを有し、前記複数の第1導電型コラム領域及び前記複数の第2導電型コラム領域でスーパージャンクション構造が構成されている半導体基体と、
平面的に見て前記第1導電型コラム領域が形成されている領域内に、前記ベース領域を貫通し前記第1導電型コラム領域に達する深さ位置まで形成され、かつ、前記第1導電型高濃度拡散領域の一部が内周面に露出するように形成された複数のトレンチと、
前記トレンチの内周面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極と、
前記ベース領域、前記第1導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜と、
互いに隣接する2つの前記トレンチの間にそれぞれ2本以上、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達するように形成されたコンタクトホールと、
前記コンタクトホールの内部に金属が充填されてなる金属プラグと、
前記層間絶縁膜上に形成され、前記金属プラグを介して前記ベース領域及び前記第1導電型高濃度拡散領域と電気的に接続された電極とを備え、
前記半導体基体は、前記金属プラグの底面に接触しており、かつ、前記金属プラグを介して前記電極と電気的に接続され、かつ、前記ベース領域よりも不純物濃度が高い第2導電型高濃度拡散領域をさらに有し、
前記半導体基体において、前記第1導電型高濃度拡散領域は、互いに隣接する2つの前記トレンチの間において、前記トレンチと当該トレンチに最も近い前記金属プラグとの間のみに形成されていることを特徴とするパワー半導体装置。 - 互いに隣接する2つの前記トレンチの間において、前記トレンチに最も近い前記金属プラグと前記第1導電型高濃度拡散領域とが接触する位置は、平面的に見て前記第2導電型コラム領域が形成されている領域の外側であることを特徴とする請求項1に記載のパワー半導体装置。
- 互いに隣接する2つの前記トレンチの間において、前記トレンチに最も近い前記金属プラグは、平面的に見て前記第2導電型コラム領域が形成されている領域の外側に形成されていることを特徴とする請求項1に記載のパワー半導体装置。
- 前記金属は、タングステンであることを特徴とする請求項1〜3のいずれかに記載のパワー半導体装置。
- 互いに隣接する2つの前記ゲート電極の間隔は、2.5μm以上であることを特徴とする請求項1〜4のいずれかに記載のパワー半導体装置。
- 互いに隣接する2つの前記ゲート電極の間隔は、前記金属プラグの幅の5倍以上であることを特徴とする請求項1〜5のいずれかに記載のパワー半導体装置。
- 前記コンタクトホールは、前記第1導電型高濃度拡散領域の底面よりも深い深さ位置まで形成されていることを特徴とする請求項1〜6のいずれかに記載のパワー半導体装置。
- 前記ベース領域の最深部の深さ位置は、0.5μm〜2.0μmの範囲内にあることを特徴とする請求項1〜7のいずれかに記載のパワー半導体装置。
- 請求項1〜8のいずれかに記載のパワー半導体装置を製造するためのパワー半導体装置の製造方法であって、
低抵抗半導体層と、前記低抵抗半導体層上に形成され、所定の方向に沿って交互に形成された複数の第1導電型コラム領域及び複数の第2導電型コラム領域とを有し、前記複数の第1導電型コラム領域及び前記複数の第2導電型コラム領域でスーパージャンクション構造が構成されている半導体基体を準備する半導体基体準備工程と、
前記第1導電型コラム領域が形成されている領域内に複数のトレンチを形成するトレンチ形成工程と、
前記トレンチの内周面にゲート絶縁膜を形成した後、前記ゲート絶縁膜を介して前記トレンチの内部にゲート電極を形成するゲート電極形成工程と、
前記複数の第1導電型コラム領域及び前記複数の第2導電型コラム領域の表面から前記トレンチの最底部よりも浅い深さ位置まで第2導電型のベース領域を形成するベース領域形成工程と、
前記ベース領域の表面のうちの所定の領域に、少なくとも一部が前記トレンチの内周面に露出するように第1導電型高濃度拡散領域を形成する第1導電型高濃度拡散領域形成工程と、
前記ベース領域、前記第1導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
互いに隣接する2つの前記トレンチ間にそれぞれ2本以上、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達する前記コンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールの底面に接触してなる、前記ベース領域よりも不純物濃度が高い第2導電型高濃度拡散領域を形成する第2導電型高濃度拡散領域形成工程と、
前記コンタクトホールの内部に金属を充填することによって金属プラグを形成する金属プラグ形成工程と、
前記層間絶縁膜上に、前記金属プラグを介して前記ベース領域、前記第1導電型高濃度拡散領域及び前記第2導電型高濃度拡散領域と電気的に接続された電極を形成する電極形成工程とをこの順序で含み、
前記コンタクトホール形成工程においては、互いに隣接する2つの前記トレンチの間において、前記第1導電型高濃度拡散領域が前記トレンチと当該トレンチに最も近い前記金属プラグとの間のみに形成された状態となるように、前記トレンチに最も近い前記コンタクトホールを形成することを特徴とするパワー半導体装置の製造方法。 - 前記半導体基体準備工程は、
低抵抗半導体層と、前記低抵抗半導体層上に形成され、前記低抵抗半導体層よりも不純物濃度が低い第1導電型半導体層とが積層された半導体基体を準備する第1工程と、
前記第1導電型半導体層の表面に所定の方向に沿って配列した状態となるように、絶縁膜をマスクとするエッチングによって所定の深さの複数の第2導電型コラム用トレンチを形成する第2工程と、
前記第2導電型コラム用トレンチの内部に、前記絶縁膜の表面高さを超える高さ位置まで第2導電型半導体材料をエピタキシャル成長させることによって第2導電型埋込層を形成する第3工程と、
前記第2導電型埋込層における前記絶縁膜の表面高さを超える部分を除去する第4工程と、
前記第2導電型埋込層の表面を前記絶縁膜の底面の深さ位置よりも深くなるようにエッチングして第2導電型コラム領域を形成する第5工程とをこの順序で含むことを特徴とする請求項9に記載のパワー半導体装置の製造方法。
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