CN114496987B - Mosfet功率器件及其形成方法、csp封装模块 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 66
- 238000004806 packaging method and process Methods 0.000 title abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 121
- 239000000758 substrate Substances 0.000 claims abstract description 111
- 239000011229 interlayer Substances 0.000 claims abstract description 75
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 230000000149 penetrating effect Effects 0.000 claims description 15
- 230000008569 process Effects 0.000 abstract description 24
- 230000009977 dual effect Effects 0.000 description 14
- 239000004020 conductor Substances 0.000 description 12
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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Abstract
本发明涉及一种MOSFET功率器件及其形成方法、CSP封装模块。器件包括在半导体基底上的第一层间介质层中设置的下插塞和在第二层间介质层中设置的上插塞，在栅极沟槽之间的间隙的长度方向上，多个上插塞交错设置，至少一对相邻的源插塞通过相应的上插塞分别连接第一源电极和第二源电极。由于分别连接所述第一源电极和所述第二源电极的相邻两源插塞之间的距离较小，在进行CSP封装并导通时，一个源电极引入的漏端电流可沿着基底内的导通路径流动到另一个源电极，该导通路径的电阻较小，使得器件的总导通电阻较小，并且对芯片厚度和背面金属厚度要求低，不增加工艺难度，可以节约成本。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种MOSFET功率器件、一种MOSFET功率器件的形成方法以及一种CSP封装模块。
背景技术
CSP（Chip Scale Packaging，芯片级封装）技术采用芯片表面植焊球的方式来替代传统封装中键合金属引线的方式，可以降低金属引线带来的寄生电感和寄生电阻，并且CSP技术利用焊球与电路板上的接触位置贴装，具有封装体积小、封装工艺简单以及散热性能好等优点，现已广泛应用于手机和运动手表等便携产品中。
沟槽型的MOSFET（金属氧化物半导体场效应晶体管）功率器件具有通过蚀刻衬底或衬底上的外延层而形成的沟槽，器件的栅极端（Gate PAD）和源极端（Source PAD）设置于衬底的正面一侧，漏极端设置于衬底的背面一侧。沟槽型的MOSFET功率器件的耐压水平和可靠性相对于传统平面MOSFET有了很大的提高，现已成为功率器件的主流结构。
由于特殊的电极设置，目前在进行CSP封装时，沟槽型MOSFET功率器件采用双单元结构（dual die），双单元结构的沟槽型MOSFET功率器件中，漏极端在背面共用，部分MOSFET共用的栅极端和源极端和另一部分MOSFET共用的栅极端和源极端在正面分开设置，两个栅极端和两个源极端通过CSP工艺贴装在电路板上。这种双单元结构的沟槽型MOSFET功率器件在导通时，漏端电流从一个源极端引入，先经过一个单元的衬底流向背面的共用漏极端，再从共用漏极端流向另一单元的衬底，并从衬底流向正面的另一个源极端。
上述采用双单元结构的沟槽型MOSFET功率器件的总导通电阻中，两个单元的衬底之间的导通电阻占比很高，但降低衬底之间导通电阻的工艺难度和成本较高，导致降低沟槽型MOSFET功率器件的总导通电阻的难度较大。
发明内容
为了降低MOSFET功率器件的总导通电阻，且节约成本，不增加工艺难度，本发明提供一种MOSFET功率器件以及一种MOSFET功率器件的形成方法，另外提供一种CSP封装模块。
一方面，本发明提供一种MOSFET功率器件，所述MOSFET功率器件包括半导体基底以及在所述半导体基底上依次层叠设置的第一层间介质层、第二层间介质层和金属互连层，所述半导体基底具有多个栅极沟槽，每相邻两个所述栅极沟槽之间设置有一个源区，每个所述源区通过一个源插塞电性引出至所述金属互连层；其中，每个所述源插塞包括贯穿所述第一层间介质层的下插塞和贯穿所述第二层间介质层的上插塞，在所述栅极沟槽之间的间隙的长度方向上，多个所述上插塞交错设置，所述金属互连层包括第一源电极和第二源电极，至少一对相邻的所述源插塞通过相应的上插塞分别连接所述第一源电极和所述第二源电极。
可选的，在所述栅极沟槽之间的间隙的长度方向上，一部分所述上插塞位于第一区段，另一部分所述上插塞位于第二区段，所述第一源电极连接所述第一区段内的全部上插塞，所述第二源电极连接所述第二区段内的全部上插塞。
可选的，所述栅极沟槽之间的间隙在长度方向上具有第一端部和第二端部，所述第一区段内的所述上插塞靠近或覆盖所述第一端部，所述第二区段内的所述上插塞靠近或覆盖所述第二端部。
可选的，所述栅极沟槽之间的间隙在长度方向上具有中间区段和分别位于所述中间区段两侧的第一端部和第二端部，所述第一区段内的所述上插塞位于所述中间区段，所述第二区段内的所述上插塞位于所述第一端部和/或所述第二端部。
可选的，所述第一源电极的连接所述第一区段内全部上插塞的部分与所述第二源电极的连接所述第二区段内全部上插塞的部分相互平行，且延伸方向与所述栅极沟槽的长度方向的夹角大于0且小于等于90°。
可选的，所述多个栅极沟槽平行排布，沿所述多个栅极沟槽的排布方向，第一数量的位于所述第一区段的上插塞和第二数量的位于所述第二区段的上插塞交替设置，所述第一数量和所述第二数量均大于等于1且小于等于100。
可选的，连接所述第一源电极的上插塞和连接所述第二源电极的上插塞之间的间距大于相邻两个所述下插塞之间的间距。
可选的，所述上插塞和所述下插塞的长度方向为相邻所述栅极沟槽之间的间隙的长度方向，至少部分所述源插塞中，上插塞的长度小于下插塞的长度。
一方面，本发明提供一种MOSFET功率器件的形成方法，包括如下步骤：
提供一半导体基底，所述半导体基底具有多个栅极沟槽，每相邻两个所述栅极沟槽之间形成有一个源区；
在所述半导体基底上形成第一层间介质层和贯穿设置于所述第一层间介质层中的多个下插塞，每个所述下插塞深入所述半导体基底中并与一个所述源区接触；
在所述第一层间介质层上形成第二层间介质层和贯穿设置于所述第二层间介质层的多个上插塞，每个所述上插塞与一个所述下插塞接触并构成一个源插塞，在所述栅极沟槽之间的间隙的长度方向上，多个所述上插塞交错设置；以及，
在所述第二层间介质层上形成金属互连层，所述金属互连层包括第一源电极和第二源电极，至少一对相邻的所述源插塞通过相应的上插塞分别连接所述第一源电极和所述第二源电极。
另一方面，本发明提供一种CSP封装模块，所述CSP封装模块包括本发明提供的上述MOSFET功率器件和电路板，所述MOSFET功率器件中的第一源电极和第二源电极与所述电路板电性连接。
本发明提供的MOSFET功率器件和MOSFET功率器件的形成方法中，半导体基底上设置或形成了第一层间介质层和第二层间介质层，每个源插塞包括贯穿所述第一层间介质层的下插塞和贯穿所述第二层间介质层的上插塞，并且，在所述栅极沟槽之间的间隙的长度方向上，多个所述上插塞交错设置，所述金属互连层包括第一源电极和第二源电极，至少一对相邻的所述源插塞通过相应的上插塞分别连接所述第一源电极和所述第二源电极。在进行CSP封装并导通时，由于分别连接所述第一源电极和所述第二源电极的相邻两源插塞距离较小，两个源插塞下方的基底的横向电阻较小，一个源电极引入的漏端电流可沿着基底内的导通路径流动到另一个源电极，该导通路径的电阻较小，使得MOSFET功率器件的总导通电阻较小。并且，本发明实施例的MOSFET功率器件的导通电阻受芯片厚度和背面金属的影响小，因而对芯片厚度和背面金属厚度的要求低，不增加工艺难度，可以节约成本。
本发明提供的CSP封装模块包括本发明提供的MOSFET功率器件和电路板，所述CSP封装模块具有与上述MOSFET功率器件相同或类似的优点。
附图说明
图1是双单元结构的MOSFET功率器件的电路示意图。
图2是设置于双单元结构的MOSFET功率器件正面的端子示意图。
图3是一种采用双单元结构的MOSFET功率器件的电流示意图。
图4是本发明实施例的MOSFET功率器件的形成方法的流程示意图。
图5是本发明一实施例的MOSFET功率器件的形成方法采用的半导体基底的平面示意图。
图6是本发明一实施例的MOSFET功率器件的形成方法采用的半导体基底的剖面示意图。
图7是本发明一实施例的MOSFET功率器件的形成方法形成第一层间介质层和下插塞后的平面示意图。
图8是本发明一实施例的MOSFET功率器件的形成方法形成第一层间介质层和下插塞后的剖面示意图。
图9是本发明一实施例的MOSFET功率器件的形成方法形成第二层间介质层和上插塞后的平面示意图。
图10是本发明一实施例的MOSFET功率器件的形成方法形成第二层间介质层和上插塞后的剖面示意图。
图11是本发明另一实施例的MOSFET功率器件的形成方法形成第二层间介质层和上插塞后的平面示意图。
图12是本发明一实施例的MOSFET功率器件的形成方法形成金属互连层后的平面示意图。
图13是本发明一实施例的MOSFET功率器件的形成方法形成金属互连层后的剖面示意图。
附图标记说明：
100-半导体基底；10-背面金属；110-栅极沟槽；120-源区；101-阱区；111-屏蔽栅；112-栅极；113-底部氧化层；114-极间氧化层；115-栅极氧化层；130-第一层间介质层；140-第二层间介质层；150a-下插塞；150b-上插塞；150-源插塞；102-第一端部；103-第二端部；104-中间区段；160-金属互连层；161-第一源电极；162-第二源电极。
具体实施方式
以下结合附图和具体实施例对本发明的MOSFET功率器件及其形成方法、CSP封装模块作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位（如旋转），示例性术语“在……上”也可以包括“在……下”和其它方位关系。
参见图1至图3，对于采用双单元结构的MOSFET功率器件（该MOSFET功率器件例如为一芯片），其包括在半导体基底中设置的多个MOSFET结构，所述多个MOSFET结构的漏极端设置于芯片的背面，被全部的MOSFET结构共用，部分MOSFET结构的源极端和栅极端共用，并联形成第一MOSFET单元（如图中的FET1），第一MOSFET单元的源极端子（S1）和栅极端子（G1）从芯片正面引出，另一部分MOSFET结构的源极端和栅极端共用，并联形成第二MOSFET单元（如图中的FET2），第二MOSFET单元的源极端子（S2）和栅极端子（G2）也从芯片正面引出。在进行封装时，两个源极端子（S1和S2）和两个栅极端子（G1和G2）分别与电路板上的接触位置贴装，所述电路板通过所述源极端子和所述栅极端子与所述MOSFET功率器件电性连接。
参照图3，示例的，由FET1的源极端子（S1）提供FET2的漏端电流，在FET2的沟道开启时，形成从FET1的源极端子（S1）向FET2的源极端子（S2）的漏源电流。具体的，该漏源电流从源极端子S1导入到FET1的源区，并通过FET1内的寄生二极管流到FET1的漏端一侧基底，在设置FET1的基底和设置FET2的基底间隔较远从而基底内导通电阻较大的情况下，电流从FET1的漏端一侧基底主要向芯片背面流动，与作为共用漏极端的背面金属10导通（如导通路径A1所示），再从该背面金属10流到设置FET2的基底背面（如导通路径A2所示），然后再从设置FET2的基底流向FET2的源区（如导通路径A3所示），并流到源极端子S2。研究表明，上述导通路径A1和A3形成的导通电阻在漏源电流总导通电阻中的占比很高（约30%~40%），在降低所述总导通电阻时，需要有效降低FET1的源区下方基底与FET2的源区下方基底之间的导通电阻。
为了降低FET1的源区下方基底与FET2的源区下方基底之间的导通电阻，一种方法是增加器件有源区设置的沟道的密度，使器件导通时沟道开启更彻底从而降低导通电阻，该方法需要使用高等级的曝光机台来减小曝光线宽，且整套工艺的难度增大，成本也会大幅增加；另一种方法是减小芯片的厚度并增加背面金属的厚度，以减小电流从芯片的基底内流向背面金属以及从背面金属流向芯片正面的电阻，但是，目前晶圆减薄工艺的改进空间较小，而且减小晶圆厚度和增加背面金属厚度的工艺容易给晶圆引入应力，使得最后得到的芯片的机械强度降低，增加了芯片的可靠性风险；还有一种方法是降低基底中衬底（如掺杂的硅衬底）的电阻率，以减小电流从芯片的基底内流向背面金属以及从背面金属流向芯片正面的电阻，但是降低衬底的电阻率需要在衬底制造过程中例如单晶提拉过程中，增加掺杂元素的含量，而掺杂元素作为杂质，其含量的提高也会增加衬底中的晶体缺陷，晶体缺陷会在外延生长过程中传递给外延层，进而增大了使MOSFET功能失效的风险，而且，重掺杂的衬底相比常规掺杂的衬底，工艺难度和成本都会大幅增加。
为了降低MOSFET功率器件的总导通电阻，且不对工艺难度和成本造成显著影响，首先介绍本发明实施例的一种MOSFET功率器件的形成方法。参照图4，本发明实施例的MOSFET功率器件的形成方法包括如下步骤：
S1：提供一半导体基底，所述半导体基底具有多个栅极沟槽，每相邻两个所述栅极沟槽之间形成有一个源区；
S2：在所述半导体基底上形成第一层间介质层和贯穿设置于所述第一层间介质层中的多个下插塞，每个所述下插塞深入所述半导体基底中并与一个所述源区接触；
S3：在所述第一层间介质层上形成第二层间介质层和贯穿设置于所述第二层间介质层的多个上插塞，每个所述上插塞与一个所述下插塞接触并构成一个源插塞，在所述栅极沟槽之间的间隙的长度方向上，多个所述上插塞交错设置；
S4：在所述第二层间介质层上形成金属互连层，所述金属互连层包括第一源电极和第二源电极，至少一对相邻的所述源插塞通过相应的上插塞分别连接所述第一源电极和所述第二源电极。
以下结合附图对本发明实施例的MOSFET功率器件的形成方法作进一步说明。
图5是本发明一实施例的MOSFET功率器件的形成方法采用的半导体基底的平面示意图。图6是本发明一实施例的MOSFET功率器件的形成方法采用的半导体基底的剖面示意图。图6可以看作图5在XY方向上的剖面。参照图5和图6，本实施例的MOSFET功率器件的形成方法包括步骤S1：提供一半导体基底100，所述半导体基底100具有多个栅极沟槽110，且在每相邻两个栅极沟槽110之间形成有一个源区120。此处，栅极沟槽110为设置有栅极结构的沟槽，以制作沟槽型的MOSFET功率器件，栅极沟槽110在半导体基底100的用于设置源极端和栅极端的一侧（即正面或上表面）开设，半导体基底100的背面（或下表面）与正面相对，背面为设置漏极端的一侧。
半导体基底100可包括衬底以及在衬底正面设置的外延层。所述衬底例如是硅衬底或绝缘体上硅（SOI）半导体衬底等，衬底的材料还可以包括锗、锗化硅、碳化硅、砷化镓、镓化铟或其它三五族化合物。所述衬底例如具有第一导电类型掺杂，以作为器件的漏区。所述外延层具有第一导电类型掺杂。此处第一导电类型例如为n型，因而与之相反的第二导电类型为p型。在另一实施例中，第一导电类型也可以为p型，相应的，与之相反的第二导电类型为n型。
在步骤S1之前，所述半导体基底100可采用公知的方法完成蚀刻外延层以形成沟槽、在沟槽中填充栅极结构、在外延层表面进行阱注入和源区注入以及退火等步骤。如图6所示，本实施例中，半导体基底100的顶部设置有具有第二导电类型掺杂的阱区101，阱区101的表面区域设置有第一导电类型掺杂的源区120，位于阱区101和栅极沟槽110下方的外延层作为漂移区。栅极结构位于沟槽中，构成栅极沟槽110，每相邻两个栅极沟槽110之间形成有一个源区120。
参照图6，示例的，本实施例的栅极沟槽110采用屏蔽栅沟槽（Shield GateTrench，SGT），其中栅极结构包括位于沟槽内底部的屏蔽栅111和位于屏蔽栅111上方的栅极112，所述屏蔽栅111和沟槽外的基底之间可设置有底部氧化层113，所述屏蔽栅111和所述栅极112之间设置有极间氧化层114，所述栅极112和沟槽外的基底之间设置有栅极氧化层115。所述栅极112的深度优选大于阱区101的深度，以使得栅极112能够覆盖阱区101侧面并形成纵向的沟道。屏蔽栅111有助于减小栅漏电容、降低导通电阻以及增大击穿电压。但本发明不限于此，在另一些实施例中，栅极沟槽110内也可以不设置屏蔽栅，MOSFET也可以是超结MOSFET或其它类型的MOSFET结构。本领域技术人员应当理解，为使得图示能清楚的表达本申请的核心思想，图中仅以示意图的形式表示了栅极沟槽110及源区120的位置，但这并不代表本发明涉及的半导体基底仅包括这些部分。
参见图5，本发明实施例中，每个栅极沟槽110在平行于半导体基底100正面的平面内延伸并作为其长度方向，半导体基底100上的多个栅极沟槽110平行排布，且排布方向与栅极沟槽110的长度方向成一夹角（锐角或直角），图5所示的多个栅极沟槽110的排布方向与栅极沟槽110的长度方向垂直。栅极沟槽110的长度与芯片尺寸有关，例如在2mm~8mm范围。相邻两个栅极沟槽110之间的距离D例如在0.3μm~3μm范围，一些先进工艺中，该距离D约0.3μm~0.6μm。本实施例中，相邻两个栅极沟槽110之间的间隙为长条形状，其沿栅极沟槽110的长度方向延伸，延伸方向为该间隙的长度方向。
图7是本发明一实施例的MOSFET功率器件的形成方法形成第一层间介质层和下插塞后的平面示意图。图8是本发明一实施例的MOSFET功率器件的形成方法形成第一层间介质层和下插塞后的剖面示意图。图8可以看作图7在XY方向上的剖面。参照图7和图8，本实施例的MOSFET功率器件的形成方法包括步骤S2：在半导体基底100上形成第一层间介质层130和贯穿设置于所述第一层间介质层130中的多个下插塞150a，每个所述下插塞150a深入半导体基底100中并与一个源区120接触。
图9是本发明一实施例的MOSFET功率器件的形成方法形成第二层间介质层和上插塞后的平面示意图。图10是本发明一实施例的MOSFET功率器件的形成方法形成第二层间介质层和上插塞后的剖面示意图。图10可以看作图9在XY方向上的剖面。参照图9和图10，本实施例的MOSFET功率器件的形成方法包括步骤S3：在第一层间介质层130上形成第二层间介质层140和贯穿设置于第二层间介质层140的多个上插塞150b，每个上插塞150b与一个下插塞150a接触并构成一个源插塞150，在栅极沟槽110之间的间隙的长度方向上，多个所述上插塞150b交错设置。
上述第一层间介质层130和第二层间介质层140可采用CVD工艺形成，其材料可包括氧化硅、氮化硅和氮氧化硅中的至少一种，或者也可以包括其它材料。下插塞150a和上插塞150b的材料可包括单质金属（例如铜、镍、锌、锡、银、金、钨、镁、钽、钛、钼、铂、铝、铪、钌等）以及合金（例如铜合金或铝合金等）中的至少一种，此处例如为金属钨。具体的，步骤S2和步骤S3可包括如下过程：
首先，在半导体基底100的上表面沉积第一层间介质层130；
然后，对应于相邻栅极沟槽110之间的间隙，利用光刻及刻蚀工艺形成多个下插塞孔，所述下插塞孔贯穿第一层间介质层130并深入半导体基底100中，所述下插塞孔例如底面位于阱区101，所述下插塞孔的侧面露出源区120；
接着，在半导体基底100上沉积第一导电材料，所述第一导电材料通过填充所述下插塞孔从而与栅极沟槽110之间的源区120接触；
然后，利用化学机械研磨和/或刻蚀工艺去除位于下插塞孔外的导电材料，剩余的导电材料位于所述下插塞孔内作为下插塞150a，所述下插塞150a例如为长条形，其长度方向平行于栅极沟槽110；
接着，在半导体基底100上沉积第二层间介质层140，第二层间介质层用于在图案化后，使下插塞150a的部分顶面被遮蔽，避免这部分顶面直接接触后续形成的金属互连层；
然后，利用光刻及刻蚀工艺在第二层间介质层140中形成多个上插塞孔，每个所述上插塞孔与一个下插塞150a对应并露出对应的下插塞150a；
接着，在半导体基底上沉积第二导电材料，所述第二导电材料填充所述上插塞孔并与对应的下插塞150a接触；
然后，利用化学机械研磨和/或刻蚀工艺去除位于上插塞孔外的第二导电材料，剩余的第二导电材料位于上插塞孔内作为上插塞150b，每个上插塞150b与对应的下插塞150a构成一个源插塞150。
本实施例中，通过形成第一层间介质层130、下插塞150a、第二层间介质层140和上插塞150b，使得源插塞150的上端面和下端面的位置和范围可以不同，从而可以在利用下端面确保源插塞150与半导体基底100的接触范围的同时，使得源插塞150与后续形成的金属互连层在相邻栅极沟槽110之间的间隙内的接触位置及范围是可变的，这样便于调整前述双单元结构的两个源极端子在正面的位置。此处相邻栅极沟槽110之间的间隙为长条形状，所述上插塞150b和所述下插塞150a可以是在相邻栅极沟槽110之间的间隙内设置的长条形状（在平行与半导体基底100上表面的平面内为长条形，长条形的延伸方向作为长度方向），进一步的，上插塞150b和下插塞150a的长度方向例如与栅极沟槽110的长度方向平行。
为了便于调整双单元结构的源极端子以及连接源极端子的源电极的位置，在相邻栅极沟槽110之间的间隙内，多个所述上插塞150b交错设置，这样部分数量的源插塞150的上端面和另一部分数量的源插塞150的上端面在相邻栅极沟槽110之间的间隙的长度方向上的位置不完全相同，通过在相邻栅极沟槽110之间的间隙的延伸方向上的位置差异将相邻的两个源插塞150分别由两个源电极引出，在第二层间介质层140上形成前述双单元结构的两个源电极，该设置可避免在栅极沟槽110排列的方向上使两个源电极分隔，不仅对工艺难度和成本的影响小，而且，由于相邻的两个源插塞150的距离可以设置得较小，器件的导通电阻可以降低。
为了同时确保下插塞150a与基底的接触范围，可设置至少部分源插塞150中，下插塞150a的长度大于上插塞150b的长度。一实施例中，采用上述方法在半导体基底100上得到的全部源插塞150中，下插塞150a的长度均大于上插塞150b的长度。
由于上插塞150b在相邻栅极沟槽110之间的间隙内的位置相对于下插塞150a可调，此处可设置一部分源插塞150的上插塞150b在相邻栅极沟槽110之间的间隙的延伸方向上位于第一区段，另一部分源插塞150的上插塞150b位于第二区段。此处第一区段和第二区段指在相邻栅极沟槽110之间的间隙的长度方向上的不同区间范围，第一区段和第二区段的区间范围不完全相同，多个所述上插塞150b为交错设置。
为了对第一区段和第二区段有进一步理解，此处介绍两种上插塞150b的位置设置，上插塞150b也可以采用其它设置。
参照图9，本实施例中，相邻两个栅极沟槽110之间的间隙在长度方向上具有第一端部102和第二端部103；示例的，（相对于第二区段内的上插塞150b）上述第一区段内的上插塞150b距第一端部102相对较近，例如第一区段内的上插塞150b靠近或覆盖第一端部102，并且，（相对于第一区段内的上插塞150b）第二区段内的上插塞150b距第二端部103相对较近，例如第二区段内的上插塞150b靠近或覆盖第二端部103。本实施例中，所述第一区段的上插塞150b和第二区段的上插塞150b均未延伸至栅极沟槽110之间间隙长度方向上的中间区段，第一区段的上插塞150b和第二区段的上插塞150b作为下插塞150a的电性引出端，分别设置在下插塞150a的两端，这样，在设置分别与第一区段的上插塞150b和第二区段的上插塞150b连接的源电极时，两个源电极的间距可以设计得较大，从而降低了源电极的光刻难度。
图11是本发明另一实施例的MOSFET功率器件的形成方法形成第二层间介质层和上插塞后的平面示意图。参见图11，另一实施例中的上插塞150b的位置分布与图9所示的位置分布不同，在该另一实施例中，相邻两个栅极沟槽110之间的间隙在长度方向上具有中间区段104和分别位于所述中间区段104两侧的第一端部102和第二端部103，上述第一区段内的上插塞150b位于中间区段104，上述第二区段内的上插塞150b位于中间区段104两侧的第一端部102和/或第二端部103。这样，在相邻栅极沟槽110之间的间隙内，多个所述上插塞150b交错设置，通过在相邻栅极沟槽110之间的间隙的长度方向上的位置差异将相邻的两个源插塞150分别由两个源电极引出，在第二层间介质层140上可以形成前述双单元结构的两个源电极。
优选方式中，通过设置所述上插塞150b的区段及长度，可以使第一区段内的上插塞150b和第二区段内的上插塞150b之间的间距大于相邻两个下插塞150a之间的间距，这样后续分别在第一区段和第二区段的上插塞150b上形成前述双单元结构的两个源电极时，两个源电极的间距可以设计得较大，以降低光刻难度。
在上述步骤S2和S3中，可以同时制作分别用于将栅极沟槽110中的屏蔽栅111的电性引出的栅插塞和将栅极112的电性引出的栅插塞，并且，每个所述栅插塞也可以包括先后形成并上下连接的两段，一段贯穿所述第一层间介质层130，另一段贯穿第二层间介质层140，在不影响MOSFET功率器件工作的情况下，栅插塞的位置可以采用公开的技术设置。
图12是本发明一实施例的MOSFET功率器件的形成方法形成金属互连层后的平面示意图。图13是本发明一实施例的MOSFET功率器件的形成方法形成金属互连层后的剖面示意图。图13可以看作图12在XY方向上的剖面。参照图12和图13，在如图9和图10所示的结构基础上，本实施例的MOSFET功率器件的形成方法包括步骤S4：在第二层间介质层140上形成金属互连层160，所述金属互连层160包括第一源电极161和第二源电极162，至少一对相邻的源插塞150通过相应的上插塞150b分别连接所述第一源电极161和所述第二源电极162。
具体的，步骤S4可包括如下过程：首先，在第二层间介质层140上形成导电材料层，该导电材料层可包括铜、镍、锌、锡、银、金、钨、镁、钽、钛、钼、铂、铝、铪或钌等纯金属以及合金材料（例如铜合金或铝合金等）中的至少一种，该导电材料层覆盖在第二层间介质层140的上表面以及每个上插塞150b的上表面，该导电材料层的厚度例如大于10μm；然后，利用光刻及刻蚀工艺对该导电材料层进行图形化处理，形成上述金属互连层160。
示例的，所述金属互连层160中，第一源电极161连接上述第一区段内的全部上插塞150b，第二源电极162连接上述第二区段内的全部上插塞150b，在CSP工艺中，第一源电极161和第二源电极162可以分别用于形成前述双单元结构中两个MOSFET单元的源极端子（如图1和图2中的S1和S2）。另外，所述金属互连层160还可包括覆盖并连接栅插塞的部分，以便于引出双单元结构中两个MOSFET单元的栅极端子（如图1和图2中的G1和G2）。
在形成第一源电极161和第二源电极162后，至少一对相邻的源插塞150通过相应的上插塞150b分别连接第一源电极161和第二源电极162。从而，MOSFET功率器件在导通时，由于相邻两个源插塞150之间可被制作得很近（二者之间的距离约等于相邻两个栅极沟槽110之间的距离，例如约0.3μm~3μm），两个源插塞150下方的基底的横向电阻较小，可以引导漏端电流主要沿着基底内的导通路径（如图13中的导通路径A4所示）从一个源插塞150下方的半导体基底100绕过这两个源插塞150之间的栅极沟槽110流动到另一个源插塞150下方的半导体基底100，而另一导通路径（如图3所示的导通路径A1~A3）上的漏端电流很少，这样，对于导通路径A1和A3的电阻的要求降低，不仅降低了减薄成本，而且能够使芯片保持较高的机械强度，另外，MOSFET功率器件的导通电阻受背面金属厚度的影响也较小，对导通路径A2的电阻的要求降低，在制作时无需专门使用加厚的金属来降低导通路径A2的电阻，可节约成本并简化工艺。
参见图12，本实施例中，上述第一区段的上插塞150b和第二区段的上插塞150b分别靠近相邻两个所述栅极沟槽110之间的间隙的第一端部102和第二端部103，在形成第一源电极161和第二源电极162时，可以将第一源电极161的连接所述第一区段内全部上插塞150b的部分设置在靠近第一端部102的区域，将第二源电极162的连接所述第二区段内全部上插塞150b的部分设置在靠近第二端部103的区域，第一源电极161的连接第一区段内全部上插塞150b的部分与第二源电极162的连接第二区段内全部上插塞150b的部分例如相互平行，第一源电极161和第二源电极162的分隔区处于所述间隙的中间区段，第一源电极161和第二源电极162在与栅极沟槽110长度方向垂直的方向被分隔开来，其技术效果在于，如果在栅极沟槽110的长度方向上使第一源电极161和第二源电极162分隔，形成第一源电极161和第二源电极162图案的曝光线宽需要接近于连接第一源电极161的源插塞和连接第二源电极162的源插塞的间距，但是，由于导电材料层的厚度较大，且源插塞的间距不能太大（以减小导通电阻），导致难以同时兼顾降低源插塞的间距和降低光刻难度，而本申请实施例中，设置第一源电极161的第一区段和要设置第二源电极162的第二区段形成在栅极沟槽110间隙长度方向上的不同位置，便于从栅极沟槽110的长度方向的非平行方向（例如与栅极沟槽110的长度方向具有一大于0且小于等于90°的偏转的方向）使第一源电极161和第二源电极162分隔，实现在使分别连接第一源电极161和第二源电极162的相邻两源插塞150较近从而导通电阻较小的同时，降低第一源电极161和第二源电极162的光刻难度。第一源电极161和第二源电极162的连接上插塞150b的部分例如均为线条，它们的延伸方向可设置为与栅极沟槽110的长度方向的夹角大于0且小于等于90°。
参见图13，本发明实施例的MOSFET功率器件的形成方法中，沿着栅极沟槽110的排布方向，作为每个源电极150的引出端的上插塞150b可以一个一个地交替连接到两个源电极，但不限于此，各个上插塞150b也可以一组一组地交替连接到两个源电极，每组中的上插塞的数量可以为两个以上，例如沿着栅极沟槽110的排布方向，可以设置连续两个、三个或者四个源插塞150连接到第一源电极161，接着设置连续两个、三个或者四个源插塞150连接到第二源电极162，该连接方式可以交替反复进行。考虑到同一组的上插塞数量过多时容易导致横向电阻大而导通电阻上升，因此每组中的上插塞150b的数量最好限制在一定范围内。本实施例中，沿多个栅极沟槽110的排布方向，位于所述第一区段的第一数量的上插塞150b和位于所述第二区段的第二数量的上插塞150b交替设置，示例的，所述第一数量和所述第二数量均大于等于1且小于等于100。
在完成上述步骤S4之后，本发明实施例的MOSFET功率器件的形成方法还可以包括在第一源电极161和第二源电极162的输入/输出位置形成源极端子的步骤，所述源极端子处可设置焊球（如锡球）。在CSP工艺中，第一源电极161和第二源电极162利用相应的源极端子与电路板接合。此外，本发明实施例的MOSFET功率器件的形成方法还可以包括从背面减薄衬底的步骤以及在衬底背面形成背面金属的步骤，所述背面金属作为MOSFET功率器件的漏极端。由于通过上述步骤S1~S4得到的MOSFET功率器件中，从一个源电极（如第一源电极161）导入的漏端电流可以通过电阻较小的半导体基底100内的导通路径流向另一个源电极（如第二源电极162），导通电阻小，而且对半导体基底100中衬底的厚度及背面金属的厚度的要求较低，在调整衬底及背面金属的厚度时，不会对导通电阻造成显著影响，因此可采用常规减薄技术减薄衬底厚度即可，不仅降低了减薄成本，而且能够使芯片保持较高的机械强度，此外，MOSFET功率器件的导通电阻受背面金属厚度的影响较小，在制作时无需使用加厚的背面金属来降低导通电阻，可节约成本并简化工艺。
本发明实施例另外涉及一种MOSFET功率器件。该MOSFET功率器件可采用上述实施例描述的形成方法制作。参见图12和图13，本发明实施例的MOSFET功率器件包括半导体基底100以及在所述半导体基底100上依次层叠设置的第一层间介质层130、第二层间介质层140和金属互连层160，其中，所述半导体基底100具有多个栅极沟槽110，每相邻两个栅极沟槽110之间设置有一个源区120，每个所述源区120通过一个源插塞150电性引出至金属互连层160；其中，每个源插塞150包括贯穿第一层间介质层130的下插塞150a和贯穿第二层间介质层140的上插塞150b，在相邻栅极沟槽110之间的间隙的长度方向上，多个上插塞150b交错设置，金属互连层160包括第一源电极161和第二源电极162，至少一对相邻的源插塞150通过相应的上插塞150b分别连接所述第一源电极161和所述第二源电极162。
在一些实施例中，所述多个栅极沟槽110平行排布，沿多个栅极沟槽110的排布方向，第一数量的位于所述第一区段的上插塞150b可以和第二数量的位于所述第二区段的上插塞150b交替设置。可选的，所述第一数量和所述第二数量均大于等于1且小于等于100。
在一些实施例中，连接第一源电极161的上插塞150b和连接第二源电极162的上插塞150b之间的间距大于相邻两个下插塞150a之间的间距，以降低第一源电极161和第二源电极162的光刻难度。
在一些实施例中，在栅极沟槽110之间的间隙的长度方向上，一部分上插塞150b位于第一区段，另一部分上插塞150b位于第二区段，所述第一源电极161连接所述第一区段内的全部上插塞150b，所述第二源电极162连接所述第二区段内的全部上插塞150b。
参照图9和图12，在一些实施例中，相邻两个栅极沟槽110之间的间隙在延伸方向上具有第一端部102和第二端部103，上述第一区段内的上插塞150b靠近或覆盖第一端部102，上述第二区段内的上插塞150b靠近或覆盖第二端部103。但本发明不限于此，例如另一实施例中，参照图11，相邻两个栅极沟槽110之间的间隙在延伸方向上具有中间区段104和分别位于所述中间区段两侧的第一端部102和第二端部103，上述第一区段内的上插塞150b位于中间区段104，上述第二区段内的上插塞150b位于第一端部102和/或第二端部103。
在一些实施例中，在平行于半导体基底100上表面的平面内，第一源电极161的连接上述第一区段内全部上插塞150b的部分和第二源电极162的连接上述第二区段内全部上插塞150b的部分均为条状，且相互平行，其延伸方向即长度方向可设置为与栅极沟槽110的长度方向成一大于0且小于或等于90°的夹角。其目的在于，在使分别连接所述第一源电极161和所述第二源电极162的相邻两源插塞150较近从而确保基底内导通电阻较小而获得基底内导通路径（如图13中的导通路径A4所示）的情况下，降低第一源电极161和第二源电极162的光刻难度。
在平行于半导体基底100上表面的平面内，所述上插塞150a和所述下插塞150b在相邻栅极沟槽110之间的间隙内延伸，在一些实施例中，至少部分源插塞150中，上插塞150b的长度小于下插塞150a的长度，其目的是在确保源插塞150与半导体基底100的接触面的同时，使源插塞150的引出端在相邻栅极沟槽110之间的间隙内的位置可调，以便于对前述双单元结构的两个源电极的分布进行调整。
本发明提供的MOSFET功率器件中，半导体基底100上设置了第一层间介质层130和第二层间介质层140，每个源插塞150包括贯穿第一层间介质层130的下插塞150a和贯穿第二层间介质层140的上插塞150b，并且，在栅极沟槽110之间的间隙的延伸方向上，多个上插塞150b交错设置，所述金属互连层160包括第一源电极161和第二源电极162，至少一对相邻的源插塞150通过相应的上插塞150b分别连接第一源电极161和第二源电极162。对该MOSFET功率器件进行CSP封装并导通时，由于分别连接所述第一源电极161和所述第二源电极162的相邻两源插塞150距离较小，两个源插塞150之间的基底内电阻较小，第一源电极161或第二源电极162引入的电流通过相应的源插塞150和寄生二极管到达半导体基底100内时，可以利用绕过两个源插塞150之间栅极沟槽110的基底内导电路径流动，导通电阻较低，实验结果表明，相对于采用如图3所示的导通路径A1~A3，利用本发明实施例的MOSFET功率器件的导通电阻可以降低30%~40%。并且，本发明实施例的MOSFET功率器件的导通电阻受芯片厚度的影响小，对芯片的厚度要求低，在器件制作时采用常规减薄技术减薄衬底厚度即可，不仅降低了减薄成本，而且能够使芯片保持较高的机械强度，此外，MOSFET功率器件的导通电阻受背面金属厚度的影响也小，因而在器件制作时无需使用加厚的背面金属来降低导通电阻，可节约成本并简化工艺。
本发明实施例还涉及一种CSP封装模块，所述CSP封装模块包括本发明提供的上述MOSFET功率器件和电路板，所述MOSFET功率器件中的第一源电极161和第二源电极162与所述电路板电性连接。参照图12和图13，上述MOSFET功率器件中，第一源电极161和第二源电极162可以作为双单元结构中的两个源电极，分别引出两个源极端子，两个源极端子的位置可设置焊球，该两个源电极可以通过焊球贴装在电路板上的相应位置。本实施例中，MOSFET功率器件中，从一个源电极导入的漏端电流可以通过电阻较小的基底内导通路径流向另一个源电极，对半导体基底及背面金属的厚度的要求较低，在调整半导体基底及背面金属的厚度时，不会对导通电阻造成显著影响，设置在半导体基底背面作为漏极端的背面金属不需要很厚，甚至也可以不设置背面金属，因而降低了MOSFET功率器件的制作工艺及设计的难度。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同和相似的部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种MOSFET功率器件，其特征在于，包括半导体基底以及在所述半导体基底上依次层叠设置的第一层间介质层、第二层间介质层和金属互连层，所述半导体基底具有多个栅极沟槽，所述栅极沟槽下方的半导体基底中具有漂移区，每相邻两个所述栅极沟槽之间设置有一个源区，每个所述源区通过一个源插塞电性引出至所述金属互连层；
其中，每个所述源插塞包括贯穿所述第一层间介质层的下插塞和贯穿所述第二层间介质层的上插塞，在所述栅极沟槽之间的间隙的长度方向上，多个所述上插塞交错设置，所述金属互连层包括第一源电极和第二源电极，至少一对相邻的所述源插塞通过相应的上插塞分别连接所述第一源电极和所述第二源电极。
2.如权利要求1所述的MOSFET功率器件，其特征在于，在所述栅极沟槽之间的间隙的长度方向上，一部分所述上插塞位于第一区段，另一部分所述上插塞位于第二区段，所述第一源电极连接所述第一区段内的全部上插塞，所述第二源电极连接所述第二区段内的全部上插塞。
3.如权利要求2所述的MOSFET功率器件，其特征在于，所述栅极沟槽之间的间隙在长度方向上具有第一端部和第二端部，所述第一区段内的所述上插塞靠近或覆盖所述第一端部，所述第二区段内的所述上插塞靠近或覆盖所述第二端部。
4.如权利要求2所述的MOSFET功率器件，其特征在于，所述栅极沟槽之间的间隙在长度方向上具有中间区段和分别位于所述中间区段两侧的第一端部和第二端部，所述第一区段内的所述上插塞位于所述中间区段，所述第二区段内的所述上插塞位于所述第一端部和/或所述第二端部。
5.如权利要求2所述的MOSFET功率器件，其特征在于，所述第一源电极的连接所述第一区段内全部上插塞的部分与所述第二源电极的连接所述第二区段内全部上插塞的部分相互平行，且延伸方向与所述栅极沟槽的长度方向的夹角大于0且小于等于90°。
6.如权利要求2所述的MOSFET功率器件，其特征在于，所述多个栅极沟槽平行排布，沿所述多个栅极沟槽的排布方向，第一数量的位于所述第一区段的上插塞和第二数量的位于所述第二区段的上插塞交替设置，所述第一数量和所述第二数量均大于等于1且小于等于100。
7.如权利要求1所述的MOSFET功率器件，其特征在于，连接所述第一源电极的上插塞和连接所述第二源电极的上插塞之间的间距大于相邻两个所述下插塞之间的间距。
8.如权利要求1所述的MOSFET功率器件，其特征在于，所述上插塞和所述下插塞的长度方向为相邻所述栅极沟槽之间的间隙的长度方向，至少部分所述源插塞中，上插塞的长度小于下插塞的长度。
9.一种MOSFET功率器件的形成方法，其特征在于，包括：
提供一半导体基底，所述半导体基底具有多个栅极沟槽，每相邻两个所述栅极沟槽之间形成有一个源区，所述栅极沟槽下方的半导体基底中具有漂移区；
在所述半导体基底上形成第一层间介质层和贯穿设置于所述第一层间介质层中的多个下插塞，每个所述下插塞深入所述半导体基底中并与一个所述源区接触；
在所述第一层间介质层上形成第二层间介质层和贯穿设置于所述第二层间介质层的多个上插塞，每个所述上插塞与一个所述下插塞接触并构成一个源插塞，在所述栅极沟槽之间的间隙的长度方向上，多个所述上插塞交错设置；以及，
在所述第二层间介质层上形成金属互连层，所述金属互连层包括第一源电极和第二源电极，至少一对相邻的所述源插塞通过相应的上插塞分别连接所述第一源电极和所述第二源电极。
10.一种CSP封装模块，其特征在于，包括如权利要求1至8任一项所述的MOSFET功率器件和电路板，所述MOSFET功率器件中的第一源电极和第二源电极与所述电路板电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210401232.2A CN114496987B (zh) | 2022-04-18 | 2022-04-18 | Mosfet功率器件及其形成方法、csp封装模块 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210401232.2A CN114496987B (zh) | 2022-04-18 | 2022-04-18 | Mosfet功率器件及其形成方法、csp封装模块 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114496987A CN114496987A (zh) | 2022-05-13 |
| CN114496987B true CN114496987B (zh) | 2022-08-02 |
Family
ID=81489596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210401232.2A Active CN114496987B (zh) | 2022-04-18 | 2022-04-18 | Mosfet功率器件及其形成方法、csp封装模块 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114496987B (zh) |
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- 2022-04-18 CN CN202210401232.2A patent/CN114496987B/zh active Active
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|---|---|
| CN114496987A (zh) | 2022-05-13 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |