KR100684199B1 - 전력 반도체 장치 및 그 제조 방법 - Google Patents

전력 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

전력 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 제 1 도전형 기판과 상기 기판의 정면에 형성된 저농도의 제 1 도전형 드리프트 영역 및 상기 드리프트 영역의 표면에 형성된 제 2 도전형 바디영역을 포함한다. 상기 바디 영역 내에 제 1 도전형 소오스 영역이 형성되고, 상기 기판의 배면에 드레인 전극이 형성된다. 상기 드레인 전극은 상기 기판의 소정 깊이까지 신장된 부분을 가진다. 상기 드레인 전극은 상기 기판의 배면을 덮는 평판으로 형성될 수 있으며, 상기 드레인 전극의 평판으로부터 기판 내부로 수직으로 신장될 수 있다. 상기 드레인 영역의 신장된 부분은 상기 기판 배면의 드레인 전극보다 가까이 상기 드리프트 영역에 근접하여 상기 드리프트 영역으로부터 전하의 전달 경로를 단축하는 역할을 한다. 따라서, 상기 기판 내부에서 전류의 이동 경로가 단축되어 기판 저항이 낮아지는 효과를 나타낼 수 있다.
전력 반도체, 디모스, 트렌치, 기판 저항

Description

전력 반도체 장치 및 그 제조 방법{POWER SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 종래의 DMOS형 전력소자의 단면도.
도 2는 종래의 DMOS형 전력소자의 저항 경로를 나타낸 단면도.
도 3은 종래의 DMOS형 전력소자에서 소오스와 드레인 사이의 주요 저항 성분을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 전력소자의 단면도.
도 5는 본 발명의 다른 실시예에 따른 전력소자의 단면도.
도 6 내지 도 9는 본 발명의 실시예들에 따른 전력소자의 드레인 전극을 나타낸 평면도.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 전력소자의 제조방법을 설명하기 위한 단면도들.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 전력 스위칭 및 전력 증폭에 사용되는 전력 반도체 장치 및 그 제조방법에 관한 것 이다.
전력 반도체 장치는 수십 볼트에서 수백 볼트의 높은 전압을 스위칭하거나 증폭하는 분야에 사용되고 있으며, 높은 전압을 다루어야 하기 때문에 수직 동작이 가능한 디모스 구조의 트랜지스터가 사용된다. 이러한 전력 반도체 장치는 전력 손실을 줄이기 위하여 낮은 온-저항(on-resistance)이 요구된다.
도 1은 종래의 디모스 구조의 전력 반도체 장치를 나타낸 단면도이다.
도 1을 참조하면, 종래의 전력 반도체 장치는 기판(10) n+ 기판(10)의 정면에 n- 에피택시얼층(20)이 형성되고, 상기 n+ 기판(10)의 배면에는 드레인 전극(38)이 형성된다. 상기 에피택시얼층(20)의 표면에 p형의 바디 영역(30)이 형성되어 있다. 상기 바디 영역(30)에는 n+ 소오스(34)가 상기 n- 에피택시얼층(20)으로부터 이격되어 형성되어 있고, p+ 픽업(32)이 상기 바디 영역(30)에 형성되어 있다. 상기 바디 영역(30)의 상부에는 게이트 절연막을 개재하여 게이트 전극(36)이 형성되어 있다. 상기 게이트 전극(36)은 단부가 상기 소오스(34)의 가장자리에 정렬되고, 상기 p형 바디 영역(30) 상부에 중첩된다.
상기 게이트 전극(36)에 양의 바이어스가 인가되면, 상기 소오스(34)와 상기 n- 에피택시얼층(20) 사이의 p형 바디 영역(30) 표면에 반전 채널층이 형성되어 사기 소오스(34)와 상기 드레인 전극(38)이 전기적으로 연결되어 전하가 이동된다. 상기 n- 에피택시얼층(20)은 전력 반도체 장치가 높은 전압에 견디도록 전하의 드리프트 영역에 해당하는 것으로서, 높은 내압을 위하여 전하의 드리프트 폭을 증가시키고 낮은 농도로 도우핑되는 것이 요구된다. 이러한 이유로, n- 에피택시얼층의 두께 및 도우핑 농도를 제한하지 않고 온-저항을 높이기 위한 다양한 방법이 연구되고 있으며, 전력 반도체 장치의 동작 특성에 영향을 주지 않으면서 온-저항을 높이기 위하여 기판(10)의 두께를 낮추는 방법이 주로 사용되고 있다.
도 2는 종래의 전력 반도체 장치에서 온-저항에 영향을 주는 저항 경로를 구체적으로 나타낸 도면이고, 도 3은 소오스와 드레인 전극 사이의 주요 저항 성분을 나타낸 도면이다.
도 2 및 도 3을 참조하면, 게이트 전극(36)에 양의 바이어스가 인가되면, 게이트 전극(36) 하부의 p형 바디 영역의 표면에 반전 채널이 형성되어, 소오스(34)로부터 반전 채널, n- 에피택시얼층(20) 및 n+ 기판(10)을 거쳐 드레인 전극(38)로 전자가 이동한다. 상기 소오스(34)와 상기 드레인 전극(38) 사이의 전류 경로가 연결되었을 때 온-저항은 소오스 콘택 저항(Rcs), 소오스 확산 저항(Rn+), 채널 저항(Rch), 에피택시얼 저항(Repi), 기판 저항(Rsub) 및 드레인 콘택 저항(Rcd)의 시리즈 저항으로 나타낼 수 있다. 이들 저항 성분 가운데, 소오스 확산 저항(Rn+), 채널 저항(Rch) 및 에피택시얼 저항(Repi)은 전력 반도체 장치의 동작 특성에 영향을 주는 성분으로 그 값을 변경하는 것이 제한되며, 소오스 콘택 저항(Rcs) 및 드레인 콘택 저항(Rcd)은 그 값이 상대적으로 매우 낮기 때문에 변경하더라도 온-저항 감소 효과가 낮다.
전력 반도체 장치의 동작 특성에 영향을 미치지 않고 온-저항을 낮추는 방법 으로 상기 기판 저항(Rsub)을 낮추는 방법이 사용되고 있다. 이를 위하여 도우핑 농도가 높은 기판을 사용하는 방법이 있으나, 이는 통상적으로 사용하는 n+ 기판보다 높은 농도로 도우핑된 기판을 별도를 제작하여야 하는 단점이 있다. 다른 방법으로 상기 드레인 전극(38)을 형성하기 전에 상기 기판(10)의 배면을 연마하여 기판의 두께를 낮추는 방법으로 상기 기판 저항(Rsub)을 감소하는 방법이 사용되고 있다. 최근에는 기판의 두께가 80㎛ 내지 150㎛ 정도의 전력 반도체 장치가 소개되고 있다. 그러나, 기판의 두께가 얇아지는 경우 후속 공정에서 웨이퍼의 휘어짐으로 인한 제품의 균열 및 웨이퍼의 취급이 불안정해지는 문제점이 야기되고, 이러한 문제는 300㎜ 웨이퍼와 같은 대구경 웨이퍼를 이용하는 경우 더욱 심각해질 수 있다. 따라서, 기판의 두께 감소는 제한적으로 적용될 수 밖에 없는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 온-저항이 낮은 전력 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 온-저항의 성분인 기판 저항이 낮은 전력 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 기판의 두께를 줄이거나 기판의 농도를 높이지 않고 기판 저항을 낮출 수 있는 전력 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 기판의 내부로 드레인 전극의 일부가 신장된 전력 반도체 장치 및 그 제조방법을 제공한다. 이 장치는 제 1 도전형 기판과 상기 기판의 정면에 형성된 저농도의 제 1 도전형 드리프트 영역 및 상기 드리프트 영역의 표면에 형성된 제 2 도전형 바디영역을 포함한다. 상기 바디 영역 내에 제 1 도전형 소오스 영역이 형성되고, 상기 기판의 배면에 드레인 전극이 형성된다. 상기 드레인 전극은 상기 기판의 소정 깊이까지 신장된 부분을 가진다. 상기 드레인 전극은 상기 기판의 배면을 덮는 평판으로 형성될 수 있으며, 상기 드레인 전극의 평판으로부터 기판 내부로 수직으로 신장될 수 있다. 상기 드레인 영역의 신장된 부분은 상기 기판 배면의 드레인 전극보다 가까이 상기 드리프트 영역에 근접하여 상기 드리프트 영역으로부터 전하의 전달 경로를 단축하는 역할을 한다. 따라서, 상기 기판 내부에서 전류의 이동 경로가 단축되어 기판 저항이 낮아지는 효과를 나타낼 수 있다.
본 발명에 따른 전력 반도체 장치의 제조방법은 반도체 기판의 정면에 에피택시얼층을 형성하는 단계를 포함한다. 상기 에피택시얼층의 표면에 바디 영역 및 소오스 영역을 형성하고, 상기 에피택시얼층 상에 게이트 절연막을 개재하여 게이트 전극을 형성한다. 상기 게이트 전극은 상기 소오스 영역에 단부가 정렬되어 상기 바디 영역에 중첩된다. 상기 기판의 배면을 패터닝하여 트렌치를 형성한다. 상기 트렌치는 상기 기판의 정면의 디바이스 형성공정이 완료된 이후에 형성할 수 있으며, 상기 기판의 배면을 연마하여 기판의 두께를 감소한 후 형성할 수도 있다. 상기 반도체 기판의 배면에 상기 트렌치를 채우는 드레인 전극을 형성한다. 상기 트렌치는 도트 형상, 장방형, 라인 형상 또는 메쉬 형상 등의 다양한 형상으로 형성될 수 있으며, 상기 드레인 전극은 상기 반도체 기판의 배면을 덮으며 일부분이 상기 트렌치 내부를 채운다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 장치를 나타낸 단면도이다.
도 4를 참조하면, 이 장치는 반도체 기판(50)의 정면에 에피택시얼층(60)이 형성되고, 상기 에피택시얼층(60) 내에 불순물 확산층으로 이루어진 바디 영역(70) 및 소오스(74)가 형성된다. 상기 에피택시얼층(60)은 전하가 드리프트되는 층으로서, 고전압 동작에서 항복전압(또는 장벽전압)을 높이기 위하여 낮은 농도로 도우핑된 n-에피택시얼층(60)이고, 상기 반도체 기판(50)은 상기 에피택시얼층(60)보다 상대적으로 고농도로 도우핑된 n+ 기판이다.
상기 에피택시얼층(60)의 표면에 p형의 불순물이 확산된 p형 바디 영역(70) 이 형성되고, 상기 p형 바디 영역(70) 내에는 상기 n- 에피택시얼층(60)으로부터 소정 거리 이격되어 n+ 소오스(74)가 형성되어 있다. 도시하지는 않았지만, 상기 소오스(74)에는 소오스 전극으로 사용되는 배선층이 연결되며, 상기 소오스 전극은 상기 소오스(74)와 상기 바디 영역(70)은 공통으로 접속된다. 상기 바디 영역(70)에는 상기 소오스 전극이 연결되는 p+ 픽업(72)이 형성되어 있다.
상기 에피택시얼층(60) 상부에는 게이트 절연막을 개재하여 게이트 전극(76)이 형성되어 있다. 상기 게이트 전극(76)은 단부가 상기 소오스(74)의 가장자리에 정렬되어 상기 바디 영역(70) 상부에 중첩된다. 일반적으로 전력 반도체 장치에서 게이트 전극은 복수의 평행한 라인 또는 그물 형상으로 형성된다. 본 발명에서도 상기 게이트 전극(76)은 상기 에피택시얼층 상부에 복수개의 평행한 라인 또는 그물 형상으로 형성될 수 있다.
상기 에피택시얼층(60)이 형성된 기판(50)의 배면에 드레인 전극(78)이 형성된다. 전력 반도체 장치에서 상기 n+ 기판(50)이 드레인으로 동작하고, 상기 드레인 전극(78)은 상기 n+ 기판(50)의 배면을 덮는 금속으로 형성될 수 있다. 본 발명에서 상기 드레인 전극(78)은 기판의 배면을 덮고 일부분(82)이 기판의 소정 깊이까지 신장된 구조를 가진다. 상기 기판(50)의 배면에는 소정 깊이의 트렌치(80)이 형성되어 있고, 상기 드레인 전극(78)은 상기 트렌치(80) 내부에 채워져 상기 기판(50)의 소정 깊이까지 신장된다.
상기 게이트 전극(76)에 양의 바이어스가 인가되어 상기 게이트 전극(76)에 중첩된 바디 영역(70)에 n 채널이 형성되면, 상기 n+ 소오스(74)와 상기 드레인 전 극(78)이 전기적으로 연결된다. 이 때, 상기 n+ 소오스(74)로부터 상기 에피택시얼층(60) 및 상기 기판(50)을 통하여 상기 드레인 전극(78)까지 전자가 도달한다.
상기 드레인 전극(78)을 향하는 전자의 흐름은 상기 기판(50)의 배면까지 도달하는 거리보다 짧은 상기 드레인 전극(78)의 신장된 부분(82)의 단부를 향한다. 따라서, 본 발명의 전력 반도체 장치는 상기 기판(50)에서 전자의 이동 거리가 짧아 상기 기판 저항이 낮아지는 효과를 얻을 수 있다. 상기 드레인 전극(78)의 신장된 부분(82)에 의해 전류 경로가 짧아질 수 있기 때문에, 기판 저항을 낮추기 위하여 상기 기판(50)을 과도하게 연마하지 않아도 된다. 따라서, 제조 공정에서 과도한 기판의 연마로 인해 웨이퍼의 휨이 발생하는 것을 막을 수 있고, 후 공정에서 웨이퍼의 취급도 용이하다.
도시된 것과 같이, 상기 드레인 전극(78)의 신장된 부분(82)는 바디 영역들(70) 사이의 에피택시얼층(60) 하부에 형성될 수 있다. 이렇게 함으로써 상기 소오스(74)와 상기 드레인 전극(78) 사이의 전류(I)가 최단 경로를 따라 흐를 수 있다. 상기 드레인 전극(78)의 신장된 부분은 상기 게이트 전극(76)에 대향하는 위치에 형성될 수 있다. 예컨대, 상기 게이트 전극(76)이 평행한 라인 형상인 경우 상기 전극의 신장된 부분(82)은 복수개의 평행한 핀(fin) 형상으로 형성될 수 있고, 상기 게이트 전극(76)이 메쉬 형상인 경우에는 상기 전극의 신장된 부분(82)도 메쉬 형상을 가질 수 있다. 그러나, 상기 드레인 전극(78)의 신장된 부분의 형상은 게이트 전극의 형상으로 인해 제한되지는 않는다.
도 5는 본 발명의 다른 실시예에 따른 전력 반도체 장치의 단면도이다.
도 5를 참조하면, 이 실시예에서 상기 드레인 전극(78)은 상기 기판이 넓게 리세스된 트렌치(180) 내에 신장된 부분(182)를 가진다. 본 발명의 전력 반도체 장치는 점유 면적이 넓은 드레인 전극의 신장된 부분(182)을 복수개 구비할 수 있다. 이 구조에서도 상기 드레인 전극(78)은 상기 신장된 부분(182)에 의해 상기 에피택시얼층(60)에 근접한 위치에 형성될 수 있다.
상기 드레인 전극(78)은 상기 기판(50)의 배면을 덮는 평판 형상으로 형성할 수 있고, 다양한 형상의 신장된 부분(182)을 가지도록 형성할 수도 있다. 도 6 내지 도 8은 상기 드레인 전극(78)의 다양한 형상이 예시된 도면들이다.
도 6을 참조하면, 드레인 전극(78)은 기판의 배면을 덮는 평판 형태로 형성될 수 있고, 기판의 내부로 소정 깊이 신장된 도트 형상의 복수개의 핀(pin; 82)이 행 방향 및 열 방향으로 배열되도록 형성될 수 있다. 상기 핀들(82)는 도 4에 도시된 것과 같이, 기판(50)의 배면에 형성된 트렌치(80) 내부에 채워져 상기 에피택시얼층(60)에 근접한다.
도 7을 참조하면, 이 구조에서도 상기 드레인 전극(78)은 기판의 배면을 덮는 평판 형태로 형성될 수 있고, 상기 기판의 내부로 소정 깊이 신장된 복수개의 장방형 돌출부(182)가 행 방향 및 열 방향으로 배열되도록 형성될 수 있다. 상기 장방형의 돌출부들(182)은 도 5에 도시된 것과 같이, 상기 기판(50)의 배면에 형성된 리세스된 트렌치(80) 내부에 채워져 상기 에피택시얼층(60)에 근접한다.
도 8을 참조하면, 상기 드레인 전극(78)은 기판의 소정 깊이까지 신장된 메쉬 형태의 돌출부(82)를 가지며 상기 기판의 배면을 덮는 평판 형태로 형성될 수 있다. 상기 기판에는 상기 메쉬 형태의 돌출부에 대응하는 트렌치(80)이 형성되고, 상기 트렌치(80) 내에 드레인 전극(78)을 구성하는 도전막의 일부가 채워져 상기 돌출부(82)가 에피택시얼층(60)에 보다 가까이 근접될 수 있다.
도 9를 참조하면, 상기 드레인 전극(78)은 복수개의 평행한 핀(fin; 82)을 가지며 상기 기판의 배면을 덮는 평판 형태로 형성될 수 있다. 상기 기판에는 복수개의 평행한 슬릿 형상의 트렌치(80)가 형성되고, 상기 트렌치(80) 내에 도전막이 채워져 상기 에피택시얼층(60)에 근접한 복수개의 핀(82)이 형성될 수 있다.
도 10 내지 도 13은 본 발명의 바람직한 실시예에 따른 전력 반도체 장치의 제조 방법을 설명하기 위한 공정단면도들이다.
도 10을 참조하면, n+ 기판(50)의 정면에 n- 에피택시얼층(60)을 형성한다. 상기 에피택시얼층(60)은 상기 반도체 기판(50)보다 낮은 불순물 농도를 가지도록 형성한다. 상기 에피택시얼층(60)의 표면에 p형의 불순물을 확산시켜 바디 영역을 형성하고, 상기 에피택시얼층(60)의 상부에 상기 바디 영역에 일부 중첩된 게이트 전극을 게이트 절연막을 개재하여 형성하고, 상기 게이트 전극 주변의 바디 영역 내에 불순물을 주입하여 n+소오스 및 p+픽업을 형성하여 소자 영역(90)을 형성한다. 상기 소자 영역(90)이 형성된 기판에 배선 형성 및 층간 절연막(100) 형성 공정을 실시하여 기판 정면의 반도체 제조공정을 완료한다.
도 11을 참조하면, 상기 기판(50)의 배면을 일부분 연마하여 기판의 두께를 낮춘다. 이 때, 종래 기술에서는 기판의 저항을 낮추기 위하여 연마된 기판(50a)이250㎛ 이하의 두께, 심하게는 80㎛까지 얇은 두께를 가지도록 연마하였다. 이로 인하여 웨이퍼의 휨 및 크랙이 발생할 수 있으며, 후 공정을 진행하는 동안 웨이퍼의 취급이 곤란한 문제가 있었다. 그러나, 본 발명에서는 상기 연마된 기판(50a)의 두께는 칩 분할(die sawing)에 필요한 두께만큼 연마하여 웨이퍼의 취급이 용이하도록 할 수 있다.
도 12를 참조하면, 상기 연마된 기판(50a)의 배면을 패터닝하여 소정 깊이의 트렌치(80)을 형성한다. 상기 트렌치(80)은 앞서 기술한 바와 같이 행 및 열 방향으로 배열된 도트 형상, 복수개의 평행한 슬릿 형상, 장방형의 콘케이브 형상 및 메쉬 형상 등 다양한 형태로 형성할 수 있으며, 경우에 따라서는 게이트 전극의 형상에 대응되는 형상으로 형성할 수도 있다.
도 13을 참조하면, 상기 기판(50a)의 배면에 상기 트렌치(80)을 채우는 드레인 전극(78)을 형성한다. 상기 드레인 전극(78)은 알루미늄, 탄탈룸 또는 구리 등의 금속으로 형성할 수 있으며, 상기 트렌치(80) 내부에 채워져 상기 에피택시얼층(60)을 향하여 상기 기판(50a)의 소정 깊이까지 신장된 돌출부(82)을 가진다. 상기 트렌치(80)의 폭을 수 ㎛ 내지 수십 ㎛로 형성하여 상기 드레인 전극(78)이 알루미늄으로 형성되도록 할 수도 있으며, 상기 트렌치(80)의 폭이 좁거나, 종횡비가 큰 경우에는 구리 다마신 공정을 적용하여 상기 드레인 전극(78)을 형성할 수도 있다. 상기 드레인 전극(78)을 형성하는 공정은 상기 트렌치(80) 내부까지 신장된 돌출부(82)를 형성할 수 있는 방법이라면, 종래의 공지된 방법 가운데 선택할 수 있다.
상술한 것과 같이 본 발명에 따르면 상기 기판을 통하여 흐르는 전류 경로를 단축하여 기판 저항이 낮아지는 효과를 얻을 수 있고, 결과적으로 전력 반도체 장치의 온-저항을 낮출 수 있다.
또한, 기판 저항을 감소시켜 전력 반도체 장치의 온-저항을 낮추기 위해 종래에는 기판의 두께가 극단적으로 얇아지도록 기판을 과도하게 연마하였으나, 본 발명에 따르면, 기판을 과도하게 연마하지 않고 기판의 소정 깊이까지 드레인 전극의 일부가 신장되기 때문에 얇은 두께로 인한 웨이퍼의 휘어짐 및 기판 상에 형성된 물질들의 균열, 그리고 웨이퍼 취급의 곤란함 등의 문제가 없다.

Claims (20)

  1. 제 1 도전형 기판;
    상기 기판의 정면에 형성된 저농도의 제 1 도전형 드리프트 영역;
    상기 드리프트 영역의 표면에 형성된 제 2 도전형 바디영역;
    상기 바디 영역 내에 형성된 제 1 도전형 소오스 영역;
    상기 기판의 배면에 형성되며 상기 기판의 소정 깊이까지 신장된 부분을 가지는 드레인 전극을 포함하는 전력 반도체 장치.
  2. 청구항 1에 있어서,
    상기 기판의 배면에 형성된 트렌치를 더 포함하되,
    상기 드레인 전극은 상기 기판의 배면에 형성되되, 일부분이 신장되어 상기 트렌치 내에 채워진 것을 특징으로 하는 전력 반도체 장치.
  3. 청구항 2에 있어서,
    상기 트렌치는 행 방향 및 열 방향으로 배열된 도트 형상인 것을 특징으로 하는 전력 반도체 장치.
  4. 청구항 2에 있어서,
    상기 트렌치는 행 방향 및 열 방향으로 배열된 장방형 콘케이브 형상인 것을 특징으로 하는 전력 반도체 장치.
  5. 청구항 2에 있어서,
    상기 트렌치는 메쉬 형상인 것을 특징으로 하는 전력 반도체 장치.
  6. 청구항 2에 있어서,
    상기 트렌치는 복수개의 평행한 라인으로 구성된 스트라이프 형상인 것을 특징으로 하는 전력 반도체 장치.
  7. 청구항 1에 있어서,
    상기 드레인 전극은 금속막인 것을 특징으로 하는 전력 반도체 장치.
  8. 청구항 1에 있어서,
    상기 게이트 전극의 단부는 상기 소오스 영역에 정렬되고, 상기 채널 영역의 상부 및 상기 바디 영역외부의 에피택시얼층 상부까지 확장된 것을 특징으로 하는 전력 반도체 장치.
  9. n+ 기판;
    상기 기판의 정면에 형성된 n- 에피택시얼층;
    상기 에피택시얼층의 표면에 형성된 p형 바디 영역;
    상기 n- 에피택시얼층으로 부터 이격되어 상기 바디 영역의 표면에 형성된 n+ 소오스 영역;
    상기 소오스 영역의 경계에 단부가 정렬되어 상기 바디 영역 상부에 중첩된 게이트 전극; 및
    상기 기판의 배면에 형성되며, 상기 기판의 소정 깊이까지 신장된 부분을 가지는 드레인 전극을 포함하는 전력 반도체 장치.
  10. 청구항 9에 있어서,
    상기 드레인 전극은 상기 기판의 배면을 덮는 평판으로 형성되며 수직으로 신장되어 상기 기판의 소정 깊이에 도달하는 부분을 포함하는 것을 특징으로 하는 전력 반도체 장치.
  11. 청구항 10에 있어서,
    상기 드레인 전극은 상기 기판의 소정깊이까지 신장된 복수개의 핀(pin)을 가지는 것을 특징으로 하는 전력 반도체 장치.
  12. 청구항 10에 있어서,
    상기 드레인 전극은 상기 기판의 소정 깊이까지 신장된 장방형의 돌출부를 가지는 것을 특징으로 하는 전력 반도체 장치.
  13. 청구항 10에 있어서,
    상기 드레인 전극은 상기 기판의 소정 깊이까지 신장된 메쉬형 돌출부를 가지는 것을 특징으로 하는 전력 반도체 장치.
  14. 청구항 10에 있어서,
    상기 드레인 전극은 상기 기판의 소정 깊이까지 신장된 복수개의 평행한 핀(fin)을 가지는 것을 특징으로 하는 전력 반도체 장치.
  15. 반도체 기판의 정면에 에피택시얼층을 형성하는 단계;
    상기 에피택시얼층의 표면에 바디 영역 및 소오스 영역을 형성하는 단계;
    상기 에피택시얼층 상에 게이트 절연막을 형성하는 단계;
    상기 에피택시얼층의 상부에 상기 소오스 영역에 단부가 정렬되어 상기 바디 영역에 중첩되는 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계;
    상기 반도체 기판의 배면을 패터닝하여 트렌치를 형성하는 단계; 및
    상기 반도체 기판의 배면에 상기 트렌치를 채우는 드레인 전극을 형성하는 단계를 포함하는 전력 반도체 장치 형성 방법.
  16. 청구항 15에 있어서,
    상기 트렌치를 형성하기 전에 상기 반도체 기판의 배면을 연마하여 상기 반도체 기판의 두께를 줄이는 단계를 더 포함하고, 상기 트렌치는 상기 두께가 줄어 든 반도체 기판의 배면에 형성하는 전력 반도체 장치의 형성방법.
  17. 청구항 15에 있어서,
    상기 트렌치는 행 방향 및 열 방향으로 배열된 복수개의 도트 형상으로 형성하는 것을 특징으로 하는 전력 반도체 장치의 형성 방법.
  18. 청구항 15에 있어서,
    상기 트렌치는 행 방향 및 열 방향으로 배열된 복수개의 장방형 콘케이브 형상으로 형성하는 것을 특징으로 하는 전력 반도체 장치의 형성 방법.
  19. 청구항 15에 있어서,
    상기 트렌치는 복수개의 평행한 슬릿으로 구성된 스트라이프 형상으로 형성하는 것을 특징으로 하는 전력 반도체 장치의 형성 방법.
  20. 청구항 15에 있어서,
    상기 드레인 전극은 금속막으로 형성하는 것을 특징으로 하는 전력 반도체 장치의 형성 방법.
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