JP5668758B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5668758B2
JP5668758B2 JP2012541698A JP2012541698A JP5668758B2 JP 5668758 B2 JP5668758 B2 JP 5668758B2 JP 2012541698 A JP2012541698 A JP 2012541698A JP 2012541698 A JP2012541698 A JP 2012541698A JP 5668758 B2 JP5668758 B2 JP 5668758B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
electrode
insulating film
opening
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012541698A
Other languages
English (en)
Other versions
JPWO2012060014A1 (ja
Inventor
多木　俊裕
俊裕 多木
理人 西森
理人 西森
忠紘 今田
忠紘 今田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPWO2012060014A1 publication Critical patent/JPWO2012060014A1/ja
Application granted granted Critical
Publication of JP5668758B2 publication Critical patent/JP5668758B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
ＧａＮ、ＡｌＮ、ＩｎＮ等の窒化物半導体は、バンドギャップも広く、また、材料特性にも優れているため、高耐圧電子デバイス、短波長発光デバイス等の用途に用いることができる。特に、高耐圧電子デバイスとなる電界効果型トランジスタについては、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）について検討がされており、高出力・高効率増幅器や大電力スイッチングデバイス等に用いることができる。
ところで、従来の横型構造（基板面に対し略平行に電流が流れる構造）のＨＥＭＴ等では、大電力・高耐圧スイッチングデバイス等に用いるために、十分な耐圧を確保しようとすると、電極間距離を長く形成する必要がある。この場合、形成されるデバイスのチップサイズが大きくなってしまい、１枚のウエハから製造することのできるチップ数が少なくなり、製造コストが増大し、高コストなものとなってしまう。
従って、大電力・高耐圧スイッチングデバイスにおいて、チップサイズを小さくすることが可能である縦型構造（基板面に対し略垂直方向に電流が流れる構造）の電界効果型トランジスタが注目されている。
特開２００２−３５９２５６号公報 特開２００８−５３４４８号公報
Applied Physics Express 1 (2008) 011105 Applied Physics Express 1 (2008) 021104
縦型構造の電界効果型トランジスタは、例えば、基板の一方の面にソース電極が形成され、他方の面にドレイン電極が形成される構造のものである。具体的に、図１に基づき縦型構造の電界効果型トランジスタについて説明する。
この縦型構造の電界効果型トランジスタは、ｎ＋−ＳｉＣまたは、ｎ＋−ＧａＮ等からなる基板６１１上に、ｎ−ＧａＮ層６１２、ｐ−ＧａＮ層６１３、ｎ−ＧａＮ層６１４が形成されており、ｎ−ＧａＮ層６１４の表面の一部には、ソース電極６２１が形成されている。また、ｎ−ＧａＮ層６１４の表面より、ｎ−ＧａＮ層６１４、ｐ−ＧａＮ層６１３、ｎ−ＧａＮ層６１２の一部をエッチングすることにより開口部が形成されており、ｎ−ＧａＮ層６１４の表面及び開口部の内部の表面を覆うように絶縁膜６１５が形成されている。また、開口部には、絶縁膜６１５を介しゲート電極６２２が形成されており、基板６１１の裏面、即ち、半導体層が形成されている面の反対側の面には、ドレイン電極６２３が形成されている。
このような構造の電界効果型トランジスタでは、ソース電極６２１とドレイン電極６２３との間に電圧が印加されると、ゲート電極６２２の電位にかかわらず、ｐ−ＧａＮ層６１３を通過するリーク電流が発生する。即ち、破線矢印Ａで示される電流経路となる領域以外の領域において、破線矢印Ｂで示されるｐ−ＧａＮ層６１３を流れるリーク電流が発生する。このようなリーク電流が発生した場合、電界効果型トランジスタにおける特性が低下してしまう。
このため、絶縁耐圧が高く、チップサイズが小さい半導体装置において、リーク電流の少ない構造の半導体装置及び半導体装置の製造方法が望まれている。
本実施の形態の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面において、前記ゲート電極に対応する部分に形成されたドレイン電極と、前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、前記第１の半導体層が露出している前記裏面除去領域に形成された第４の電極と、前記半導体基板の他方の面において、前記ゲート電極に対応する部分に形成されたドレイン電極と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されているドレイン電極と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、前記開口部内にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、前記第３の半導体層上にソース電極を形成する工程と、前記半導体基板の他方の面において、前記ゲート電極に対応する部分にドレイン電極を形成する工程と、前記半導体基板の他方の面において、前記ソース電極に対応する部分に第４の電極を形成する工程と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、前記開口部内にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、前記第３の半導体層上にソース電極を形成する工程と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、前記裏面除去領域に第４の電極を形成する工程と、前記半導体基板の他方の面において、前記ゲート電極に対応する部分にドレイン電極を形成する工程と、を有することを特徴とする。
開示の半導体装置及び半導体装置の製造方法によれば、絶縁耐圧が高く、チップサイズが小さい半導体装置において、リーク電流を少なくすることができる。
縦型構造の電界効果型トランジスタの構造図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造工程図（１） 第１の実施の形態における半導体装置の製造工程図（２） 第１の実施の形態における半導体装置の製造工程図（３） 第２の実施の形態における半導体装置の製造工程図（１） 第２の実施の形態における半導体装置の製造工程図（２） 第２の実施の形態における半導体装置の製造工程図（３） 第３の実施の形態における半導体装置の製造工程図（１） 第３の実施の形態における半導体装置の製造工程図（２） 第３の実施の形態における半導体装置の製造工程図（３） 第４の実施の形態における半導体装置の製造工程図（１） 第４の実施の形態における半導体装置の製造工程図（２） 第４の実施の形態における半導体装置の製造工程図（３） 第５の実施の形態における半導体装置の製造工程図（１） 第５の実施の形態における半導体装置の製造工程図（２） 第５の実施の形態における半導体装置の製造工程図（３）
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
（半導体装置）
次に、本実施の形態における半導体装置について説明する。図２に示されるように、本実施の形態における半導体装置は、縦型構造の電界効果型トランジスタである。具体的には、ｎ＋−ＳｉＣまたは、ｎ＋−ＧａＮ等からなる基板１１上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４が形成されており、ｎ−ＧａＮ層１４の表面の一部には、ソース電極２１が形成されている。また、ｎ−ＧａＮ層１４の表面より、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１２の一部をエッチングすることにより開口部が形成されており、ｎ−ＧａＮ層１４の表面及び開口部の内部表面を覆うようにゲート絶縁膜１５が形成されている。開口部には、ゲート絶縁膜１５を介しゲート電極２２が形成されている。
また、基板１１の裏面、即ち、半導体層が形成されている面の反対側の面には、ゲート電極２２の形成されている領域及びその周囲に対応する部分に、ドレイン電極２３が形成されている。また、ドレイン電極２３が形成されている領域以外の領域であって、ソース電極２１の形成されている領域及びその周囲に対応する部分には、裏面絶縁膜となる絶縁膜３２を介し、第４の電極３１が形成されている。ドレイン電極２３と第４の電極３１との間は、絶縁膜３２により絶縁性が保たれている。
本実施の形態における半導体装置では、第４の電極３１には、ソース電極２１またはゲート電極２２に印加される電位と略等しい電位が印加されている。これにより、ゲート電極２２にオン状態となる電位が印加された場合、破線矢印Ｃに示されるように、ゲート絶縁膜１５を介したゲート電極２２近傍におけるｐ−ＧａＮ層１３において電流が流れる。しかしながら、それよりも外側の領域のｐ−ＧａＮ層１３においては殆どリーク電流が流れることはない。
ここで、第４の電極３１にソース電極２１の電位と同じ電位を印加し、ゲート電極２２にオン状態となる電位を印加した場合、ゲート絶縁膜１５を介したゲート電極２２近傍におけるｐ−ＧａＮ層１３において、ソース電極２１からドレイン電極２３に電流が流れる。しかしながら、第４の電極３１とソース電極２１とは同電位となっており、また、絶縁膜３２が形成されているため、ソース電極２１から第４の電極３１に電流が流れることはない。
よって、ゲート電極２２に、ソース電極２１とドレイン電極２３との間に流れる電流がオフとなるような電位が印加された場合においても、ソース電極２１とドレイン電極２３との間には殆ど電流が流れることはない。即ち、本実施の形態における半導体装置では、オン状態において破線矢印Ｃに示すように、ゲート電極２２近傍となるゲート絶縁膜１５を介したｐ−ＧａＮ層１３の領域には電流は流れるが、それ以外の領域では電流は流れない。よって、オフ状態においてリーク電流を大幅に減らすことができ、素子特性を向上させることができる。
また、第４の電極３１に印加される電位が、ゲート電極２２に印加される電位と略等しい場合においても同様であり、この場合においても、破線矢印Ｃに示すように、ゲート電極２２近傍のｐ−ＧａＮ層１３にのみ電流を流すことができる。これにより、リーク電流を減らすことができる。尚、第４の電極３１に印加される電位は、ドレイン電極２３に印加される電位以下であって、ソース電極２１またはゲート電極２２に印加される電位以上であれば、同様の効果を得ることができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図３から図５に基づき説明する。
最初に、図３（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
ｎ−ＧａＮ層１２は、１μｍ〜１０μｍの厚さで形成されており、不純物元素としてＳｉが１×１０１７〜１×１０２０ｃｍ−３ドーピングされている。ｐ−ＧａＮ層１３は、１０ｎｍ〜１μｍの厚さで形成されており、不純物元素としてＭｇが約１×１０１９ｃｍ−３ドーピングされている。ｎ−ＧａＮ層１４は、１０ｎｍ〜１μｍの厚さで形成されており、不純物元素としてＳｉが１×１０１７〜１×１０２０ｃｍ−３ドーピングされている。
次に、図３（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。具体的には、ｎ−ＧａＮ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４１の形成される領域に開口を有するレジストパターンを形成する。この後、塩素を含むガスを用いてＲＩＥ（Reactive Ion Etching）等のドライエッチングを行なうことにより、ｎ−ＧａＮ層１４、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１２の一部を除去し、開口部４１を形成する。
次に、図３（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。具体的には、プラズマＣＶＤ（Chemical Vapor Deposition）により開口部４１の内部及びｎ−ＧａＮ層１４の表面にＳｉＮからなるゲート絶縁膜１５を１ｎｍ〜１μｍの厚さで成膜する。この後、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２２が形成される領域に開口を有するレジストパターンを形成する。更に、この後、真空蒸着によりＮｉ等からなる金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属膜をリフトオフによりレジストパターンとともに除去する。これにより、開口部４１にはゲート絶縁膜１５を介してゲート電極２２を形成することができる。
次に、図４（ａ）に示されるように、ソース電極２１を形成する。具体的には、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極２１が形成される領域に開口を有するレジストパターンを形成する。この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより、ゲート絶縁膜１５を除去し、ｎ−ＧａＮ層１４の表面を露出させる。更に、この後、真空蒸着等によりＴｉ／Ａｕ等からなる金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属膜をリフトオフによりレジストパターンとともに除去する。これによりｎ−ＧａＮ層１４上にソース電極２１を形成することができ、この後、窒素雰囲気中において熱処理を行なうことによりオーミックコンタクトさせることができる。
次に、図４（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極２３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。この際、ソース電極２１が形成されている領域に対応する部分には、ドレイン電極２３は形成されない。
次に、図４（ｃ）に示されるように、基板１１の裏面及びドレイン電極２３上に絶縁膜３２を形成する。具体的には、基板１１の裏面及びドレイン電極２３上にプラズマＣＶＤによりＳｉＮからなる絶縁膜３２を１０ｎｍ〜１０μｍの厚さで成膜する。
次に、図５（ａ）に示されるように、絶縁膜３２上であって、ドレイン電極２３の形成されていない領域に第４の電極３１を形成する。具体的には、絶縁膜３２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極３１が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより、絶縁膜３２上において、ドレイン電極２３の形成されていない領域であって、ソース電極２１の形成されている領域に対応する部分に第４の電極３１を形成する。
次に、図５（ｂ）に示されるように、第４の電極３１を含む領域上に絶縁膜４２を形成し、更に、ドレイン電極２３の形成されている領域における絶縁膜３２及び４２の一部を除去することにより開口部４３を形成する。具体的には、第４の電極３１を含む領域上にプラズマＣＶＤによりＳｉＮからなる絶縁膜４２を成膜する。この後、絶縁膜４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより絶縁膜３２及び４２の一部を除去し、ドレイン電極２３の表面を露出させる。
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極３１とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置の別の構造のものとしては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極３１とが電気的に接続されている構造のものであってもよい。
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置の製造方法について、図６から図８に基づき説明する。
最初に、図６（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
次に、図６（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
次に、図６（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
次に、図７（ａ）に示されるように、ソース電極２１を形成する。
次に、図７（ｂ）に示されるように、基板１１の裏面に裏面絶縁膜となる絶縁膜１３２を形成する。具体的には、基板１１の裏面にプラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ〜１０μｍの厚さで成膜する。
次に、図７（ｃ）に示されるように、絶縁膜１３２上であって、ゲート電極２２が形成されている領域に対応する部分を除いた領域に第４の電極１３３を形成する。具体的には、絶縁膜１３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極１３３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより絶縁膜１３２上において、ゲート電極２２が形成されている領域に対応する部分を除いた領域であって、ソース電極２１が形成されている領域に対応する部分に第４の電極１３３を形成する。
次に、図８（ａ）に示されるように、第４の電極１３３及び絶縁膜１３２上に絶縁膜１４２を形成し、更に、ゲート電極２２が形成されている領域に対応する部分の絶縁膜１３２及び絶縁膜１４２を除去し開口部１４３を形成する。具体的には、第４の電極１３３及び絶縁膜１３２上にプラズマＣＶＤによりＳｉＮからなる絶縁膜１４２を成膜する。この後、絶縁膜１４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部１４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いたＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域における絶縁膜１３２及び１４２を除去し、基板１１の裏面の一部を露出させて開口部１４３を形成する。
次に、図８（ｂ）に示されるように、絶縁膜１４２上及び露出している基板１１の裏面に、Ａｕ等を含む金属積層膜を成膜しドレイン電極１４４を形成する。このドレイン電極１４４は、開口部１４３において裏面が露出している基板１１と接続される。
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極１３３とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置としては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極１３３とが電気的に接続されている構造のものであってもよい。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置の製造方法について、図９から図１１に基づき説明する。
最初に、図９（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
次に、図９（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
次に、図９（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
次に、図１０（ａ）に示されるように、ソース電極２１を形成する。
次に、図１０（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分を除いた領域の一部をドライエッチングまたはイオンミリング等により除去しｎ−ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、基板１１の裏面が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンの形成されていない領域の基板１１及びｎ−ＧａＮ層１２の一部をドライエッチング等により除去し、ｎ−ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。形成される裏面除去領域２３０は、基板１１の裏面側において、ソース電極２１が形成されている領域に対応する部分に形成される。
次に、図１０（ｃ）に示されるように、基板１１の裏面及びｎ−ＧａＮ層１２が露出している裏面除去領域２３０に裏面絶縁膜となる絶縁膜２３２を形成する。具体的には、プラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ〜１０μｍの厚さで成膜する。
次に、図１１（ａ）に示されるように、裏面除去領域２３０に形成された絶縁膜２３２上に、第４の電極２３３を形成する。具体的には、絶縁膜２３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極２３３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより裏面除去領域２３０に形成されている絶縁膜２３２上に、第４の電極２３３を形成する。このように形成された第４の電極２３３は、ソース電極２１が形成されている領域に対応する部分に形成される。
次に、図１１（ｂ）に示されるように、第４の電極２３３及び絶縁膜２３２上に絶縁膜２４２を形成し、更に、ゲート電極２２が形成されている領域に対応する部分の絶縁膜２３２及び絶縁膜２４２を除去し開口部２４３を形成する。具体的には、第４の電極２３３及び絶縁膜２３２上にプラズマＣＶＤによりＳｉＮからなる絶縁膜２４２を成膜する。この後、絶縁膜２４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部２４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いたＲＩＥ等のドライエッチングを行なうことによりレジストパターンの形成されていない領域における絶縁膜２３２及び２４２を除去し、基板１１の裏面の一部を露出することにより開口部２４３を形成する。
次に、図１１（ｃ）に示されるように、基板１１の裏面が露出している開口部２４３に接続されるドレイン電極２４４を形成する。具体的には、絶縁膜２４２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極２４４が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより基板１１の裏面が露出している開口部２４３に接続されるドレイン電極２４４を形成することができる。
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極２３３とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置の別の構造のものとしては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極２３３とが電気的に接続されている構造のものであってもよい。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態における半導体装置の製造方法について、図１２から図１４に基づき説明する。
最初に、図１２（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
次に、図１２（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
次に、図１２（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
次に、図１３（ａ）に示されるように、ソース電極２１を形成する。具体的には、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極２１が形成される領域に開口を有するレジストパターンを形成する。
次に、図１３（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。尚、ソース電極２１が形成されている領域に対応する部分には、ドレイン電極２３は形成されない。
次に、図１３（ｃ）に示されるように、基板１１の裏面及びドレイン電極２３上に絶縁膜３２を形成する。具体的には、基板１１の裏面及びドレイン電極２３上にプラズマＣＶＤによりＳｉＮからなる絶縁膜３２を１０ｎｍ〜１０μｍの厚さで成膜する。
次に、図１４に示されるように、ドレイン電極２３の形成されている領域における絶縁膜３２の一部を除去することにより開口部３４３を形成する。具体的には、絶縁膜３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３４３の形成される領域に開口を有するレジストパターンを形成する。この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより、レジストパターンの形成されていない領域における絶縁膜３２を除去し、ドレイン電極２３の表面の一部を露出させる。
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ドレイン電極２３は基板１１の裏面において、ゲート電極２２が形成されている領域に対応した部分に形成されており、ソース電極２１が形成されている領域に対応する部分には形成されていない。よって、第４の電極を設けることなく、ソース−ドレイン間に流れるリーク電流を減らすことができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第５の実施の形態〕
次に、第５の実施の形態における半導体装置の製造方法について、図１５から図１７に基づき説明する。
最初に、図１５（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
次に、図１５（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
次に、図１５（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
次に、図１６（ａ）に示されるように、ソース電極２１を形成する。
次に、図１６（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分を除いた領域の一部をドライエッチングまたはイオンミリング等により除去しｎ−ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、基板１１の裏面が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンの形成されていない領域の基板１１及びｎ−ＧａＮ層１２の一部をドライエッチング等を行なうことにより除去し、裏面除去領域２３０を形成する。形成される裏面除去領域２３０は、ソース電極２１が形成されている領域に対応する部分に形成される。
次に、図１６（ｃ）に示されるように、基板１１の裏面及びｎ−ＧａＮ層１２が露出している裏面除去領域２３０に絶縁膜２３２を形成する。具体的には、プラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ〜１０μｍの厚さで成膜する。
次に、図１７（ａ）に示されるように、ゲート電極２２が形成されている領域に対応する部分の絶縁膜２３２を除去し開口部４４３を形成する。具体的には、絶縁膜２３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域における絶縁膜４３２を除去し、基板１１の裏面を露出させて開口部４４３を形成する。
次に、図１７（ｂ）に示されるように、基板１１の裏面が露出している開口部４４３において接続されるドレイン電極４４４を形成する。具体的には、絶縁膜２３２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極４４４が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これによりレイン電極４４４を形成することができる。ドレイン電極４４４は、基板１１の裏面が露出している開口部４４３において、基板１１の裏面と接続される。
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ドレイン電極２３は基板１１の裏面において、ゲート電極２２が形成されている領域に対応した部分に形成されており、ソース電極２１が形成されている領域に対応する武運には形成されてはいない。よって、第４の電極を設けることなく、ソース−ドレイン間に流れるリーク電流を減らすことができる。
尚、上記以外の内容については、第３の実施の形態と同様である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１１ 基板
１２ ｎ−ＧａＮ層
１３ ｐ−ＧａＮ層
１４ ｎ−ＧａＮ層
１５ ゲート絶縁膜
２１ ソース電極
２２ ゲート電極
２３ ドレイン電極
３１ 第４の電極
３２ 絶縁膜（裏面絶縁膜）
４２ 絶縁膜
４３ 開口部

Claims (10)

  1. 導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
    前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
    前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
    前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
    前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
    前記第３の半導体層の表面に形成されたソース電極と、
    前記半導体基板の他方の面において、前記ゲート電極に対応する部分に形成されたドレイン電極と、
    前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、
    を有することを特徴とする半導体装置。
  2. 前記第４の電極は、前記半導体基板の他方の面に形成された裏面絶縁膜上に形成されているものであることを特徴とする請求項１に記載の半導体装置。
  3. 導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
    前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
    前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
    前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
    前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
    前記第３の半導体層の表面に形成されたソース電極と、
    前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、
    前記第１の半導体層が露出している前記裏面除去領域に形成された第４の電極と、
    前記半導体基板の他方の面において、前記ゲート電極に対応する部分に形成されたドレイン電極と、
    を有することを特徴とする半導体装置。
  4. 前記第４の電極は、前記第１の半導体層が露出している裏面絶縁膜上に形成されているものであることを特徴とする請求項３に記載の半導体装置。
  5. 前記第４の電極に印加される電位は、前記ドレイン電極に印加される電位から前記ソース電極に印加される電位の間の電位であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 前記第４の電極に印加される電位は、前記ソース電極に印加される電位であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする請求項１から６のいずれかに記載の半導体装置。
  8. 導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
    前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
    前記開口部内にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
    前記第３の半導体層上にソース電極を形成する工程と、
    前記半導体基板の他方の面において、前記ゲート電極に対応する部分にドレイン電極を形成する工程と、
    前記半導体基板の他方の面において、前記ソース電極に対応する部分に第４の電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
    前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
    前記開口部内にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
    前記第３の半導体層上にソース電極を形成する工程と、
    前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、
    前記裏面除去領域に第４の電極を形成する工程と、
    前記半導体基板の他方の面において、前記ゲート電極に対応する部分にドレイン電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 前記第４の電極に印加される電位は、前記ソース電極に印加される電位であることを特徴とする請求項８または９に記載の半導体装置の製造方法。
JP2012541698A 2010-11-05 2010-11-05 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5668758B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/069733 WO2012060014A1 (ja) 2010-11-05 2010-11-05 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2012060014A1 JPWO2012060014A1 (ja) 2014-05-12
JP5668758B2 true JP5668758B2 (ja) 2015-02-12

Family

ID=46024144

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012541698A Expired - Fee Related JP5668758B2 (ja) 2010-11-05 2010-11-05 半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (2) US9564527B2 (ja)
JP (1) JP5668758B2 (ja)
CN (1) CN103201841B (ja)
WO (1) WO2012060014A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175089A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2015130374A (ja) * 2014-01-06 2015-07-16 日本電信電話株式会社 窒化物半導体装置の製造方法
US10608102B2 (en) * 2017-09-29 2020-03-31 Electronics And Telecommunications Research Institute Semiconductor device having a drain electrode contacting an epi material inside a through-hole and method of manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7011A (en) * 1850-01-08 Mill foe
JPH04233764A (ja) * 1990-07-30 1992-08-21 Texas Instr Inc <Ti> 縦形トランジスタ
JPH08321611A (ja) * 1995-05-26 1996-12-03 Matsushita Electric Works Ltd 半導体装置
JPH11354786A (ja) * 1998-06-10 1999-12-24 Furukawa Electric Co Ltd:The 絶縁ゲート型バイポーラトランジスタとその製造方法
DE10038190A1 (de) * 2000-08-04 2002-02-21 Siced Elect Dev Gmbh & Co Kg Halbleiteraufbau mit lokal ausgedünntem Substrat
JP2004022644A (ja) * 2002-06-13 2004-01-22 Toyota Central Res & Dev Lab Inc Ｍｏｓｆｅｔ
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4374455A (en) * 1979-10-30 1983-02-22 Rca Corporation Method for manufacturing a vertical, grooved MOSFET
US4839310A (en) * 1988-01-27 1989-06-13 Massachusetts Institute Of Technology High mobility transistor with opposed-gates
KR100223198B1 (ko) * 1996-04-11 1999-10-15 다니구찌 이찌로오, 기타오카 다카시 높은 강복 전압을 갖는 반도체 장치 및 그 제조 방법
GB0104342D0 (en) * 2001-02-22 2001-04-11 Koninkl Philips Electronics Nv Semiconductor devices
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
KR100584776B1 (ko) * 2004-03-05 2006-05-29 삼성전자주식회사 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법
JP4974454B2 (ja) * 2004-11-15 2012-07-11 株式会社豊田中央研究所 半導体装置
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US8110868B2 (en) * 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
KR100684199B1 (ko) * 2005-11-15 2007-02-20 삼성전자주식회사 전력 반도체 장치 및 그 제조 방법
JP2008053448A (ja) 2006-08-24 2008-03-06 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
EP2117040B1 (en) * 2007-02-27 2018-05-16 Fujitsu Limited Compound semiconductor device and process for producing the same
US7829940B2 (en) * 2008-06-27 2010-11-09 Infineon Technologies Austria Ag Semiconductor component arrangement having a component with a drift zone and a drift control zone
US8193584B2 (en) * 2008-06-30 2012-06-05 Infineon Technologies Austria Ag Semiconductor component including a drift zone and a drift control zone
US8247874B2 (en) * 2010-08-26 2012-08-21 Infineon Technologies Austria Ag Depletion MOS transistor and charging arrangement

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7011A (en) * 1850-01-08 Mill foe
JPH04233764A (ja) * 1990-07-30 1992-08-21 Texas Instr Inc <Ti> 縦形トランジスタ
JPH08321611A (ja) * 1995-05-26 1996-12-03 Matsushita Electric Works Ltd 半導体装置
JPH11354786A (ja) * 1998-06-10 1999-12-24 Furukawa Electric Co Ltd:The 絶縁ゲート型バイポーラトランジスタとその製造方法
DE10038190A1 (de) * 2000-08-04 2002-02-21 Siced Elect Dev Gmbh & Co Kg Halbleiteraufbau mit lokal ausgedünntem Substrat
JP2004022644A (ja) * 2002-06-13 2004-01-22 Toyota Central Res & Dev Lab Inc Ｍｏｓｆｅｔ
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
US20130228795A1 (en) 2013-09-05
JPWO2012060014A1 (ja) 2014-05-12
US20170104098A1 (en) 2017-04-13
CN103201841A (zh) 2013-07-10
US9564527B2 (en) 2017-02-07
WO2012060014A1 (ja) 2012-05-10
CN103201841B (zh) 2016-06-22

Similar Documents

Publication Publication Date Title
CN106486543B (zh) 半导体器件及其制造方法
JP5775321B2 (ja) 半導体装置及びその製造方法、電源装置
CN103579328B (zh) 高电子迁移率晶体管及其制造方法
JP5183913B2 (ja) 半導体装置の製造方法
JP2013004967A (ja) エンハンスメント型ｉｉｉ−ｖ族高電子移動度トランジスタ（ｈｅｍｔ）および製造方法
JP5635888B2 (ja) 高導電性のソース／ドレイン接点を有するｉｉｉ族窒化物トランジスタ及びその製造方法
JP2012119638A (ja) 化合物半導体装置及びその製造方法
JP5202897B2 (ja) 電界効果トランジスタおよびその製造方法
JPWO2010122628A1 (ja) 化合物半導体装置及びその製造方法
US20170104098A1 (en) Semiconductor device
JP2017092282A (ja) 半導体装置
US9564503B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2008306027A (ja) 半導体装置の製造方法
JP4908856B2 (ja) 半導体装置とその製造法
JP2018157100A (ja) 窒化物半導体装置
Wang et al. Ti3C2Tx MXene van der Waals gate contact for GaN high electron mobility transistors
JP5673501B2 (ja) 化合物半導体装置
JP2015032628A (ja) 半導体装置の製造方法
JP2017092384A (ja) 半導体装置の製造方法
JP6166508B2 (ja) 半導体装置及び半導体装置の製造方法
JP6874586B2 (ja) 半導体装置、及び半導体装置の製造方法
JP6048732B2 (ja) 半導体装置およびその製造方法
JP6052977B2 (ja) 半導体装置およびその製造方法
JP5725749B2 (ja) 半導体装置の製造方法
TWI791364B (zh) 常關型氮化鎵元件的製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140527

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141201

R150 Certificate of patent or registration of utility model

Ref document number: 5668758

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees