JPH11354786A - 絶縁ゲート型バイポーラトランジスタとその製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタとその製造方法Info
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- JPH11354786A JPH11354786A JP16247998A JP16247998A JPH11354786A JP H11354786 A JPH11354786 A JP H11354786A JP 16247998 A JP16247998 A JP 16247998A JP 16247998 A JP16247998 A JP 16247998A JP H11354786 A JPH11354786 A JP H11354786A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 ＧaＮ系化合物半導体を用いた高耐圧で大電
流制御可能な絶縁ゲート型バイポーラトランジスタを実
現する。 【解決手段】 Ｓiからなる結晶性の良好な基板結晶１
上にＧaＮ系化合物半導体からなるｐ型半導体層４およ
びｎ型半導体層５を順に積層形成し、このｎ型半導体層
にｐ型不純物拡散領域７およびｎ型不純物拡散領域８を
選択的に成形してトランジスタを設ける。そしてｎ型不
純物拡散領域の上面にエミッタ電極Ｅを形成すると共
に、溝により露出させたｎ型半導体層上に絶縁層９を介
してゲート電極Ｇを形成する。更に基板結晶を裏面側か
ら選択的に除去して露出させたｐ型半導体層の下面にコ
レクタ電極Ｃを形成した素子構造とする。
流制御可能な絶縁ゲート型バイポーラトランジスタを実
現する。 【解決手段】 Ｓiからなる結晶性の良好な基板結晶１
上にＧaＮ系化合物半導体からなるｐ型半導体層４およ
びｎ型半導体層５を順に積層形成し、このｎ型半導体層
にｐ型不純物拡散領域７およびｎ型不純物拡散領域８を
選択的に成形してトランジスタを設ける。そしてｎ型不
純物拡散領域の上面にエミッタ電極Ｅを形成すると共
に、溝により露出させたｎ型半導体層上に絶縁層９を介
してゲート電極Ｇを形成する。更に基板結晶を裏面側か
ら選択的に除去して露出させたｐ型半導体層の下面にコ
レクタ電極Ｃを形成した素子構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧaＮ系化合物半
導体を用いて構成される高耐圧で大電流制御可能な絶縁
ゲート型バイポーラトランジスタとその製造方法に関す
る。
導体を用いて構成される高耐圧で大電流制御可能な絶縁
ゲート型バイポーラトランジスタとその製造方法に関す
る。
【０００２】
【関連する背景技術】絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）は、ＭＯＳ型電界効果トランジスタが
有する高速動作性と、バイポーラトランジスタが有する
低損失性とを兼ね備えた特徴を有し、大電力の制御用の
パワーデバイスの１つとして注目されている。
スタ（ＩＧＢＴ）は、ＭＯＳ型電界効果トランジスタが
有する高速動作性と、バイポーラトランジスタが有する
低損失性とを兼ね備えた特徴を有し、大電力の制御用の
パワーデバイスの１つとして注目されている。
【０００３】この種のＩＧＢＴは、素子構造的には、Ｎ
チャネル型のＭＯＳ-ＦＥＴのドレイン層をなすｎ型半
導体層の下面側にコレクタとしてのｐ+型半導体層を設
けたｐ+ｎ-ｐｎ+からなる４層構造をなし、ゲート電極
とエミッタ電極との間に加えられた電圧により、上記ゲ
ート電極直下のｐ型半導体層にＮ型のチャネルを形成す
る。そしてエミッタ電極下のｎ+半導体層から、ＭＯＳ-
ＦＥＴにおけるドレイン層としてのｎ-型半導体層へと
電子を注入する。この電子は前記ｐ+型半導体層（コレ
クタ）、ｎ-型半導体層（ベース／ドレイン）、および
ｐ型半導体層（エミッタ）からなるバイポーラトランジ
スタに対する小数キャリアとなり、コレクタとしてのｎ
+半導体層からの正孔（ホール）の流れ込みを制御する
如く動作する。
チャネル型のＭＯＳ-ＦＥＴのドレイン層をなすｎ型半
導体層の下面側にコレクタとしてのｐ+型半導体層を設
けたｐ+ｎ-ｐｎ+からなる４層構造をなし、ゲート電極
とエミッタ電極との間に加えられた電圧により、上記ゲ
ート電極直下のｐ型半導体層にＮ型のチャネルを形成す
る。そしてエミッタ電極下のｎ+半導体層から、ＭＯＳ-
ＦＥＴにおけるドレイン層としてのｎ-型半導体層へと
電子を注入する。この電子は前記ｐ+型半導体層（コレ
クタ）、ｎ-型半導体層（ベース／ドレイン）、および
ｐ型半導体層（エミッタ）からなるバイポーラトランジ
スタに対する小数キャリアとなり、コレクタとしてのｎ
+半導体層からの正孔（ホール）の流れ込みを制御する
如く動作する。
【０００４】
【発明が解決しようとする課題】ところで上述した素子
構造のＩＧＢＴは、専ら、その半導体材料としてＳiを
用いて構成される。これに対して最近では、III-Ｖ族化
合物半導体を素材とする各種の半導体素子が開発されて
おり、このような観点からＳiよりも大きなバンドギャ
ップエネルギを有するＧaＮ系の化合物半導体を用い
て、高耐圧で大電流を制御可能なＩＧＢＴを実現するこ
とが考えられている。
構造のＩＧＢＴは、専ら、その半導体材料としてＳiを
用いて構成される。これに対して最近では、III-Ｖ族化
合物半導体を素材とする各種の半導体素子が開発されて
おり、このような観点からＳiよりも大きなバンドギャ
ップエネルギを有するＧaＮ系の化合物半導体を用い
て、高耐圧で大電流を制御可能なＩＧＢＴを実現するこ
とが考えられている。
【０００５】しかしながら、ＩＧＢＴを実現するに適し
たＧaＮ系化合物半導体からなる大型の基板結晶を得る
こと自体が困難である。これ故、ＧaＮ系化合物半導体
を用いたＩＧＢＴについては、その製造プロセスを含め
て、未だにその研究・開発が進められているのが実情で
ある。
たＧaＮ系化合物半導体からなる大型の基板結晶を得る
こと自体が困難である。これ故、ＧaＮ系化合物半導体
を用いたＩＧＢＴについては、その製造プロセスを含め
て、未だにその研究・開発が進められているのが実情で
ある。
【０００６】本発明はこのような事情を考慮してなされ
たもので、その目的は、ＧaＮ系化合物半導体を用いた
簡易な素子構造の、しかもその製造の容易な絶縁ゲート
型バイポーラトランジスタとその製造方法を提供するこ
とにある。
たもので、その目的は、ＧaＮ系化合物半導体を用いた
簡易な素子構造の、しかもその製造の容易な絶縁ゲート
型バイポーラトランジスタとその製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上述した目的を達成する
べく本発明に係る絶縁ゲート型バイポーラトランジスタ
は、請求項１に記載するように、例えばＳiからなる結
晶性の良好な基板結晶上に順に積層形成されたＧaＮ系
の化合物半導体からなるｐ型半導体層およびｎ型半導体
層と、更に上記ｎ型半導体層上に選択的に形成されたｐ
型不純物拡散領域、およびこのｐ型不純物拡散領域上に
選択的に形成されたｎ型不純物拡散領域とからなる半導
体素子構造を有し、上記ｎ型不純物拡散領域の上面にエ
ミッタ電極を形成すると共に、前記ｎ型半導体層の露出
面から前記ｐ型不純物拡散領域の露出面に掛けて絶縁層
を介してゲート電極を形成し、更に前記基板結晶を選択
的に除去して露出させた前記ｐ型半導体層の下面にコレ
クタ電極を形成した構造として実現される。
べく本発明に係る絶縁ゲート型バイポーラトランジスタ
は、請求項１に記載するように、例えばＳiからなる結
晶性の良好な基板結晶上に順に積層形成されたＧaＮ系
の化合物半導体からなるｐ型半導体層およびｎ型半導体
層と、更に上記ｎ型半導体層上に選択的に形成されたｐ
型不純物拡散領域、およびこのｐ型不純物拡散領域上に
選択的に形成されたｎ型不純物拡散領域とからなる半導
体素子構造を有し、上記ｎ型不純物拡散領域の上面にエ
ミッタ電極を形成すると共に、前記ｎ型半導体層の露出
面から前記ｐ型不純物拡散領域の露出面に掛けて絶縁層
を介してゲート電極を形成し、更に前記基板結晶を選択
的に除去して露出させた前記ｐ型半導体層の下面にコレ
クタ電極を形成した構造として実現される。
【０００８】即ち、本発明は、例えばＳiからなる結晶
性の良好な基板結晶上に、ＧaＮ系化合物半導体層を順
に成長させて絶縁ゲート型バイポーラトランジスタをな
す半導体素子構造を実現し、その最上部に形成されるｎ
型不純物拡散領域の上面にエミッタ電極を形成すると共
に、前記ｎ型半導体層から前記ｐ型不純物拡散領域の各
表面に掛けて設けた絶縁層上にゲート電極を形成し、更
に前記基板結晶をその裏面側から選択的に除去して露出
させた前記ｐ型半導体層の下面にコレクタ電極を形成す
ることで、ＧaＮ系化合物半導体からなる絶縁ゲート型
バイポーラトランジスタを実現したことを特徴としてい
る。
性の良好な基板結晶上に、ＧaＮ系化合物半導体層を順
に成長させて絶縁ゲート型バイポーラトランジスタをな
す半導体素子構造を実現し、その最上部に形成されるｎ
型不純物拡散領域の上面にエミッタ電極を形成すると共
に、前記ｎ型半導体層から前記ｐ型不純物拡散領域の各
表面に掛けて設けた絶縁層上にゲート電極を形成し、更
に前記基板結晶をその裏面側から選択的に除去して露出
させた前記ｐ型半導体層の下面にコレクタ電極を形成す
ることで、ＧaＮ系化合物半導体からなる絶縁ゲート型
バイポーラトランジスタを実現したことを特徴としてい
る。
【０００９】本発明の好ましい態様は、請求項２に記載
するように、前記ｐ型不純物拡散領域を前記ｎ型半導体
層にｐ型不純物を選択的に拡散して形成すると共に、前
記ｎ型不純物拡散領域を上記ｐ型不純物拡散領域にｎ型
不純物を選択的に拡散して形成することを特徴とする。
するように、前記ｐ型不純物拡散領域を前記ｎ型半導体
層にｐ型不純物を選択的に拡散して形成すると共に、前
記ｎ型不純物拡散領域を上記ｐ型不純物拡散領域にｎ型
不純物を選択的に拡散して形成することを特徴とする。
【００１０】また本発明の別の好ましい態様は、請求項
３に記載するように、前記ｐ型不純物拡散領域を前記ｎ
型半導体層上に領域選択成長させて形成すると共に、前
記ｎ型不純物拡散領域を上記ｐ型不純物拡散領域上に領
域選択成長させて形成することを特徴としている。この
際、請求項４に記載するように、前記ｐ型不純物拡散領
域および前記ｎ型不純物拡散領域を、前記基板結晶上に
形成されてゲート部をなす前記ｎ型半導体層よりも大き
なバンドギャップを有するＧaＮ系化合物半導体を用い
て形成することが好ましい。
３に記載するように、前記ｐ型不純物拡散領域を前記ｎ
型半導体層上に領域選択成長させて形成すると共に、前
記ｎ型不純物拡散領域を上記ｐ型不純物拡散領域上に領
域選択成長させて形成することを特徴としている。この
際、請求項４に記載するように、前記ｐ型不純物拡散領
域および前記ｎ型不純物拡散領域を、前記基板結晶上に
形成されてゲート部をなす前記ｎ型半導体層よりも大き
なバンドギャップを有するＧaＮ系化合物半導体を用い
て形成することが好ましい。
【００１１】一方、本発明に係る絶縁ゲート型バイポー
ラトランジスタの製造方法は、請求項５に記載するよう
に、先ず基板結晶上にＧaＮ系化合物半導体を成長させ
るためのバッファ層を形成した後、このバッファ層上に
ＧaＮ系化合物半導体からなるｐ型半導体層およびｎ型
半導体層を順に成長させた後（第１の工程）、上記ｎ型
半導体層上にｐ型不純物拡散領域を選択的に形成した
後、このｐ型不純物拡散領域上にｎ型不純物拡散領域を
選択的に形成し（第２の工程）、次いで前記ｎ型不純物
拡散領域の上面にエミッタ電極を形成すると共に、前記
ｎ型半導体層の露出面から前記ｐ型不純物拡散領域の露
出面に掛けて絶縁層を形成した後、この絶縁層上にゲー
ト電極を形成し（第３の工程）、しかる後、前記基板結
晶の裏面側から該基板結晶と前記バッファ層とを選択的
に除去して前記ｐ型半導体層の下面を露出させた後、こ
のｐ型半導体層の露出面にコレクタ電極を形成する（第
４の工程）ことを特徴としている。
ラトランジスタの製造方法は、請求項５に記載するよう
に、先ず基板結晶上にＧaＮ系化合物半導体を成長させ
るためのバッファ層を形成した後、このバッファ層上に
ＧaＮ系化合物半導体からなるｐ型半導体層およびｎ型
半導体層を順に成長させた後（第１の工程）、上記ｎ型
半導体層上にｐ型不純物拡散領域を選択的に形成した
後、このｐ型不純物拡散領域上にｎ型不純物拡散領域を
選択的に形成し（第２の工程）、次いで前記ｎ型不純物
拡散領域の上面にエミッタ電極を形成すると共に、前記
ｎ型半導体層の露出面から前記ｐ型不純物拡散領域の露
出面に掛けて絶縁層を形成した後、この絶縁層上にゲー
ト電極を形成し（第３の工程）、しかる後、前記基板結
晶の裏面側から該基板結晶と前記バッファ層とを選択的
に除去して前記ｐ型半導体層の下面を露出させた後、こ
のｐ型半導体層の露出面にコレクタ電極を形成する（第
４の工程）ことを特徴としている。
【００１２】特に本発明の好ましい態様は、請求項６に
記載するように前記第２の工程を、前記ｎ型半導体層に
対するｐ型不純物の選択的な拡散処理、およびｐ型不純
物拡散領域に対するｎ型不純物の選択的な拡散処理と、
各領域にそれぞれ拡散した不純物に対する、例えば高温
化加熱による活性化処理とにより実現することを特徴と
している。
記載するように前記第２の工程を、前記ｎ型半導体層に
対するｐ型不純物の選択的な拡散処理、およびｐ型不純
物拡散領域に対するｎ型不純物の選択的な拡散処理と、
各領域にそれぞれ拡散した不純物に対する、例えば高温
化加熱による活性化処理とにより実現することを特徴と
している。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態に係る絶縁ゲート型バイポーラトランジスタと
その製造方法につき、その半導体材料であるＧaＮ系化
合物半導体としてＧaＮを用いる場合を例に説明する。
実施形態に係る絶縁ゲート型バイポーラトランジスタと
その製造方法につき、その半導体材料であるＧaＮ系化
合物半導体としてＧaＮを用いる場合を例に説明する。
【００１４】図１は絶縁ゲート型バイポーラトランジス
タ（ＩＧＢＴ）の製造工程を概略的に分解して示したも
のであり、図２はその製造工程の下で完成されるＩＧＢ
Ｔの概略的な素子構造を示している。
タ（ＩＧＢＴ）の製造工程を概略的に分解して示したも
のであり、図２はその製造工程の下で完成されるＩＧＢ
Ｔの概略的な素子構造を示している。
【００１５】このＩＧＢＴは、例えばＧaＮからなる化
合物半導体層を結晶性良く成長させるべく、そのベース
となる基板結晶１として結晶性が良好で加工性に優れた
Ｓiを準備し、先ず図１(ａ)に示すように上記基板結晶
１上にＧaＮバッファ層２，ｐ-ＧaＮ層３、ｐ+-ＧaＮ層
４、そしてｎ-ＧaＮ層５を順に結晶成長させることから
開始される（第１の工程）。
合物半導体層を結晶性良く成長させるべく、そのベース
となる基板結晶１として結晶性が良好で加工性に優れた
Ｓiを準備し、先ず図１(ａ)に示すように上記基板結晶
１上にＧaＮバッファ層２，ｐ-ＧaＮ層３、ｐ+-ＧaＮ層
４、そしてｎ-ＧaＮ層５を順に結晶成長させることから
開始される（第１の工程）。
【００１６】基板結晶１上への上記各層２,３,４,５の
結晶成長は、例えば有機金属気相成（ＭＯＣＶＤ）法を
用いて行われ、具体的には先ずＧa源としてトリメチル
ガリウム、Ｎ源としてジメチルヒドラジンまたはアンモ
ニアを供給し、６００℃の雰囲気で前記ＧaＮバッファ
層２を５００ｎｍ厚に結晶成長させることから開始され
る。次いで前記雰囲気を９００℃に高め、前記Ｇa源お
よびＮ源に加えてｐ型の不純物をなすシクロペンタジエ
ニルマグネシウムからなるＭg源を供給し、前記ＧaＮバ
ッファ層２上にキャリア濃度が１×１０17ｃｍ-3のｐ-
ＧaＮ層３を、例えば０.５μｍの厚みに形成する。その
後、前記Ｍg源の供給圧力を高めることで前記ｐ-ＧaＮ
層３上に、キャリア濃度が２×１０18ｃｍ-3からなるｐ
+-ＧaＮ層４を０.３μｍの厚みに形成する。これらのｐ
-ＧaＮ層３およびｐ+-ＧaＮ層４は、後述するようにＩ
ＧＢＴのコレクタ層として用いられるものである。しか
る後、前記Ｍg源の供給を絶ち、これに代えてｎ型不純
物をなすシラン等のＳi源を供給し、前記ｐ+-ＧaＮ層４
上に、キャリア濃度が１×１０18ｃｍ-3のｎ-ＧaＮ層５
を１００μｍ厚に成長させる。
結晶成長は、例えば有機金属気相成（ＭＯＣＶＤ）法を
用いて行われ、具体的には先ずＧa源としてトリメチル
ガリウム、Ｎ源としてジメチルヒドラジンまたはアンモ
ニアを供給し、６００℃の雰囲気で前記ＧaＮバッファ
層２を５００ｎｍ厚に結晶成長させることから開始され
る。次いで前記雰囲気を９００℃に高め、前記Ｇa源お
よびＮ源に加えてｐ型の不純物をなすシクロペンタジエ
ニルマグネシウムからなるＭg源を供給し、前記ＧaＮバ
ッファ層２上にキャリア濃度が１×１０17ｃｍ-3のｐ-
ＧaＮ層３を、例えば０.５μｍの厚みに形成する。その
後、前記Ｍg源の供給圧力を高めることで前記ｐ-ＧaＮ
層３上に、キャリア濃度が２×１０18ｃｍ-3からなるｐ
+-ＧaＮ層４を０.３μｍの厚みに形成する。これらのｐ
-ＧaＮ層３およびｐ+-ＧaＮ層４は、後述するようにＩ
ＧＢＴのコレクタ層として用いられるものである。しか
る後、前記Ｍg源の供給を絶ち、これに代えてｎ型不純
物をなすシラン等のＳi源を供給し、前記ｐ+-ＧaＮ層４
上に、キャリア濃度が１×１０18ｃｍ-3のｎ-ＧaＮ層５
を１００μｍ厚に成長させる。
【００１７】以上のようにして基板結晶１上にＧaＮか
らなる上記各層２,３,４,５を順に成長させたならば、
次に第２の工程として前記ｎ-ＧaＮ層５上にマスク材と
してのＳiＯ2膜を設け、これをフォトリソグラフィおよ
びエッチングして図１(ｂ)に示すように、後述するチャ
ネルの形成領域に相当する中央部領域を覆うマスクＭ1
を形成する。そしてこのマスクＭ1を用い、前記ｎ-Ｇa
Ｎ層５の上面側より、例えば加速電圧を１００ｋＶとし
てｐ型不純物であるＭgを深くイオン打ち込みし、前記
ｎ-ＧaＮ層５の前記マスクＭ1によって覆われていない
領域に、キャリア濃度が１×１０18ｃｍ-3の第１のｐ型
不純物拡散領域（ｐ領域）６を選択的に形成する。
らなる上記各層２,３,４,５を順に成長させたならば、
次に第２の工程として前記ｎ-ＧaＮ層５上にマスク材と
してのＳiＯ2膜を設け、これをフォトリソグラフィおよ
びエッチングして図１(ｂ)に示すように、後述するチャ
ネルの形成領域に相当する中央部領域を覆うマスクＭ1
を形成する。そしてこのマスクＭ1を用い、前記ｎ-Ｇa
Ｎ層５の上面側より、例えば加速電圧を１００ｋＶとし
てｐ型不純物であるＭgを深くイオン打ち込みし、前記
ｎ-ＧaＮ層５の前記マスクＭ1によって覆われていない
領域に、キャリア濃度が１×１０18ｃｍ-3の第１のｐ型
不純物拡散領域（ｐ領域）６を選択的に形成する。
【００１８】次いで前記マスクＭ1を一旦除去した後、
再度、上記第１のｐ型不純物拡散領域６の上面を含む前
記ｎ-ＧaＮ層５上にマスク材としてのＳiＯ2膜を設け、
これをフォトリソグラフィおよびエッチングして、図１
(ｃ)に示すように前記ｎ-ＧaＮ層５の上面と、その周囲
のｐ型不純物拡散領域６を部分的に覆う、前記マスクＭ
1よりも大きいマスクＭ2を形成する。そしてこのマスク
Ｍ2を用いて、前記ｐ型不純物拡散領域６内に、更に加
速電圧を５０ｋＶとしてＭgを浅くイオン打ち込みし、
前記ｐ型不純物拡散領域６内の前記マスクＭ2によって
覆われていない領域に、キャリア濃度が２×１０18ｃｍ
-3からなる第２のｐ型不純物拡散領域（ｐ+領域）７を
選択的に形成する。
再度、上記第１のｐ型不純物拡散領域６の上面を含む前
記ｎ-ＧaＮ層５上にマスク材としてのＳiＯ2膜を設け、
これをフォトリソグラフィおよびエッチングして、図１
(ｃ)に示すように前記ｎ-ＧaＮ層５の上面と、その周囲
のｐ型不純物拡散領域６を部分的に覆う、前記マスクＭ
1よりも大きいマスクＭ2を形成する。そしてこのマスク
Ｍ2を用いて、前記ｐ型不純物拡散領域６内に、更に加
速電圧を５０ｋＶとしてＭgを浅くイオン打ち込みし、
前記ｐ型不純物拡散領域６内の前記マスクＭ2によって
覆われていない領域に、キャリア濃度が２×１０18ｃｍ
-3からなる第２のｐ型不純物拡散領域（ｐ+領域）７を
選択的に形成する。
【００１９】しかる後、前記マスクＭ2を除去し、今度
は図１(ｄ)に示すように前記ｐ型不純物拡散領域（ｐ+
領域）７の上面に、該ｐ型不純物拡散領域（ｐ+領域）
７の外側部を選択的に覆うＳiＯ2膜からなるマスクＭ3
を同様にして形成する。そしてこのマスクＭ3を用い、
前記ｐ型不純物拡散領域７および前記第１のｐ型不純物
拡散領域６をそれぞれ含む前記ｎ-ＧaＮ層５の露出した
領域にｎ型の不純物であるＡlをイオン打ち込みし、更
にｎ型の不純物してのＳiを注入してキャリア濃度が１
×１０18ｃｍ-3からなるｎ型不純物拡散領域（ｎ領域）
８を選択的に形成する。
は図１(ｄ)に示すように前記ｐ型不純物拡散領域（ｐ+
領域）７の上面に、該ｐ型不純物拡散領域（ｐ+領域）
７の外側部を選択的に覆うＳiＯ2膜からなるマスクＭ3
を同様にして形成する。そしてこのマスクＭ3を用い、
前記ｐ型不純物拡散領域７および前記第１のｐ型不純物
拡散領域６をそれぞれ含む前記ｎ-ＧaＮ層５の露出した
領域にｎ型の不純物であるＡlをイオン打ち込みし、更
にｎ型の不純物してのＳiを注入してキャリア濃度が１
×１０18ｃｍ-3からなるｎ型不純物拡散領域（ｎ領域）
８を選択的に形成する。
【００２０】以上のようなｎ-ＧaＮ層５に対する不純物
拡散により、該ｎ-ＧaＮ層５上に第１のｐ型不純物拡散
領域（ｐ領域）６、第２のｐ型不純物拡散領域（ｐ+領
域）７、および前記ｎ型不純物拡散領域（ｎ領域）８が
順に層構造をなして選択的に形成される。そして前記基
板結晶１の上面の中央部領域を除く部位に、ｐｎｐｎ接
合した４層の半導体素子構造が実現される（第２の工
程）。尚、基板結晶１の上面の中央部領域には、前記ｎ
-ＧaＮ層５上にｎ型不純物拡散領域（ｎ領域）８が形成
されるに過ぎない。
拡散により、該ｎ-ＧaＮ層５上に第１のｐ型不純物拡散
領域（ｐ領域）６、第２のｐ型不純物拡散領域（ｐ+領
域）７、および前記ｎ型不純物拡散領域（ｎ領域）８が
順に層構造をなして選択的に形成される。そして前記基
板結晶１の上面の中央部領域を除く部位に、ｐｎｐｎ接
合した４層の半導体素子構造が実現される（第２の工
程）。尚、基板結晶１の上面の中央部領域には、前記ｎ
-ＧaＮ層５上にｎ型不純物拡散領域（ｎ領域）８が形成
されるに過ぎない。
【００２１】尚、上述した如く形成された第１のｐ型不
純物拡散領域（ｐ領域）６および第２のｐ型不純物拡散
領域（ｐ+領域）７、更には前述したｐ-ＧaＮ層３およ
びｐ+-ＧaＮ層４においては、そこにドープされたｐ型
の不純物が完全に活性化していない虞がある。従って実
際的には、上述した如く形成した素子構造体を１００気
圧の窒素で加圧した状態で、１３００℃で２０分間程度
加熱処理し、これによって上記ｐ型不純物およびｎ型不
純物をそれぞれ十分に活性化してそのキュリア濃度を十
分に高めることが望ましい。
純物拡散領域（ｐ領域）６および第２のｐ型不純物拡散
領域（ｐ+領域）７、更には前述したｐ-ＧaＮ層３およ
びｐ+-ＧaＮ層４においては、そこにドープされたｐ型
の不純物が完全に活性化していない虞がある。従って実
際的には、上述した如く形成した素子構造体を１００気
圧の窒素で加圧した状態で、１３００℃で２０分間程度
加熱処理し、これによって上記ｐ型不純物およびｎ型不
純物をそれぞれ十分に活性化してそのキュリア濃度を十
分に高めることが望ましい。
【００２２】さて上述した如くして４層の素子構造体を
形成したならば、次に上記素子構造体に電極を形成する
べく、先ず図１(ｅ)に示すように、４層構造をなす素子
領域の最上部に位置する領域にＳiＯ2からなるマスクＭ
4を部分的に形成する。そしてこのマスクＭ4により、前
記第２のｐ型不純物拡散領域（ｐ+領域）７の上面を覆
うと共に、前記ｎ型不純物拡散領域（ｎ領域）８の上記
ｐ型不純物拡散領域（ｐ+領域）７に隣接する領域を部
分的に覆う。しかる後、このマスクＭ4を用い、その上
面側から前記ｎ型不純物拡散領域（ｎ領域）８の中央露
出領域を矩形状にドライ・エッチングする。このエッチ
ングによる矩形状の溝の形成は、前記第１のｐ型不純物
拡散領域（ｐ領域）６の側面が露出して前記ｎ型不純物
拡散領域（ｎ領域）８と前記ｎ-ＧaＮ層５とが分離され
る深さまで、例えば４０μｍ程度の溝が形成されるま
で、前記ｎ型不純物拡散領域（ｎ領域）８の表面から前
記ｎ-ＧaＮ層５の途中の部位まで行われる。このような
溝の形成により後述するようにゲート電極のトレンチ構
造化がなされ、ゲート部の表面積が稼がれて該半導体素
子の小型化が図られる。
形成したならば、次に上記素子構造体に電極を形成する
べく、先ず図１(ｅ)に示すように、４層構造をなす素子
領域の最上部に位置する領域にＳiＯ2からなるマスクＭ
4を部分的に形成する。そしてこのマスクＭ4により、前
記第２のｐ型不純物拡散領域（ｐ+領域）７の上面を覆
うと共に、前記ｎ型不純物拡散領域（ｎ領域）８の上記
ｐ型不純物拡散領域（ｐ+領域）７に隣接する領域を部
分的に覆う。しかる後、このマスクＭ4を用い、その上
面側から前記ｎ型不純物拡散領域（ｎ領域）８の中央露
出領域を矩形状にドライ・エッチングする。このエッチ
ングによる矩形状の溝の形成は、前記第１のｐ型不純物
拡散領域（ｐ領域）６の側面が露出して前記ｎ型不純物
拡散領域（ｎ領域）８と前記ｎ-ＧaＮ層５とが分離され
る深さまで、例えば４０μｍ程度の溝が形成されるま
で、前記ｎ型不純物拡散領域（ｎ領域）８の表面から前
記ｎ-ＧaＮ層５の途中の部位まで行われる。このような
溝の形成により後述するようにゲート電極のトレンチ構
造化がなされ、ゲート部の表面積が稼がれて該半導体素
子の小型化が図られる。
【００２３】しかる後、例えば前記マスクＭ4をそのま
ま利用し、上記の如く形成された溝の表面に図２に示す
ように、例えばＡlＮからなる絶縁層９を形成する。こ
のＡlＮからなる絶縁層９は、例えばトリメチルアルミ
ニウムとジメチルヒドラジンを原料とする選択成長によ
り形成される。そしてこの溝内に形成された上記絶縁層
９上に、前記ｎ-ＧaＮ層５の上方に位置してゲート電極
Ｇを形成し、また前記マスクＭ4を除去した後、前記ｎ
型不純物拡散領域（ｎ領域）８上にエミッタ電極Ｅを形
成する（第３の工程）。尚、上記ゲート電極Ｇは、前記
絶縁層９上にＴi／Ａlを真空蒸着して形成され、また前
記エミッタ電極Ｅは前記ｎ型不純物拡散領域（ｎ領域）
８上にＴi／Ａlをオーミックに真空蒸着して形成され
る。
ま利用し、上記の如く形成された溝の表面に図２に示す
ように、例えばＡlＮからなる絶縁層９を形成する。こ
のＡlＮからなる絶縁層９は、例えばトリメチルアルミ
ニウムとジメチルヒドラジンを原料とする選択成長によ
り形成される。そしてこの溝内に形成された上記絶縁層
９上に、前記ｎ-ＧaＮ層５の上方に位置してゲート電極
Ｇを形成し、また前記マスクＭ4を除去した後、前記ｎ
型不純物拡散領域（ｎ領域）８上にエミッタ電極Ｅを形
成する（第３の工程）。尚、上記ゲート電極Ｇは、前記
絶縁層９上にＴi／Ａlを真空蒸着して形成され、また前
記エミッタ電極Ｅは前記ｎ型不純物拡散領域（ｎ領域）
８上にＴi／Ａlをオーミックに真空蒸着して形成され
る。
【００２４】その後、第４の工程として前記ｐ-ＧaＮ層
３にコレクタ電極Ｃを形成する。このコレクタ電極Ｃの
形成は、図２に示すように前記Ｓiからなる基板結晶１
を、その裏面側から選択的にエッチングして前記ｐ-Ｇa
Ｎ層３の下面側を露出させ、このｐ-ＧaＮ層３の露出面
にＮi／Ａuを真空蒸着することによってなされる。具体
的には結晶基板１の裏面にＳiＯ2膜を形成し、このＳi
Ｏ2膜をフォトレジストを用いてパターニングしてコレ
クタ部に相当する領域を開口する。そして上記ＳiＯ2膜
をマスクとして上記開口部をドライエッチングして前記
ｐ-ＧaＮ層３が露出するように矩形状の溝を形成し、露
出したｐ-ＧaＮ層３の表面に上記コレクタ電極Ｃを蒸着
形成するようにすれば良い。
３にコレクタ電極Ｃを形成する。このコレクタ電極Ｃの
形成は、図２に示すように前記Ｓiからなる基板結晶１
を、その裏面側から選択的にエッチングして前記ｐ-Ｇa
Ｎ層３の下面側を露出させ、このｐ-ＧaＮ層３の露出面
にＮi／Ａuを真空蒸着することによってなされる。具体
的には結晶基板１の裏面にＳiＯ2膜を形成し、このＳi
Ｏ2膜をフォトレジストを用いてパターニングしてコレ
クタ部に相当する領域を開口する。そして上記ＳiＯ2膜
をマスクとして上記開口部をドライエッチングして前記
ｐ-ＧaＮ層３が露出するように矩形状の溝を形成し、露
出したｐ-ＧaＮ層３の表面に上記コレクタ電極Ｃを蒸着
形成するようにすれば良い。
【００２５】かくして上述した工程の下で製造される上
記素子構造のＩＧＢＴによれば、その半導体材料として
バンドキャップエネルギの大きいＧaＮを用いるに際し
て、これを結晶性の良いＳiからなる結晶基板１上に格
子整合させてＧaＮの各層を成長させて素子構造体を実
現しているので、結晶欠陥に起因する自己補償等の問題
のない良好なＩＧＢＴを実現することができる。その上
で前記結晶基板１の裏面側からコレクタ領域として機能
させるｐ-ＧaＮ層３を露出させ、その露出面にコレクタ
電極Ｃを形成するので、素子構造体として異質な結晶基
板１の影響を受けることなしに、ＩＧＢＴとして必要な
電極Ｅ,Ｇ,Ｃをそれぞれ適切に形成することができる。
この結果、ＧaＮが有する大きなバンドキャップエネル
ギを有効に活かして、高耐圧で、大電流制御に適したＩ
ＧＢＴを実現することができる。特に大型の基板結晶を
得ること自体が困難なＧaＮ系化合物半導体の材料的性
質を効果的に克服して高耐圧・大電流制御用のＩＧＢＴ
を実現することができる。
記素子構造のＩＧＢＴによれば、その半導体材料として
バンドキャップエネルギの大きいＧaＮを用いるに際し
て、これを結晶性の良いＳiからなる結晶基板１上に格
子整合させてＧaＮの各層を成長させて素子構造体を実
現しているので、結晶欠陥に起因する自己補償等の問題
のない良好なＩＧＢＴを実現することができる。その上
で前記結晶基板１の裏面側からコレクタ領域として機能
させるｐ-ＧaＮ層３を露出させ、その露出面にコレクタ
電極Ｃを形成するので、素子構造体として異質な結晶基
板１の影響を受けることなしに、ＩＧＢＴとして必要な
電極Ｅ,Ｇ,Ｃをそれぞれ適切に形成することができる。
この結果、ＧaＮが有する大きなバンドキャップエネル
ギを有効に活かして、高耐圧で、大電流制御に適したＩ
ＧＢＴを実現することができる。特に大型の基板結晶を
得ること自体が困難なＧaＮ系化合物半導体の材料的性
質を効果的に克服して高耐圧・大電流制御用のＩＧＢＴ
を実現することができる。
【００２６】ちなみに上記の如くして実現されたＩＧＢ
Ｔの動作特性を調べたところ、その耐圧が７００Ｖ以上
であり、また１０Ａ以上の大電流を高速に制御し得るこ
とが確認された。またこのような動作特性は、該ＩＧＢ
Ｔの動作温度が２５０℃程度に上昇した場合において
も、ほぼ良好に維持されることが確認できた。
Ｔの動作特性を調べたところ、その耐圧が７００Ｖ以上
であり、また１０Ａ以上の大電流を高速に制御し得るこ
とが確認された。またこのような動作特性は、該ＩＧＢ
Ｔの動作温度が２５０℃程度に上昇した場合において
も、ほぼ良好に維持されることが確認できた。
【００２７】また前述したようにＩＧＢＴを製造するに
際しても、Ｓiからなる結晶基板１上に、エピタキシャ
ル結晶成長技術を用いてバッファ層２、ｐ-ＧaＮ層３、
ｐ+-ＧaＮ層４、そしてｎ-ＧaＮ層５を順に結晶成長さ
せた後、イオン打ち込みによる不純物拡散技術を用いて
上記ｎ-ＧaＮ層５内に簡単にトランジスタ構造を形成
し、しかる後、前記結晶基板１を裏面側からエッチング
する等して電極形成処理を実行するだけでよいので、そ
の製造が非常に容易である。特に前述した如くｐ型およ
びｎ型の不純物拡散領域を形成した後、その素子構造体
の全体を加熱して各ＧaＮ層に拡散した不純物を活性化
するので、各領域におけるキャリア濃度を簡易にして効
果的に高めることができる。従ってＩＧＢＴにおけるキ
ャリアの動きを円滑なものとすることができ、動作特性
に優れたＩＧＢＴを容易に製作することが可能となる。
際しても、Ｓiからなる結晶基板１上に、エピタキシャ
ル結晶成長技術を用いてバッファ層２、ｐ-ＧaＮ層３、
ｐ+-ＧaＮ層４、そしてｎ-ＧaＮ層５を順に結晶成長さ
せた後、イオン打ち込みによる不純物拡散技術を用いて
上記ｎ-ＧaＮ層５内に簡単にトランジスタ構造を形成
し、しかる後、前記結晶基板１を裏面側からエッチング
する等して電極形成処理を実行するだけでよいので、そ
の製造が非常に容易である。特に前述した如くｐ型およ
びｎ型の不純物拡散領域を形成した後、その素子構造体
の全体を加熱して各ＧaＮ層に拡散した不純物を活性化
するので、各領域におけるキャリア濃度を簡易にして効
果的に高めることができる。従ってＩＧＢＴにおけるキ
ャリアの動きを円滑なものとすることができ、動作特性
に優れたＩＧＢＴを容易に製作することが可能となる。
【００２８】尚、本発明は上述した実施形態に限定され
るものではない。実施形態においてはＧaＮ系化合物半
導体としてＧaＮを用いたが、例えばＳiをドープしたＩ
nＧaＮやＩnＧaＡlＮ，ＡlＧaＮ等の化合物半導体を用
いてＩＧＢＴを実現することも可能である。またゲート
電極Ｇを形成する上での絶縁層９として前述したＡlＮ
に代えて、ＳiＮやＳiＯ2等の絶縁物を用いることも勿
論可能である。
るものではない。実施形態においてはＧaＮ系化合物半
導体としてＧaＮを用いたが、例えばＳiをドープしたＩ
nＧaＮやＩnＧaＡlＮ，ＡlＧaＮ等の化合物半導体を用
いてＩＧＢＴを実現することも可能である。またゲート
電極Ｇを形成する上での絶縁層９として前述したＡlＮ
に代えて、ＳiＮやＳiＯ2等の絶縁物を用いることも勿
論可能である。
【００２９】更には前記ｎ-ＧaＮ層５に対する不純物の
拡散により第１のｐ型不純物拡散領域（ｐ領域）６、第
２のｐ型不純物拡散領域（ｐ+領域）７、およびｎ型不
純物拡散領域（ｎ領域）８を形成すること、即ち、トラ
ンジスタの形成に代えて、選択成長技術を用いて前記ｎ
-ＧaＮ層５上にトランジスタを形成することも可能であ
る。この場合には予め前記ｎ-ＧaＮ層５のゲート領域と
なす部分の上面にマスクを形成した後、上記ｎ-ＧaＮ層
５上に不純物をドープした第１のｐ型不純物拡散層（ｐ
領域）、第２のｐ型不純物拡散層（ｐ+領域）、および
ｎ型不純物拡散層（ｎ領域）を順に選択成長させてトラ
ンジスタを形成するようにすれば良い。このような製造
工程を採用すれば、上記マスク上には上記各不純物拡散
層が成長しないので、ゲート電極Ｇを形成するための溝
加工が不要である。
拡散により第１のｐ型不純物拡散領域（ｐ領域）６、第
２のｐ型不純物拡散領域（ｐ+領域）７、およびｎ型不
純物拡散領域（ｎ領域）８を形成すること、即ち、トラ
ンジスタの形成に代えて、選択成長技術を用いて前記ｎ
-ＧaＮ層５上にトランジスタを形成することも可能であ
る。この場合には予め前記ｎ-ＧaＮ層５のゲート領域と
なす部分の上面にマスクを形成した後、上記ｎ-ＧaＮ層
５上に不純物をドープした第１のｐ型不純物拡散層（ｐ
領域）、第２のｐ型不純物拡散層（ｐ+領域）、および
ｎ型不純物拡散層（ｎ領域）を順に選択成長させてトラ
ンジスタを形成するようにすれば良い。このような製造
工程を採用すれば、上記マスク上には上記各不純物拡散
層が成長しないので、ゲート電極Ｇを形成するための溝
加工が不要である。
【００３０】またこの際、ゲート領域をなす上記ｎ-Ｇa
Ｎ層５よりもバンドギャップエネルギの大きいＧaＮ系
の化合物半導体材料、例えばＡlＧaＮを用いて上記ｎ-
ＧaＮ層５上にトランジスタを形成するようにすれば、
その動作速度を更に早くし、より大きな電流を制御する
ことが可能となる。
Ｎ層５よりもバンドギャップエネルギの大きいＧaＮ系
の化合物半導体材料、例えばＡlＧaＮを用いて上記ｎ-
ＧaＮ層５上にトランジスタを形成するようにすれば、
その動作速度を更に早くし、より大きな電流を制御する
ことが可能となる。
【００３１】また前述した実施形態においてはＧaＮの
表面に矩形状の溝を設け、この溝内に絶縁層９を介して
ゲート電極Ｇを形成することで該ゲート電極Ｇの実効的
な表面積を広げたが（トレンチ構造）、プレーナ型の素
子構造を有するＩＧＢＴを実現する場合にも同様に適用
することができる。その他、本発明はその要旨を逸脱し
ない範囲で種々変形して実施することができる。
表面に矩形状の溝を設け、この溝内に絶縁層９を介して
ゲート電極Ｇを形成することで該ゲート電極Ｇの実効的
な表面積を広げたが（トレンチ構造）、プレーナ型の素
子構造を有するＩＧＢＴを実現する場合にも同様に適用
することができる。その他、本発明はその要旨を逸脱し
ない範囲で種々変形して実施することができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、バ
ンドギャップエネルギの大きいＧaＮ系の化合物半導体
を用いた絶縁ゲート型バイポーラトランジスタを、簡易
な製造工程の下で容易に実現することができ、結晶欠陥
等の問題のない動作特性に優れた絶縁ゲート型バイポー
ラトランジスタを実現することができる。
ンドギャップエネルギの大きいＧaＮ系の化合物半導体
を用いた絶縁ゲート型バイポーラトランジスタを、簡易
な製造工程の下で容易に実現することができ、結晶欠陥
等の問題のない動作特性に優れた絶縁ゲート型バイポー
ラトランジスタを実現することができる。
【図１】本発明の一実施形態に係る絶縁ゲート型バイポ
ーラトランジスタの製造方法の概略的な工程を分解して
示す図。
ーラトランジスタの製造方法の概略的な工程を分解して
示す図。
【図２】本発明の一実施形態に係る絶縁ゲート型バイポ
ーラトランジスタの概略的な素子構造を示す図。
ーラトランジスタの概略的な素子構造を示す図。
１ 基板結晶（Ｓi） ２ ＧaＮバッファ層 ３ ｐ-ＧaＮ層 ４ ｐ+-ＧaＮ層 ５ ｎ-ＧaＮ層 ６ 第１のｐ型不純物拡散領域（ｐ領域） ７ 第２のｐ型不純物拡散領域（ｐ+領域） ８ ｎ型不純物拡散領域（ｎ領域） ９ 絶縁層（ＡlＮ） Ｇ ゲート電極 Ｅ エミッタ電極 Ｃ コレクタ電極
Claims (6)
- 【請求項１】 基板結晶上に順に積層形成されたＧaＮ
系化合物半導体からなるｐ型半導体層およびｎ型半導体
層と、 上記ｎ型半導体層上に選択的に形成されたｐ型不純物拡
散領域、およびこのｐ型不純物拡散領域上に選択的に形
成されたｎ型不純物拡散領域と、 このｎ型不純物拡散領域の上面に形成したエミッタ電極
と、 前記ｎ型半導体層の露出面から前記ｐ型不純物拡散領域
の露出面に掛けて絶縁層を介して形成したゲート電極
と、 前記基板結晶を選択的に除去して露出させた前記ｐ型半
導体層の下面に形成したコレクタ電極とを備えたことを
特徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】 前記ｐ型不純物拡散領域は、前記ｎ型半
導体層にｐ型不純物を選択的に拡散して形成され、 前記ｎ型不純物拡散領域は、上記ｐ型不純物拡散領域に
ｎ型不純物を選択的に拡散して形成されることを特徴と
する請求項１に記載の絶縁ゲート型バイポーラトランジ
スタ。 - 【請求項３】 前記ｐ型不純物拡散領域は、前記ｎ型半
導体層上に領域選択成長させて形成され、 前記ｎ型不純物拡散領域は、上記ｐ型不純物拡散領域上
に領域選択成長させて形成されることを特徴とする請求
１項に記載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項４】 前記ｐ型不純物拡散領域および前記ｎ型
不純物拡散領域は、前記基板結晶上に形成されてゲート
部をなす前記ｎ型半導体層よりも大きなバンドギャップ
を有するＧaＮ系化合物半導体からなることを特徴とす
る請求項３に記載の絶縁ゲート型バイポーラトランジス
タ。 - 【請求項５】 基板結晶上にＧaＮ系化合物半導体を成
長させるためのバッファ層を形成した後、このバッファ
層上にＧaＮ系化合物半導体からなるｐ型半導体層およ
びｎ型半導体層を順に成長させる第１の工程と、 上記ｎ型半導体層上にｐ型不純物拡散領域を選択的に形
成した後、このｐ型不純物拡散領域上にｎ型不純物拡散
領域を選択的に形成する第２の工程と、 上記ｎ型不純物拡散領域の上面にエミッタ電極を形成す
ると共に、前記ｎ型半導体層の露出面から前記ｐ型不純
物拡散領域の露出面に掛けて絶縁層を形成した後、この
絶縁層上にゲート電極を形成する第３の工程と、 前記基板結晶の裏面側から該基板結晶と前記バッファ層
とを選択的に除去して前記ｐ型半導体層の下面を露出さ
せた後、このｐ型半導体層の露出面にコレクタ電極を形
成する第４の工程とを備えたことを特徴とする絶縁ゲー
ト型バイポーラトランジスタの製造方法。 - 【請求項６】 前記第２の工程は、前記ｎ型半導体層に
対するｐ型不純物の選択的な拡散処理、およびｐ型不純
物拡散領域に対するｎ型不純物の選択的な拡散処理と、
各領域にそれぞれ拡散した不純物の活性化処理とからな
ることを特徴とする請求項５に記載の絶縁ゲート型バイ
ポーラトランジスタの製造方法。
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-
1998
- 1998-06-10 JP JP16247998A patent/JP3634627B2/ja not_active Expired - Lifetime
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