JP2010034172A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】ｐ型コレクタ層、ｎ型バッファ層、ｎ⁻型ドリフト層をウエハプロセスの制約無く最適設計値で実現でき、低電流領域でのオン電圧を低減し、オン電圧−ターンオフ損失特性が良好で、生産性に優れた半導体装置およびその製造方法を提供すること。
【解決手段】高抵抗ｐ型支持基板１０１表面に低濃度で厚さも薄いｐ型コレクタ層１と比較的低濃度なｎ型バッファ層２を有し、前記支持基板１０１の裏面から前記ｐ型コレクタ層１に達する第二トレンチ１１と前記ｎ型バッファ層２に達する第三トレンチ１２を備える。第二、第三トレンチの底部、側面から前記支持基板の裏面はコレクタ電極１３で連続的に覆われる。前記支持基板１０１と前記ｐ型コレクタ層１の表面に選択的に第一または第二絶縁膜１０５，１０６をそれぞれ形成しておく。それらの絶縁膜の形成場所は各半導体装置チップ周辺に位置する切断ライン近傍やウエハの最周辺にのみ形成する半導体装置とする。
【選択図】 図３

Description

本発明は、高耐圧で大電力用の半導体装置とその製造方法に関する。特には、半導体層の表面に絶縁膜を介して形成される制御電極を有するＩＧＢＴなどのＭＯＳ型の半導体装置とその製造方に関する。

近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善に注力されている。６００Ｖから６５００Ｖクラスまでの中、高耐圧領域では絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が電力用半導体装置の主流を占め、前記諸特性要求を満たすため、特に６００Ｖから１７００Ｖクラスでの特性改善の進歩には目覚しいものがある。

このＩＧＢＴの特性改善を支える大きな技術の一つが薄ウエハ技術である。以降、ウエハという語句は、プロセスに投入する前の半導体基板または諸々のプロセス加工を加えた後の半導体基板の総称として用いることがある。この薄ウエハ技術は、厚さ５００μｍ程度のＦＺ―ｎ型シリコン基板を用い、まず、ウエハの一方の主面側にＭＯＳゲートを含む素子構造を作成する。その後、素子作成最終段階においてウエハの裏面から、素子耐圧が確保でき、かつ十分低損失特性が得られる最適の厚さまで薄く削る。ウエハ研磨後の裏面から、リンおよびボロンなどの不純物をイオン注入してｎ^＋型層（ＦＳ層またはバッファ層）およびｐ型層（コレクタ層）を形成する。このｐ型層（コレクタ層）の表面にコレクタ電極を形成すると、薄ウエハ技術を用いたＦＳ−ＩＧＢＴの主要プロセスが終了する。このＦＳ−ＩＧＢＴによれば、優れたオン電圧―ターンオフ損失特性が得られる（特許文献１）。

前記薄ウエハ技術が誕生する前のいわゆるパンチスルー型ＩＧＢＴのウエハプロセスは、３００μｍから５００μｍという厚い低抵抗ｐ型シリコン支持基板上に、事前に最適な厚さ、不純物濃度に設計されたｎ^＋型低抵抗層（以降、ｎ型バッファ層ともいう）、高抵抗ｎ⁻型層（以降、ｎ⁻型ドリフト層ともいう）等をエピタキシャル成長させた厚いウエハをそのままの厚さで最終プロセスまで維持してＩＧＢＴウエハを形成した。このパンチスルー型のウエハプロセスでは、前述のようにｎ型バッファ層や高抵抗ｎ⁻型ドリフト層の濃度、厚さは事前に最適設計され、かつウエハ全体の厚さも低抵抗ｐ^＋型シリコン支持基板が十分厚いため、ウエハプロセス中に割れるということはほとんど無く生産性には優れている。しかし、低抵抗ｐ^＋型シリコン支持基板（以降ｐ^＋型基板）の不純物濃度が高く、厚すぎるために、ＩＧＢＴ動作時の少数キャリアの注入効率が極めて大きくなる。その結果、前述の薄ウエハ技術によるウエハプロセスで作成したＩＧＢＴと比較すると、オン電圧―ターンオフ損失特性などに関しては、たとえ、ライフタイムコントロール技術により電気特性を調整しても、とても及ばないという電気特性面での限界を有することが知られている。

このような電気特性上の限界を取り払うために、前記パンチスルー型のウエハプロセスにおいてｐ^＋型基板をプロセスの最終段階で裏面から削り、ｐ^＋型基板の残りを１μｍ程度と極めて薄いｐ型コレクタ層として残して少数キャリアの注入効率を小さくすることにより、前記オン電圧―ターンオフ損失特性の向上を図るという製造方法も提案された。しかしながら、ウエハ研磨の精度が通常±５μｍ程度であるので、パンチスルー型プロセスに裏面研磨を加えた前述の製造方法では、研磨精度上の問題から、ウエハ研磨後ｐ型コレクタ層が全部研磨されて無くなり、オン電圧が急増することがある。また、それとは反対にｐ型コレクタ層が設計値よりも厚く残り、その結果ターンオフ損失が増加するなど、発生損失特性のばらつきが極めて大きくなるという欠点がある。さらにまた、この製造方法では、ウエハ厚さを最終のプロセスでウエハを厚さ６０〜７０μｍまで研磨するので前記薄ウエハ技術と同様、ｐ^＋基板研磨後、裏面電極形成時にウエハが割れるという欠点もあり実用化には至っていない。

つまり、前者の薄ウエハ技術を適用した場合、ｐ型コレクタ層、ｎ型バッファ層（ＦＳ層）、高抵抗ｎ⁻型ドリフト層の濃度および厚さは最適設計値を実現できるが、生産性が悪く、また、後者のエピタキシャル法を用いたパンチスルー型プロセスの場合、生産性は優れているが、素子の電気特性的に限界があり、さらなる電気特性の向上が難しいという特徴がある。

また、ＩＧＢＴの電流−電圧特性を見ると、コレクタ−エミッタ間電圧が０Ｖから０．７Ｖの範囲で電流が流れない領域があることが知られている。これは、低抵抗ｐ型コレクタ層と低抵抗ｎ型バッファ層（ＦＳ層）および高抵抗ｎ⁻型ドリフト層間にビルトイン電圧があるためであり、このことが低電流領域でのオン電圧が十分低減できない大きな原因となっている。

図３９に示すのはＦＳ−ＩＧＢＴ薄ウエハ技術を用いたＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴと呼ばれるデバイスの要部断面図である。このＲＣ−ＩＧＢＴは、表面側にｐ型チャネル領域２０４、ｎ^＋型エミッタ領域２０５、トレンチ２０８内に形成されるゲート絶縁膜（図示せず）、ゲート電極２０６などからなるトレンチＭＯＳゲート構造を備える。裏面側のｐ型コレクタ層２０１の一部がｎ型バッファ層２０２になり、ｎ型バッファ層（ＦＳ層）２０２とｐ型コレクタ層２０１とが裏面側で短絡されている構造である。等価回路的にはＩＧＢＴの一部にＭＯＳＦＥＴが内蔵された構造と言える。このＲＣ−ＩＧＢＴはコレクタ−エミッタ間の電圧が０．７Ｖ以下の、通常ＩＧＢＴが動作しない領域においても内蔵ＭＯＳＦＥＴで電流を流すことができることを特徴とする（特許文献２）。

また、ｎ型バッファ層（ＦＳ層）２０２とｐ型コレクタ層２０１とが裏面側で短絡されている構造を有するＲＣ−ＩＧＢＴであって、さらに、ｎ⁻型ドリフト層２０３を、半導体基板の主面に垂直なｎ層とｐ層がストライプ状平面パターンを有して、前記主面に平行な方向では交互に隣接して配列される集合体とした超接合構造を組み合わせたＩＧＢＴが記載された文献が公開されている。この特許文献によれば、特に中低耐圧のＩＧＢＴにおいても、低オン電圧と高速スイッチングとを可能にするとある（特許文献３）。
特許第３８８５５９８号公報 ＵＳ２００７／０２３１９７３（ＦＩＧ１） 特開２００３−３０３９６５号公報

しかしながら、前記特許文献１に記載のＦＳ−ＩＧＢＴについて、素子耐圧を確保し、低損失特性を達成するためには、前記ウエハ研磨後の厚さは、６００Ｖ耐圧の素子で、およそ６０μｍから７０μｍ、１２００Ｖ耐圧の素子では１００μｍ＋αという極めて薄い状態にしなければならない。この状況で、たとえば、８インチウエハにてウエハハンドリングし、裏面からのイオン注入、電極形成のプロセスを進めていくと、その途中にウエハが割れるという問題が発生する可能性が極めて高く、その結果、生産性がなかなか向上しないという問題がある。

また、前記特許文献２記載のＲＣ−ＩＧＢＴについては、たとえば６００Ｖ耐圧のＩＧＢＴの場合、コレクタ短絡構造により内蔵されるＭＯＳＦＥＴのオン抵抗は、６００Ｖ耐圧素子では、６００ＶのＭＯＳＦＥＴの特性が現れるので、ＩＧＢＴ動作（または伝導度変調）が起きなければ、極めて高くなる。また、前記ＦＳ−ＩＧＢＴには薄ウエハ技術達成のために低抵抗ＦＳ層（ｎ^＋型層）が必要となるが、このＦＳ層を導入すると前記ＲＣ−ＩＧＢＴではＩＧＢＴ動作が起こりにくくなり、順方向の電流−電圧特性にいわゆる“とび“現象（ｓｎａｐ−ｂａｃｋ ｐｈｅｎｏｍｅｎａ）が現れてオン電圧が十分低減できないという問題が発生しやすい。

一方、高耐圧ＭＯＳＦＥＴのオン抵抗を下げる構造として、前記特許文献３にも記載されている超接合構造がよく知られている。しかしながら、超接合構造型ＭＯＳＦＥＴ（以下ＳＪ−ＭＯＳＦＥＴと略す）は通常エピタキシャルウエハまたはエピタキシャル法を適用したウエハで形成されるため、ＦＺウエハを活用した薄ウエハ技術のようにエピタキシャルウエハまたはエピタキシャル法を適用しないで製造されるＩＧＢＴ内に内蔵することはその製法上極めて難しい。たとえば、その製法はトレンチエッチングやエピタキシャル成長を駆使した基板の作成と、その基板上に作成する超接合構造の設計ならびに基板との位置合せ精度の問題など、そのウエハプロセスは極めて困難である。特に前記特許文献３に記載のＩＧＢＴでは、超接合層の各ｐｎ層幅をｎ型バッファ層下のｐ型コレクタ層まで一定に保つ形をとっているため、ＩＧＢＴの特性、特にオン電圧が大きく増加する懸念があると考えられる。

本発明の目的は、半導体装置の特性に影響を与えるｐ型コレクタ層、ｎ型バッファ層（またはＦＳ層）、ｎ⁻型ドリフト層の濃度・厚さを素子のウエハプロセスの制約無く最適設計値で実現でき、低電流領域でのオン電圧を低減し、オン電圧−ターンオフ損失特性が良好で、生産性に優れた半導体装置およびその製造方法を提供することにある。

特許請求の範囲の請求項１記載の発明によれば、前記本発明の目的を達成するために、高抵抗ｐ型またはｎ型シリコン支持基板とこのシリコン支持基板上に形成され、比較的低濃度ではあるが、たとえば、前記高抵抗ｐ型シリコン支持基板よりも高濃度で厚さの薄いｐ型コレクタ層と、その上に高濃度で比較的厚さの薄いｎ型バッファ層が形成されている。さらにその上に、ストライプ状平面パターンで前記基板の主面に垂直方向に形成されるｎ型ドリフト層とｐ型仕切り層が前記主面に平行な方向では交互に平行に繰り返し接してなる超接合層が形成されている。該超接合層表面に選択的に前記ストライプ状平面パターンに直角方向に形成されるｐ型チャネル領域と、前記ｐ型チャネル領域の表面に選択的に形成されるｎ^＋型エミッタ領域とを備える。該ｎ^＋型エミッタ領域の表面から前記ｐ型チャネル領域を貫通する深さで前記超接合層のストライプ状パターンに直交する方向に形成される第一トレンチと、該第一トレンチの内表面にゲート絶縁膜を介して設けられるゲート電極と、前記ｐ型チャネル領域表面および前記ｎ^＋型エミッタ領域表面に共通に接するエミッタ電極とを有する。前記高抵抗シリコン支持基板の他方の主面側には前記ｐ型コレクタ層と前記ｎ型バッファ層にそれぞれ達する深さの第二トレンチと第三トレンチとを有する。該第二トレンチと該第三トレンチのそれぞれの底部および側面ならびに前記高抵抗シリコン支持基板の他方の主面にはコレクタ電極が接する半導体装置とする。

特許請求の範囲の請求項２記載の発明によれば、前記第一導電型仕切り層が第二導電型ドリフト層の表面から前記第二導電型半導体バッファ層に達する深さで、ストライプ状の平面パターンのトレンチにエピタキシャル半導体層を成長させることにより形成される特許請求の範囲の請求項１記載の半導体装置の製造方法とする。
特許請求の範囲の請求項３記載の発明によれば、前記第一導電型仕切り層が前記第二導電型ドリフト層内にあって、前記第二導電型半導体バッファ層の近傍に達する深さで、ストライプ状の平面パターンのトレンチにエピタキシャル半導体層を成長させることにより形成される特許請求の範囲の請求項１記載の半導体装置の製造方法とする。

特許請求の範囲の請求項４記載の発明によれば、前記ｎ型バッファ層が前記ｎ型ドリフト層よりも低抵抗な層である特許請求の範囲の請求項１記載の半導体装置とする。
特許請求の範囲の請求項５記載の発明によれば、前記第二トレンチ対前記第三トレンチのトレンチ底部面積比率が５対１であることを特徴とする請求項４記載の半導体装置とする。

特許請求の範囲の請求項６記載の発明によれば、前記ｎ型バッファ層が前記ｎ型ドリフト層よりも高抵抗な層である特許請求の範囲の請求項１記載の半導体装置とする。
特許請求の範囲の請求項７記載の発明によれば、前記第二トレンチ対前記第三トレンチのトレンチ底部面積比率が３６対１である特許請求の範囲の請求項６記載の半導体装置とする。

特許請求の範囲の請求項８記載の発明によれば、前記ストライプ状平面パターンを繰り返し有するｐ型仕切り層とｎ型ドリフト層のそれぞれの前記ストライプ状平面パターンの短辺幅が異なる特許請求の範囲の請求項１記載の半導体装置とする。
特許請求の範囲の請求項９記載の発明によれば、前記第一絶縁膜と前記第二絶縁膜とが高抵抗シリコン支持基板に格子状に複数設けられる半導体チップの最外周辺に位置し、半導体チップ化のために切断する領域である切断領域に設けられている特許請求の範囲の請求項１記載の半導体装置とする。

特許請求の範囲の請求項１０記載の発明によれば、前記第一絶縁膜と前記第二絶縁膜とが、前記高抵抗シリコン支持基板の最外周辺と、格子状に複数に設けられる各半導体チップの配列外との間に設けられている特許請求の範囲の請求項１記載の半導体装置とする。
特許請求の範囲の請求項１１記載の発明によれば、前記第一絶縁膜と前記第二絶縁膜をトレンチエッチングの終点検出用絶縁膜として用いて、前記第二トレンチと前記第三トレンチをそれぞれ形成する特許請求の範囲の請求項１記載の半導体装置の製造方法とする。

特許請求の範囲の請求項１２記載の発明によれば、前記高抵抗シリコン支持基板の一方の主面に、それぞれ積層される所定の形状の第一絶縁膜と、前記高抵抗シリコン支持基板よりも低抵抗なｐ型コレクタ層とを備える。前記第一絶縁膜とは前記主面の上方から見て重ならない位置に設けられる所定の形状の第二絶縁膜と、前記ｎ型バッファ層と、前記主面に垂直な方向であって、該主面に平行な仮想切断面でストライプ状平面パターンを繰り返し有するｐ型仕切り層とｎ型ドリフト層からなる超接合層とをこの順に備える。該超接合層の表面層に選択的に、該超接合層のストライプ状平面パターンに直交する方向に形成されるｐ型のチャネル領域と、該ｐ型チャネル領域の表面層に選択的に形成されるｎ^＋型エミッタ領域とを備える。該ｎ^＋型エミッタ領域の表面と前記超接合層の前記ｎ型ドリフト層の表面とに挟まれる前記ｐ型のチャネル領域の表面で前記超接合層のストライプ状平面パターンに直交する方向にゲート絶縁膜を介して設けられるゲート電極と、前記ｐ型チャネル領域表面と前記ｎ^＋型エミッタ領域表面とに共通に接するエミッタ電極とを有する。前記高抵抗シリコン支持基板の他方の主面に、前記ｐ型コレクタ層と前記ｎ型バッファ層にそれぞれ達する深さの第二トレンチと第三トレンチを有する。該第二トレンチと第三トレンチのそれぞれの底部および側面ならびに前記高抵抗シリコン支持基板の他方の主面に接するコレクタ電極を備える半導体装置とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項１３記載の発明によれば、前記第一導電型仕切り層が第二導電型ドリフト層の表面から前記第二導電型半導体バッファ層に達する深さで、ストライプ状の平面パターンのトレンチにエピタキシャル半導体層を成長させることにより形成される特許請求の範囲の請求項１２記載の半導体装置の製造方法とする。
特許請求の範囲の請求項１４記載の発明によれば、前記第一導電型仕切り層が前記第二導電型ドリフト層内にあって、前記第二導電型半導体バッファ層の近傍に達する深さで、ストライプ状の平面パターンのトレンチにエピタキシャル半導体層を成長させることにより形成される特許請求の範囲の請求項１２記載の半導体装置とする。

特許請求の範囲の請求項１５記載の発明によれば、前記ｎ型バッファ層が前記ｎ型ドリフト層よりも低抵抗な層である特許請求の範囲の請求項１２記載の半導体装置とする。
特許請求の範囲の請求項１６記載の発明によれば、前記第二トレンチ対前記第三トレンチのトレンチ底部面積比率が５対１であることを特徴とする請求項１５記載の半導体装置とする。

特許請求の範囲の請求項１７記載の発明によれば、前記ｎ型バッファ層が前記ｎ型ドリフト層よりも高抵抗な層である特許請求の範囲の請求項１２記載の半導体装置とする。
特許請求の範囲の請求項１８記載の発明によれば、前記第二トレンチ対前記第三トレンチのトレンチ底部面積比率が３６対１である特許請求の範囲の請求項１７記載の半導体装置とする。

特許請求の範囲の請求項１９記載の発明によれば、前記ストライプ状平面パターンを繰り返し有するｐ型仕切り層とｎ型ドリフト層のそれぞれの前記ストライプ状平面パターンの短辺幅が異なる特許請求の範囲の請求項１２記載の半導体装置とする。
特許請求の範囲の請求項２０記載の発明によれば、前記第一絶縁膜と前記第二絶縁膜とが最外周辺に位置し、チップ化のために切断する領域である切断領域に設けられている特許請求の範囲の請求項１２記載の半導体装置とする。

特許請求の範囲の請求項２１記載の発明によれば、前記第一絶縁膜と前記第二絶縁膜とが、前記半導体支持基板の最外周辺と、格子状に複数に設けられる各半導体装置の配列外との間に設けられている特許請求の範囲の請求項１２記載の半導体装置とする。
特許請求の範囲の請求項２２記載の発明によれば、前記第二トレンチと前記第三トレンチを、それぞれ前記第一絶縁膜と前記第二絶縁膜をトレンチエッチングの終点検出用絶縁膜として用いて形成する特許請求の範囲の前記請求項１２記載の半導体装置の製造方法とする。

ここで前記ｐ型コレクタ層は少数キャリアの注入効率を抑えるために低濃度で厚さも比較的薄い設計となっている。また、前記ｎ型バッファ層は、ＩＧＢＴ動作しやすくするために比較的低濃度に設計されている。また、前記高抵抗ｐ型シリコン支持基板（以降、高抵抗ｐ型支持基板と略記）の裏面から前記ｐ型コレクタ層に達するまでの第二トレンチと前記ｎ型バッファ層に達するまでの第三トレンチがそれぞれ形成され、これらの第二、第三トレンチの底部、側面から前記高抵抗シリコン支持基板の裏面にいたる面はコレクタ電極となる金属導電体で連続的に覆われている。その際、前記第二、第三トレンチ底部が正確にｐ型コレクタ層もしくはｎ型バッファ層に達するように作成するため、あらかじめ高抵抗ｐ型支持基板と前記ｐ型コレクタ層の上にシリコン酸化膜に代表される第一または第二絶縁膜をそれぞれ形成しておく。これらの第一、第二絶縁膜は、前記第二または第三トレンチを形成する際のエッチングストッパーとして、エッチング終点を検出するために用いられる。その際、主電流が流れる領域である活性領域内に前記第一または第二絶縁膜を形成すると、電流導通時の抵抗となるため、形成する場所は主電流の導通に関係のない、たとえば、各半導体装置チップ周辺に位置する切断ライン近傍やウエハの最外周辺に位置する素子が形成されない領域にのみ形成する。このようにして形成された半導体装置チップは、チップ内にＳＪ−ＭＯＳＦＥＴとｐコレクタ層総不純物量が少ない低注入特性で、ｎ型バッファ層の薄いＩＧＢＴが同一素子内に融合された形となる。電気特性は低電流領域ではＳＪ−ＭＯＳＦＥＴの低オン抵抗特性、高電流領域ではｐ型コレクタ層からｎ型ドリフト層まで最適設計されたＩＧＢＴの良好な伝導度変調による低オン電圧特性が得られる。また、ウエハプロセス全体においては厚い支持基板である高抵抗ｐ型シリコンがあるためにプロセス途中で割れることも無く、生産性に優れている。

本発明によれば、半導体装置の特性に影響を与えるｐ型コレクタ層、ｎ型バッファ層（またはＦＳ層）、ｎ⁻型ドリフト層の濃度・厚さを素子のウエハプロセスの制約無く最適設計値で実現でき、低電流領域でのオン電圧を低減し、オン電圧−ターンオフ損失特性が良好で、生産性に優れた半導体装置およびその製造方法を提供することができる。

以下、本発明のトレンチゲート型およびプレーナゲート型絶縁ゲートバイポーラトランジスタについて、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１Ａ、図１Ｂは実施例１、４の高抵抗ｐ型支持基板の表面およびｐ型コレクタ層表面に形成した第一、第二酸化膜を含むＩＧＢＴの格子状配列を示すウエハの平面図（ａ）と、この平面図（ａ）の破線円部の拡大平面図（ｂ）。図２、図３、図２１、図２２は実施例１、４の、第二トレンチがｐ型コレクタ層に、第三トレンチがｎバッファ層にそれぞれ接することを示すＩＧＢＴ周辺耐圧構造部と活性領域のそれぞれ断面図。図４、図２３は、図３、図２２をＡ−Ａ線またはＤ−Ｄ線でそれぞれ切断したときの活性領域の断面図。図５〜図７Ａ、図２４〜図２６は実施例１、４のＩＧＢＴの、超接合層形成までのプロセスを示す断面図。図７Ｂ、図７Ｃは実施例１、４のＩＧＢＴの超接合層形成後の平面図。図８、図９、図２７、図２８は実施例１、４のＩＧＢＴの超接合層形成後のＩＧＢＴの周辺耐圧構造部と活性領域の断面図。図１０、図１１、図２９、図３０は実施例１、４のＩＧＢＴの高抵抗ｐ型支持基板の裏面にトレンチ形成用酸化膜マスク形成後の素子周辺耐圧構造部と活性領域の断面図。図１２、図１３、図３１、図３２は実施例１、４のＩＧＢＴの高抵抗ｐ型支持基板の裏面に第二トレンチとコレクタ電極形成後の周辺耐圧構造部と活性領域の断面図。図１４、図１７、図３５、図３７は実施例１、２と実施例４、５で作成したＩＧＢＴと従来型薄ウエハ技術および従来ＳＪ−ＭＯＳＦＥＴの各Ｉ−Ｖ特性比較図。図１５、図１８、図３６、図３８は実施例１、２と実施例４、５で作成したＩＧＢＴと従来型薄ウエハ技術を用いて作成したＩＧＢＴのオン電圧―ターンオフ損失トレードオフ特性比較図。図１６、図３３は実施例２、５のＩＧＢＴの活性領域を示す要部断面図。図１９、図３４は本発明にかかる実施例１、４のＩＧＢＴが逆方向に接続されるダイオードを内蔵することを示す活性領域の断面図。図２０は本発明のＩＧＢＴを適用する三相インバータ回路図である。

以下、本発明の実施例１について、図１Ａ−図１５を参照して説明する。なお、実施例１では、耐圧６００ＶのトレンチゲートＩＧＢＴについて説明する。
図１Ａは、実施例１のトレンチゲートＩＧＢＴの作成に用いる８インチ径の高抵抗ｐ型支持基板１０１と、その高抵抗ｐ型支持基板１０１上に形成されるシリコン酸化膜１０２パターンの平面図である。チップサイズは図１Ａ（ａ）の破線円部の拡大図である図１Ａ（ｂ）に示すように６．８ｍｍ角であるので、図１Ａ（ａ）に示す格子状のシリコン酸化膜１０２のパターンピッチは６．８ｍｍとなる。幅２００μｍの格子状のシリコン酸化膜１０２のパターンに囲まれた６．６ｍｍ角の中にトレンチゲートＩＧＢＴの素子領域１０３が作り込まれる。幅２００μｍの格子状のシリコン酸化膜１０２の中央線がウエハをＩＧＢＴチップにダイシングにより分離する際のダイシングライン１０４となる。

図２、図３、図４は、実施例１のトレンチゲートＩＧＢＴの概略断面図である。図２はトレンチゲートＩＧＢＴの周辺部の、図３はトレンチゲートＩＧＢＴの活性領域の、それぞれ断面図である。図４は図３に示すＡ−Ａ線で切断した断面図を示す。これらの図２、図３、図４に示すように、実施例１のトレンチゲートＩＧＢＴは高抵抗ｐ型支持基板１０１表面に部分的にシリコン酸化膜１０５（図２（ａ））と、そのシリコン酸化膜１０５上に厚さ３．０μｍ、不純物濃度３．０×１０^１７ｃｍ^−３のｐ型コレクタ層１とを備える。このｐ型コレクタ層１上にさらに部分的にシリコン酸化膜１０６（図２（ｂ））と、その上に厚さ２．０μｍ、不純物濃度２．０×１０^１６ｃｍ^−３のｎ型バッファ層２を有する。その際、前記高抵抗ｐ型支持基板１０１の表面に形成したシリコン酸化膜１０５と前記ｐ型コレクタ層上に形成したシリコン酸化膜１０６は前記高抵抗ｐ型支持基板１０１の主面上方から見て相互に重ならない位置とする。

また、前記ｎ型バッファ層２は、従来のｎ^＋型バッファ層（ＦＳ層）よりは不純物濃度を低く、ｎ⁻型ドリフト層３よりは高い不純物濃度にされる。
ｎ⁻型ドリフト層３は、厚さ５５μｍで、リンを不純物濃度４．０×１０^１５ｃｍ^−３程度含む（図２）。このｎ⁻型ドリフト層３は、前記高抵抗ｐ型支持基板１０１の主面に垂直な方向に形成されるｐ型仕切り層４とｎ⁻型ドリフト層３とが前記主面に平行な方向では、交互に接するストライプ状平面パターンの繰り返しからなる超接合層を有するウエハにされている（図４）。図２、図３でも超接合層は形成されているが、切断面の位置の関係でｐ型仕切り層４が現れていないだけである。

前記超接合層の表面層に、従来の技術と同様に、トレンチゲート構造を形成するための第一トレンチ６が前記超接合層３、４と直交するよう形成される（図３）。この第一トレンチ６内部をゲート絶縁膜（図示せず）を介してゲート電極５で埋め込むことでトレンチゲートが形成される。ｐ型チャネル領域７とｎ^＋型エミッタ領域８の形成、ゲート電極５とエミッタ電極９を絶縁するためのＢＰＳＧによる層間絶縁膜（図示せず）および前記ｐ型チャネル領域７とｎ^＋型エミッタ領域８の各表面に共通に接するエミッタ電極９が形成される（図３）。

高抵抗ｐ型支持基板１０１の裏面には、裏面の表面から前記ｐ型コレクタ層１と前記ｎ型バッファ層２とにそれぞれ達する第二トレンチ１１、第三トレンチ１２と、これらの第二トレンチ１１、第三トレンチ１２の各内面と、各底部にそれぞれ接するコレクタ電極１３を備える。なお、高抵抗支持基板１０１としてはｐ型基板でもｎ型基板であっても差し支えない。この際、本発明のトレンチゲートＩＧＢＴを適用する、インバータのキャリア周波数などの動作周波数に対応する最適な素子特性を得るためには、たとえば、モーター駆動用インバータのキャリア周波数１０ｋＨｚを想定すると、前記ｐ型コレクタ層１に接するコレクタ電極１３の面積と前記ｎ型バッファ層２に接するコレクタ電極１３の面積比率を５：１に設定することが好ましい。

特に、実施例１のようなトレンチゲートＩＧＢＴの場合、前記第二トレンチ１１、第三トレンチ１２は、厚さの薄いｐ型コレクタ層１およびｎ型バッファ層２にそれぞれ正確に達していることが重要である。第二トレンチ１１が正確に前記ｐ型コレクタ層１に達していないとオン電圧が急激に劣化し、第三トレンチ１２がｎ型バッファ層２に正確に達してないと、ＳＪ−ＭＯＳＦＥＴが動作しないなどの不具合を生じるからである。

以下、図５から図１３を用いて、本発明トレンチゲートＩＧＢＴの製造方法を詳しく説明する。図５に示すように、まず、厚さ５００μｍ、直径８インチの高抵抗ｐ型支持基板１０１を準備し、その上にシリコン酸化膜を０．２μｍの厚さに形成する。その後、前記図１Ａ（ａ）のような、形成するチップサイズに応じたピッチの格子状に酸化膜を残すようにパターニングし、シリコン酸化膜１０５を形成する。図１Ａ（ｂ）に示すように、実施例１でチップサイズに応じた４辺のうち２辺のダイシングによる切断ライン近傍での酸化膜幅を１００μｍとした。

この上に、図６に示すように、周知の技術であるエピタキシャル法を用いて厚さ３．０μｍ、不純物濃度３．０×１０^１７ｃｍ^−３のｐ型コレクタ層１を堆積する。このコレクタ層１はなるべく薄く形成すると正孔の注入効率を小さくすることができ、好ましいが、ウエハ面内の濃度・厚さばらつきを考慮し、３．０μｍの厚さに設定した。この際、アクセプタ不純物としてボロンを用いた。その後、前記高抵抗ｐ型支持基板１０１上に形成したシリコン酸化膜１０５と同様にダイシングによる切断ライン近傍に幅１００μｍのシリコン酸化膜１０６を形成する。その際、前記酸化膜１０５を形成した２辺とは重ならないように、他の２辺に形成する。その上に厚さ２．０μｍ、不純物濃度２．０×１０^１６ｃｍ^−３のｎ型バッファ層２をエピタキシャル成長により形成する。

前記酸化膜１０５と１０６とを基板１０１の上方から見て相互に重ならない位置に形成するための異なる方法を以下に示す。たとえば、図１Ｂに示すように、ウエハの左半分にある、素子を形成しないウエハ周辺領域に、高抵抗ｐ型支持基板１０１の表面に1ｃｍ^２程度大きさの前記シリコン酸化膜１０５Ａを形成し、同様に、ウエハの右半分の、素子を形成しないウエハ周辺領域には、ｐ型コレクタ層１の表面にシリコン酸化膜１０６Ａを形成する方法としてもよい。その後、リンを４．０×１０^１５ｃｍ^−３程度含むｎ⁻型ドリフト層３を５５μｍ程度の厚さにエピタキシャル成長する（図６）。

次に、ｎ⁻型ドリフト層３の表面に厚さ１．６μｍの酸化膜（図示せず）を成長させ、フォトリソグラフおよびエッチングにより４μｍピッチで、４μｍ幅のストライプ状パターンの酸化膜マスクを形成する。この酸化膜マスクを用いて、異方性エッチングにより表面からｎ型バッファ層２に達するトレンチを形成する。その後、このトレンチ内に、ボロンを前記ｎ⁻型ドリフト層３と同程度の濃度で含むｐ型シリコンをエピタキシャル成長により埋め込み、さらに前記酸化膜マスクより厚くなるように成長させる。

その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）および酸化膜エッチングにより前記ｎ⁻型ドリフト層３の表面層を再度露出させると、ｎ⁻型ドリフト層３と、前記トレンチ内にｐ型シリコンが埋め込まれたｐ型仕切り層４が前記主面に平行な方向では交互に接するストライプ状平面パターンの繰り返しからなる超接合層となる（図７Ａ）。

その後、前記超接合層の表面からトレンチゲート用の第一トレンチ６を幅１．２μｍ、ピッチ５μｍで等間隔で４．５μｍの深さに形成する。十分に注意深くトレンチ６を形成することで、トレンチ６底部の曲率半径は０．６μｍで形成する。前述したように、実施例１では図７Ｂの平面図に示すように前記第一トレンチ６と超接合層が直交するような平面パターンに配置した。その後、図９に示すように、第一トレンチ６内部に厚さ１００ｎｍのゲート酸化膜（図示せず）の成長後に、ポリシリコンを堆積させて前記第一トレンチ６内に埋め込みゲート電極５を形成する。

次に、イオン注入法と熱拡散法を用いて、深さ約２．５μｍのｐ型チャネル領域７を形成する。なお、このときの不純物はボロンを用い、そのドーズ量は８．０×１０^１３ｃｍ^−２、熱拡散温度と時間は１１５０℃で２時間とした。さらにその後、ｎ^＋型エミッタ領域８の形成のために砒素をドーズ量５．０×１０^１５ｃｍ^−２ほどで、深さ０．４μｍにイオン注入する。その後、層間絶縁膜（図示せず）としてＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ１．０μｍ堆積しパターニング後、熱処理（１０００℃）する。エミッタ電極９となるＡｌ−１％Ｓｉ合金をスパッタ法にて厚さ５μｍに形成し、パターニング後熱処理（４００℃）をしてそれぞれ形成する。表面保護膜（図示せず）として厚さ１０μｍのポリイミドを素子表面に形成後、エミッタ電極９ならびにゲート電極パッド部（図示せず）を窓明けするようにパターニングし、熱処理（３００℃）して形成する（図８、図９）。なお、図８、図９の活性領域の断面図に超接合層のｐ型仕切り層４が図示されていないが、これは、トレンチゲートと超接合構造が直交して形成されているからであり、トレンチゲート構造を説明するために、超接合層に平行に切断される図となっているためである。

次に、前記ウエハの裏面、すなわち高抵抗ｐ型支持基板１０１の裏面に厚さ１．６μｍの酸化膜１０を成長させ、フォトリソグラフおよびエッチングによりトレンチ形成用の酸化膜マスク１０ａを形成する（図１０、図１１）。なお、この酸化膜マスクは、図１Ａ（ｂ）に示すチップ４辺のうちの２辺に相当する周辺耐圧構造部の高抵抗ｐ型支持基板１０１上に酸化膜１０５が形成された領域では５μｍ幅、５μｍ間隔で均等に形成した（図１０（ａ））が、同じ周辺耐圧構造部でも他の２辺に相当するｐ型コレクタ層１の上に酸化膜１０６が形成された領域では酸化膜に窓明けをしていない（図１０（ｂ））。また、活性領域では一部の酸化膜マスク幅を１００μｍと広めに残す酸化膜マスク１０ｂを形成する（図１１）。

その後ＲＩＥ法などの異方性エッチングにより前記ウエハの裏面からトレンチエッチングをする。実施例１では、その後のウエハプロセスにてウエハが割れない範囲でトレンチエッチング時間を短縮するため、あらかじめ、厚さ５００μｍ程度の前記ウエハの裏面を研磨して厚さを２５０μｍまで薄くした後に前記エッチングを行った。この際、このエッチングを第二トレンチ底部が前記ｐ型コレクタ層に達したところで正確に止めることが肝要であるが、前述したとおり電気特性向上のためｐ型コレクタ層の厚さを３．０μｍと比較的薄く設定しているため、通常はうまくトレンチエッチングを止めるのが難しい。しかしながら、本発明によれば、高抵抗ｐ型支持基板とｐ型コレクタ層の間に幅１００μｍで、またはウエハの最外周辺部の位置で素子が形成されていない領域に、厚さ０．２μｍのシリコン酸化膜１０５、１０６が配置されているため、前記エッチングを進めて第二トレンチの底部が前記ｐ型コレクタ層に達したと同時にシリコン酸化膜がエッチングし始める。エッチング中に酸素を検出した時点でエッチングを止めれば、正確にトレンチエッチングの先端を前記ｐ型コレクタ層でとめることが可能である（図１２）。同様に、図示しないが、裏面酸化膜除去後、レジストを塗布する。そして今度は活性領域内の一部酸化膜幅を１００μｍ残したところに前記同様５μｍ幅で酸化膜に窓明けし、かつ周辺耐圧構造部で、前記第二トレンチを掘らなかった領域に幅５μｍで５μｍ間隔の酸化膜パターンを形成する。その後、前記同様ＲＩＥ法にてトレンチエッチングを行い、今度は第三トレンチ（図示せず）の底部がｎ型バッファ層に達したところでエッチングを止める。次に、ｎ型バッファ層と裏面側コレクタ電極とのオーミックコンタクトを取る目的で、裏面側にリンをイオン注入する。そして裏面酸化膜を除去後、前記第二トレンチ、第三トレンチの各底部、側面ならびにウエハの裏面全体にＡｌ，Ｔｉ，ＮｉそしてＡｕの金属積層膜を真空蒸着にて形成してコレクタ電極１３とする（図１３）。以上説明した製造方法により、本発明にかかるトレンチゲートＩＧＢＴの主要なウエハプロセスが終了する。なお、前記シリコン酸化膜はダイシングによる切断ライン１０４に沿って幅１００μｍで形成、または、ウエハの最外周辺部にのみ形成されているため、大部分の第二トレンチ１１、第三トレンチ１２が、その後のコレクタ電極１３の形成では確実にＩＧＢＴ内のｐ型コレクタ層１、または、ｎ型バッファ層２と前記金属積層膜（コレクタ電極１３）がコンタクトすることができる。そのため前記シリコン酸化膜１０５、１０６が電流の導通に影響を与えることはまったく無い。なお、このトレンチゲートＩＧＢＴにはスイッチング速度を向上させるためのライフタイムコントロールプロセスは一切適用していないが、素子特性の最適化のためにはライフタイムコントロールプロセスを施しても差し支えない。

前述の方法にて直径８インチの６００Ｖ トレンチゲートＩＧＢＴウエハ１００枚を作成したが、ＩＧＢＴプロセスが終了するまでのウエハプロセス中で割れたものは一切無く、生産性に非常に優れていることが判明した。比較のためにＦＺウエハを使った前述の薄ウエハ技術を使って同様に８インチ径のトレンチゲートＦＳ−ＩＧＢＴを作成したところ、ウエハ厚さが６５μｍで１００枚中約３５枚が割れた。これは薄く研磨した後の、ウエハハンドリング中または、裏面への不純物形成工程ならびに電極形成工程の途中にて割れたためである。また、前述の実施例１にてコレクタ電極１３の形成を真空蒸着法にて行ったが、別の方法、たとえば、スパッタ法、またはメッキ法にして形成しても、８インチウエハ１００枚にてウエハの割れは一切無いことを確認した。

図１４は実施例１にて作成したトレンチゲートＩＧＢＴ素子の電流−電圧特性を示す。また、比較のために６００Ｖ ＳＪ−ＭＯＦＥＴならびに薄ウエハプロセスを適用した６００Ｖ トレンチゲートＦＳ−ＩＧＢＴの特性も併せて示す。実施例１のトレンチゲートＩＧＢＴは、コレクタ・エミッタ間の電圧が０Ｖから０．６Ｖの間でも従来のＳＪ−ＭＯＳＦＥＴに近い十分な電流導通能力を示していることがわかる。また、定格電流近傍の３００Ａ／ｃｍ２付近では、ＳＪ−ＭＯＳＦＥＴに対しては明らかに優位性を示し、かつトレンチゲートＦＳ−ＩＧＢＴにも遜色ない低オン電圧特性を示していることがわかる。このように電流密度が５０Ａ／ｃｍ^２以下での低電流領域ではＳＪ−ＭＯＳＦＥＴ並みの、また、電流密度が３００Ａ／ｃｍ^２近傍の高電流領域ではトレンチゲートＦＳ−ＩＧＢＴと同等の良好な電流−電圧特性を示すことがわかる。なお、本発明素子の６．８ｍｍ角、素子定格は６００Ｖ／１００Ａで、定格電流密度は３００Ａ／ｃｍ^２である。さらに本発明のスイッチング特性についても測定した。その結果、定格電流１００Ａでのターンオフ損失を測定したところ１．９５ｍＪとなった。これは、比較したトレンチゲートＦＳ−ＩＧＢＴのターンオフ損失２．３ｍＪに対して１５％もの低減が図れていることになる。さらに条件を換えた素子を作成し特性比較をしたところ、図１５に示すように従来のトレンチゲートＦＳ−ＩＧＢＴに対して若干ではあるが、低オン電圧でかつ低ターンオフ損失を示すという良好な特性であることがわかった。なお、実施例１のトレンチゲートＩＧＢＴにおいて、図１５に示したトレードオフ特性は、ｐ型コレクタ層の濃度を変えた素子、すなわち不純物濃度を４．０×１０^１７ｃｍ^−３、６．０×１０^１７ｃｍとするものを新たに追加作成し評価した結果である。そこで実施例１のトレンチゲートＩＧＢＴを用いて図２０に示す３相インバータ回路を構成しモーターを駆動することでその発生損失を従来のトレンチゲートＦＳ−ＩＧＢＴと比較した。なお、インバータ動作条件は次の通りである。

Ｖｄｃ＝３００Ｖ、Ｉｏ＝６０Ａ（ｒｍｓ）、キャリア周波数ｆｃ＝１０ｋＨｚ、出力周波数ｆｏ＝５０Ｈｚ、ｃｏｓθ＝０．９
その結果、実施例１のトレンチゲートＩＧＢＴを用いたインバータの発生損失は４７Ｗとなり、従来のトレンチゲートＦＳ−ＩＧＢＴを用いたインバータの発生損失６２Ｗに対して約２５％の低減が可能となった。これは、図１５に示したトレードオフ特性の若干改善もあるが、図１４に示したように低電流領域での電流導通能力が従来のトレンチゲートＦＳ−ＩＧＢＴに対して格段に向上したため、この領域でのオン電圧が十分低減できたところによる。

また、実施例１のトレンチゲートＩＧＢＴの素子耐圧は７３０Ｖと従来薄ウエハプロセスでのトレンチゲートＦＳ−ＩＧＢＴ（素子耐圧７２６Ｖ）と同様、６００Ｖ素子として十分な特性が得られていることを確認した。さらに、最大ターンオフ電流ならびに負荷短絡耐量についても測定したところ、従来のトレンチゲートＦＳ−ＩＧＢＴとほとんど同等の特性を示していることも併せて確認した（実施例１のトレンチゲートＩＧＢＴ：最大ターンオフ電流：４２５Ａ、負荷短絡耐量１８μｓｅｃ、 従来トレンチゲートＦＳ−ＩＧＢＴ：最大ターンオフ電流：４１６Ａ、負荷短絡耐量１６μｓｅｃ）。なお、前記測定時の温度は１２５℃である。

このことから、実施例１によるトレンチゲートＩＧＢＴは高い生産性を有し、かつそれによってできたトレンチゲートＩＧＢＴは極めて良好な電気特性を示すことがわかる。

実施例２は、ＭＯＳゲート構造が実施例１のトレンチゲート構造に対し、プレーナゲート構造としたこと以外は実施例１と同一の条件で作成したものである。そのため、この実施例２のプレーナゲートＩＧＢＴのウエハプロセスは、前述の実施例１記載の内容とほとんど変わらないので、詳細は省略する。図１６は、実施例２の６００Ｖ耐圧のプレーナゲートＩＧＢＴの活性領域の要部断面図である（周辺耐圧構造部の断面図は前記実施例１の図２、図３とＭＯＳゲート構造以外は同じなので省略する）。なお、実施例２では高抵抗支持基板として、ｐ型基板を用いたが、ｎ型基板であっても差し支えない。その結果、プレーナゲート構造を有する直径８インチの６００Ｖ耐圧のＩＧＢＴウエハ１００枚を作成したが、ウエハプロセスが終了するまでのウエハプロセス中で割れたものは一切無く、前記実施例１同様、生産性に非常に優れていることが判明した。

図１７は、実施例２にて作成したプレーナゲートＩＧＢＴ素子の電流−電圧特性を示す。また、比較のために実施例１で用いたのと同じ６００Ｖ ＳＪ−ＭＯＦＥＴならびに薄ウエハプロセスを適用したトレンチゲートＦＳ−ＩＧＢＴの特性も併せて示す。前記実施例１の図１４に比べるとトレンチゲート構造をプレーナゲート構造に変えた分だけ特性はやや劣化するが、それでも実施例２のプレーナゲートＩＧＢＴは、コレクタ・エミッタ間の電圧が０Ｖから０．６Ｖの間でも従来のＳＪ−ＭＯＳＦＥＴに近い十分な電流導通能力を示していることがわかる。また、定格電流近傍の３００Ａ／ｃｍ^２付近では、トレンチゲートＦＳ−ＩＧＢＴに遜色ない低オン電圧特性を示していることがわかる。このようにプレーナゲート構造でも電流密度が５０Ａ／ｃｍ^２以下での低電流領域ではＳＪ−ＭＯＳＦＥＴ並みの、また、電流密度が３００Ａ／ｃｍ^２近傍の高電流領域ではトレンチゲートＦＳ−ＩＧＢＴと同等の良好な電流−電圧特性を示すことがわかる。なお、実施例２のプレーナゲートＩＧＢＴは６．８ｍｍ角、素子定格は６００Ｖ／１００Ａで、定格電流密度は３００Ａ／ｃｍ^２である。さらに実施例２のプレーナゲートＩＧＢＴにおいてもスイッチング特性を測定した。その結果、定格電流１００Ａでのターンオフ損失を測定したところ１．７２ｍＪとなった。これは、比較したトレンチゲートＦＳ−ＩＧＢＴのターンオフ損失２．０ｍＪに対して２８％もの低減が図れていることになる。さらに条件を換えた素子を作成し特性比較をしたところ、図１８に示すように従来のトレンチゲートＦＳ−ＩＧＢＴに対して若干ではあるが、低オン電圧でかつ低ターンオフ損失を示すという良好な特性であることがわかった。なお、実施例２のプレーナゲートＩＧＢＴにおいて、図１８に示したトレードオフ特性は、ｐ型コレクタ層１の濃度を変えた素子、すなわち不純物濃度を４．０×１０^１７ｃｍ、６．０×１０^１７ｃｍとするものを新たに追加作成し評価した結果である。

そこで実施例２のプレーナゲートＩＧＢＴを用いて実施例１と同様、図２０に示す３相インバータ回路を構成しモーターを駆動することでその発生損失を従来のトレンチゲートＦＳ−ＩＧＢＴと比較した。なお、インバータ動作条件は次の通りである。
Ｖｄｃ＝３００Ｖ、Ｉｏ＝６０Ａ（ｒｍｓ）、キャリア周波数ｆｃ＝１０ｋＨｚ、出力周波数ｆｏ＝５０Ｈｚ、ｃｏｓθ＝０．９
その結果、実施例２のプレーナゲートＩＧＢＴを用いたインバータの発生損失は５５Ｗとなり、従来トレンチゲートＦＳ−ＩＧＢＴを用いたインバータの発生損失６２Ｗに対して約１２％の低減が可能となった。これは、図１８に示したトレードオフ特性の若干の改善もあるが、図１７に示したように低電流領域での電流導通能力が従来トレンチゲートＦＳ−ＩＧＢＴに対して格段に向上したため、この領域でのオン電圧が十分低減できたところによる。

また、実施例２のプレーナゲートＩＧＢＴの素子耐圧は７３０Ｖと従来薄ウエハプロセスでのトレンチゲートＦＳ−ＩＧＢＴ（素子耐圧７２６Ｖ）と同様、６００Ｖ素子として十分な特性が得られていることを確認した。さらに、最大ターンオフ電流ならびに負荷短絡耐量についても測定したところ、従来のトレンチゲートＩＧＢＴとほとんど同等の特性を示していることも併せて確認した（実施例２のプレーナゲートＩＧＢＴ：最大ターンオフ電流：４３０Ａ、負荷短絡耐量２０μｓｅｃ、 従来トレンチゲートＦＳ−ＩＧＢＴ：最大ターンオフ電流：４１６Ａ、負荷短絡耐量１６μｓｅｃ）。なお、前記測定時の温度は１２５℃である。

実施例３は、前述の実施例１で説明したトレンチゲートＩＧＢＴに、部分的にライフタイムコントロールを施したものである。ライフタイムキラーとしてヘリウムをウエハ裏面から、ＩＧＢＴの基板の表面側から６０μｍの深さの位置に照射した。ライフタイムキラー照射以外のＩＧＢＴのウエハプロセス条件は実施例１に記述のものと同じなので省略する。まず、オン電圧−ターンオフ損失のトレードオフ特性であるが、ヘリウムを照射した分オン電圧２．２Ｖと高くなるが、ターンオフ損失１．８ｍＪと低減し、その結果、実施例１のトレンチゲートＩＧＢＴとほとんど変わらなかった。また、ダイオードの逆回復特性を測定したところ、逆回復時間ｔｒｒ＝８０ｎｓｅｃとライフタイムキラーを入れない場合のｔｒｒ＝３５０ｎｓｅｃに対し格段に高速化が可能となった。局所的にライフタイムコントロールをしたことでダイオードの逆回復特性が大きく向上することがわかる。これにより、図２０の３相インバータ回路で破線円部で示した素子構成を同時に高性能化することが可能となる。

実施例４では、耐圧６００ＶのトレンチゲートＩＧＢＴについて説明する。図１Ａ、図１Ｂは実施例４のトレンチゲートＩＧＢＴの作成に用いた８インチ径の高抵抗ｐ型支持基板１０１とその上に形成されたパターニング後シリコン酸化膜の平面図である。チップサイズを６．８ｍｍ角としているため、図に示す寸法で格子状にシリコン酸化膜を形成している。図１Ａ、図１Ｂについての説明は前述した実施例１と同じであるから、これ以上の説明は省略する。

図２１、図２２、図２３は、実施例４のトレンチゲートＩＧＢＴの概略断面図である。図２１はトレンチゲートＩＧＢＴの周辺耐圧構造部の、図２２はトレンチゲートＩＧＢＴの活性領域の、それぞれ断面図である。なお、図２３は図２２の断面図をＤ−Ｄ線で切断した場合の断面図である。
これらの図２１、図２２、図２３に示すように、実施例４のトレンチゲートＩＧＢＴの構造は、高抵抗ｐ型支持基板１０１表面に部分的にシリコン酸化膜１０５（図２１（ａ））と、そのシリコン酸化膜１０５上に厚さ３．０μｍ、不純物濃度１．０×１０^１７ｃｍ^−３のｐ型コレクタ層２１とを備える。このｐ型コレクタ層２１上にさらに部分的にシリコン酸化膜１０６（図２１（ｂ））と、その上に厚さ３．０μｍ、不純物濃度２．０×１０^１３ｃｍ^−３のように低不純物濃度のｎ⁻型バッファ層２２を有する。実施例４では、ｎ⁻型バッファ層２２の不純物濃度が実施例１の場合と異なり、さらにその上に形成されるｎ⁻型ドリフト層２３よりも低不純物濃度にされる。その際、前記高抵抗ｐ型支持基板１０１の表面に形成したシリコン酸化膜１０５と前記ｐ型コレクタ層２１上に形成したシリコン酸化膜１０６は前記高抵抗ｐ型支持基板１０１の主面上方から見て相互に重ならない位置とする。その方法として前記実施例１で説明した図２に示す方法と同じでよい。また、前記酸化膜１０５と１０６とを基板１０１の上方から見て相互に重ならない位置に形成する異なる方法を以下に示す。たとえば、図１Ｂに示すように、ウエハの左半分にある、素子を形成しないウエハ周辺領域に、高抵抗ｐ型支持基板１０１の表面に1ｃｍ^２程度大きさの前記シリコン酸化膜１０５を形成し、同様に、ウエハの右半分の、素子を形成しないウエハ周辺領域には、ｐ型コレクタ層１の表面にシリコン酸化膜１０６を形成する方法としてもよい。

ｎ⁻型ドリフト層２３は、リンを６．０×１０^１４ｃｍ^−３程度の不純物濃度で含み、厚さは６５μｍ程度である（図２１、図２２）。このｎ⁻型ドリフト層２３は、前記基板主面に垂直な方向に形成されるｐ型仕切り層２４とｎ⁻型ドリフト層２３が前記主面に平行な方向では、交互に接するストライプ状平面パターンの繰り返しからなる超接合層を有するウエハにされている（図２３）。実施例４では、従来の薄ウエハ技術によるトレンチゲートＦＳ−ＩＧＢＴやＲＣ−ＩＧＢＴのような比較的濃度の高いｎ^＋型バッファ層（ＦＳ層）ではなく、また、前述の実施例１のトレンチゲートＩＧＢＴにおけるｎ型バッファ層とも異なり、高抵抗ｎ⁻型バッファ層２２にされている。これはｐ型コレクタ層２１とｎ⁻型バッファ層２２との裏面側での短絡構造に起因するＭＯＳＦＥＴ動作からＩＧＢＴ動作への移行を、たとえば、前述のＩ−Ｖ特性の“とび“を生じさせないでスムースに行なわせオン電圧を十分低減するためである。また前述した従来のトレンチゲートＦＳ−ＩＧＢＴのようなｎ^＋型バッファ層（ＦＳ層）が無いため、素子耐圧時に空乏層ストッパがなくなり、結果的にｎ⁻型ドリフト層２３が厚くなりオン電圧が高くなるのではとの懸念が生じる。しかし、実施例４のトレンチゲートＩＧＢＴは超接合層を備えているためｎ⁻型ドリフト層２３の不純物濃度は通常のＩＧＢＴよりも格段に高くすることができる。そのため、従来のような高不純物濃度のｎ^＋型バッファ層（ＦＳ層）がなくても十分な耐圧を保持できるのである。かつｎ⁻型ドリフト層２３を薄くすることができるのである（図２３）。

前記超接合層の表面には、実施例１と同様に、トレンチゲート構造を形成するための第一トレンチ２６が前記超接合層２３、２４と直交するような平面パターンで配置される。この第一トレンチ２６の内部をゲート絶縁膜を介して導電性ポリシリコンで埋め込む方法でトレンチゲートが形成される。トレンチゲートの幅は１．２μｍで３．０μｍの深さである。第一トレンチ２６の内部には、厚さ１００ｎｍのゲート酸化膜（図示せず）を介してポリシリコンゲート電極２５が埋め込まれる。さらに、ｐ型チャネル領域２７やｎ^＋型エミッタ領域２８の形成、ゲート電極上にはＢＰＳＧによる層間絶縁膜を介してエミッタ電極２９として５μｍの厚さのＡｌ−１％Ｓｉからなる金属膜を備える。さらに、その上に好ましくは厚さ１０μｍのポリイミド層を備える。高抵抗ｐ型支持基板１０１の裏面には、前記ｐ型コレクタ層２１ならびに前記ｎ⁻型バッファ層２２とコレクタ電極３５を備える。なお、実施例４では高抵抗支持基板としてｐ型基板を用いたが、ｎ型基板であっても差し支えない。この際、実施例４のトレンチゲートＩＧＢＴを適用する、たとえば、動作周波数（インバータのキャリア周波数など）によって最適な素子特性を得るために、前記ｐ型コレクタ層２１ならびに前記ｎ⁻型バッファ層２２に接するコレクタ電極面積の比率を最適化することが重要である。

実施例４では、モーター駆動用インバータのキャリア周波数１０ｋＨｚを想定し、前記ｐ型コレクタ層２１と前記ｎ⁻型バッファ層２２に接する面積を３６：１に設定した。
特に、実施例４のような構造のトレンチゲートＩＧＢＴの場合、ｐ型コレクタ層２１に正確に第二トレンチ１１の底部が接触しないと、オン電圧が急激に劣化するなどの不具合が生じる。またｎ⁻型バッファ層２２に正確に第三トレンチ１２の底部が接触しないと、ＳＪ−ＭＯＳＦＥＴが動作しないなどの不具合を生じることとなるので、製造プロセスにより、設計どおりの接触構成になっているかが、この製造方法の要注意点である。

この点を含め、図２４から図３２を用いて実施例４のトレンチゲートＩＧＢＴの製造方法を詳しく説明する。まず直径８インチの高抵抗ｐ型支持基板１０１を準備し、その上にシリコン酸化膜１０５を厚さ０．２μｍに形成する。その後、形成するチップサイズに応じて酸化膜を残すようにパターニングし、シリコン酸化膜１０５を形成する（図２４）。実施例４で実施例１と同様に、チップサイズに応じた４辺のうち２辺のダイシングライン１０４（図２７）近傍での酸化膜幅を１００μｍとする。この上に、周知の技術であるエピタキシャル法を用いて厚さ３．０μｍ、不純物濃度１．０×１０^１７ｃｍ^−３のｐ型コレクタ層２１を形成する。この層２１はなるべく薄く形成して正孔の注入効率を小さくすることが好ましい。実際にはウエハ面内の濃度・厚さばらつきを考慮し、厚さを３．０μｍに設定した。この際、不純物としてボロンを用いる。その後、前記高抵抗ｐ型支持基板１０１上に形成したのと同様に、ダイシングライン１０４近傍に幅１００μｍのシリコン酸化膜１０６を形成する。その際、前記酸化膜１０５を形成した２辺とは重ならない他の２辺に形成する。その上に厚さ３．０μｍ、不純物濃度２．０×１０^１３ｃｍ^−３のｎ⁻型バッファ層２２をエピタキシャル法にて形成する。なお実施例４と異なる方法として、図１Ｂに示すように、ウエハ面内の一部に１ｃｍ^２程度の大きさの酸化膜１０５Ａと酸化膜１０６Ａをそれぞれ残す方法で、ｐ型コレクタ層２１とｎ⁻型バッファ層２２を形成しても差し支えない。その後、前述したとおり、リンを６．０×１０^１４ｃｍ^−３程度含むｎ⁻型ドリフト層２３を６５μｍ程度の厚さにエピタキシャル成長させる（図２５）。

次にｎ⁻型ドリフト層２３の表面層に厚さ１．６μｍの酸化膜（図示せず）を成長させ、フォトリソグラフおよびエッチングにより２４μｍおきに４μｍ幅の酸化膜マスクを形成した後、異方性エッチングによりｎ⁻型ドリフト層２３の表面からｎ⁻型バッファ層２２との境界近傍に達するトレンチを形成する。トレンチの深さは５０μｍとした。その後、不純物としてボロンを前記ｎ⁻型ドリフト層２３の約５倍程度の濃度を含むｐ型シリコンを酸化膜マスクより厚くなるようにエピタキシャル成長させてトレンチを埋める。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）および酸化膜エッチングにより、前記ｎ⁻型ドリフト層２３の表面層を再度露出させると、ｎ⁻型ドリフト層２３と、前記トレンチ内にｐ型シリコンが埋め込まれたｐ型仕切り層２４とが前記主面に平行な方向では交互に接するストライプ状平面パターンの繰り返しからなる超接合層を有する超接合型半導体基板ができる（図２６）。通常の超接合型ＭＯＳＦＥＴの場合、前記ｐ型仕切り層２４とｎ⁻型ドリフト層２３は等間隔で形成することが知られているが、この実施例４では、オン電圧を十分低減するために、前述のような不均等間隔とした。その理由は、超接合型ＩＧＢＴでは、裏面ｐ型コレクタ層２１から注入された正孔がｐ型仕切り層２４を通ってエミッタ電極に抜けていく際に、このｐ型仕切り層２４が、たとえば、４μｍ間隔の等間隔に設計されると、せっかくコレクタから注入された正孔がすぐにエミッタに抜けてしまい十分な伝導度変調を起こさないこととなる。その結果オン電圧が十分低減できなくなるためである。しかしながら、前記ｐ型仕切り層２４とｎ⁻型ドリフト層２３は等間隔で形成しないと十分な素子耐圧が得られないと予想されるが、ｎ型ドリフト層２３の不純物濃度を最適化することで６００Ｖ以上の耐圧を得るような設計となっている。その後、トレンチゲートを幅１．２μｍ深さ３．０μｍとし、前記図７Ｃに示すように前記トレンチゲート用第一トレンチと超接合層が直交するような平面パターンに配置した。実施例４では図７Ｃに示すような不均等間隔のトレンチゲート構造としたが、図７Ｂに示すような通常の等間隔のトレンチゲート構造でも差し支えない。また、十分に注意深く第一トレンチを形成することで、第一トレンチの底部の曲率は０．６μｍで形成することができる。その後、第一トレンチ内面に厚さ１００ｎｍのゲート酸化膜の成長後、ポリシリコンゲート電極を埋め込む。

次に、イオン注入法と熱拡散法を用いて、深さ約２．５μｍのｐ型チャネル領域２７を形成する。このときの不純物はボロンを用い、そのドーズ量は８．０×１０^１３ｃｍ^−２、熱拡散温度と時間は１１５０℃・２時間とする。さらにその後、ｎ^＋型エミッタ領域２８の形成のために砒素をドーズ量５．０×１０^１５ｃｍ^−２ほどイオン注入し、深さ０．４μｍの層を形成する。その後、層間絶縁膜（図示せず）としてＢＰＳＧを厚さ１．０μｍ堆積しパターニング後熱処理（１０００℃）、そしてエミッタ電極２９となるＡｌ−１％Ｓｉを厚さ５μｍにスパッタ法にて形成、同様にパターニング後熱処理（４００℃）をしてそれぞれ形成する。表面保護膜として厚さ１０μｍのポリイミド（図示せず）を素子表面に形成後、エミッタ電極２９ならびにゲート電極パッド部（図示せず）を窓明けするようにパターニングし、熱処理（３００℃）して形成する（図２８）。また、図２８に示す実施例４のトレンチゲートＩＧＢＴの活性領域の断面図には超接合層が図示されていないが、これは、実施例１と同様にトレンチゲートと超接合層とが直交して形成されているためである。

次に前記ウエハの裏面、すなわち高抵抗ｐ型支持基板１０１が露出している面に厚さ１．６μｍの酸化膜３１を成長させ、フォトリソグラフおよびエッチングによりトレンチ形成用の酸化膜マスク３１ａを形成する（図２９、図３０）。なお、この酸化膜マスク３１ａはチップ４辺のうちの２辺に相当する、周辺耐圧構造部の高抵抗ｐ型支持基板１０１上に酸化膜１０５が形成された領域では５μｍ幅、５μｍ間隔で均等に形成したが、同じ周辺耐圧構造部でも他の２辺に相当するｐ型コレクタ層２１の上に酸化膜１０５が形成された領域では酸化膜に窓明けをしていない（図２９（ｂ））。また活性領域では一部の酸化膜幅を１００μｍと広めに残す酸化膜領域３１ｂを形成する（図３０）。その後、ＲＩＥ法などの異方性エッチングにより前記ウエハの裏面からトレンチエッチングをする。実施例４では、その後のウエハプロセスにてウエハが割れない範囲でトレンチエッチング時間を短縮するため、あらかじめ前記ウエハの裏面を研磨して厚さを２５０μｍまで薄くした後に前記エッチングを行った。この際、このトレンチエッチングを前記ｐ型コレクタ層２１に達したところで正確に止めるのが肝要であるが、前述したとおり電気特性向上のためｐ型コレクタ層２１の厚さを３．０μｍと比較的薄く設定しているため、うまくトレンチエッチングを止めるのが難しい。しかしながら、実施例４によれば、高抵抗ｐ型支持基板１０１とｐ型コレクタ層２１の間に幅１００μｍ間隔で酸化膜マスク１０５、または、ウエハの最外周辺部で、ＩＧＢＴチップが形成されていない領域に厚さ０．２μｍのシリコン酸化膜マスク１０５Ａが配置されているため、前記トレンチエッチングを進めてエッチングの先端が前記ｐ型コレクタ層２１に達したと同時にシリコン酸化膜１０５がエッチングし始める。エッチング中に酸素を検出した時点でエッチングを止めれば、正確にトレンチエッチングの先端を前記ｐ型コレクタ層２１でとめることが可能である（図３１、図３２）。裏面酸化膜除去後、レジストを塗布する。次に活性領域内の一部酸化膜幅を１００μｍと広く残したところに前記同様５μｍ幅の酸化膜を窓明し、かつ周辺耐圧構造部で、前記第三トレンチ１２を掘らなかった領域に幅５μｍで５μｍ間隔の酸化膜パターンを形成する。その後、前記同様ＲＩＥ法にてトレンチエッチングを行い、今度はｎ⁻型バッファ層２２に達したところでエッチングを止める。ここで、ｎ⁻型バッファ層２２と裏面電極とのオーミックコンタクトを取る目的でリンをイオン注入する。そして裏面酸化膜を除去後、前記第三トレンチの底部、側面ならびにウエハの裏面全体にＡｌ，Ｔｉ，ＮｉそしてＡｕの金属積層膜を真空蒸着にて形成してコレクタ電極３５とする（図３１、図３２）。これにより実施例４のトレンチゲートＩＧＢＴのウエハプロセスが終了する。なお、前記シリコン酸化膜はダイシングライン１０４に沿って幅１００μｍで形成、またはウエハ周辺部にのみ形成されているため、大部分のトレンチが、その後のコレクタ電極３５の形成では確実に素子内のｐ型コレクタ層２１表面およびｎ⁻型バッファ層２２表面に対してコレクタ電極３５がコンタクトすることができる。そのため前記シリコン酸化膜が電流の導通に影響を与えることはまったく無い。なお、このトレンチゲートＩＧＢＴにはスイッチング速度を向上させるためのライフタイムコントロールプロセスは適用していないが、素子特性の最適化のためにはライフタイムコントロールプロセスを施しても差し支えない。

以上説明した方法により、直径８インチの６００Ｖ トレンチゲートＩＧＢＴウエハ１００枚を作成したが、ＩＧＢＴが完成するまでのウエハプロセス中で割れたものは一切無く、生産性に非常に優れていることが判明した。比較のためにＦＺウエハを使った前述の薄ウエハ技術を使って同様に８インチＩＧＢＴウエハを作成したところ、ウエハ厚さが６５μｍで１００枚中約３５枚が割れてしまった。これは薄く研磨した後の、ウエハハンドリング中または裏面への不純物形成工程ならびに電極形成工程の途中にて割れたためである。また前記実施例にてコレクタ電極３５の形成を真空蒸着法にて行ったが、別の方法、例えばスパッタ法、またはメッキ法にして形成しても、８インチＩＧＢＴウエハ１００枚にてウエハの割れは一切無いことを確認した。

図３５に、実施例４にて作成したトレンチゲート型ＩＧＢＴの電流−電圧特性を示す。また比較のために６００Ｖ ＳＪ−ＭＯＦＥＴならびに薄ウエハプロセスを適用した６００Ｖ トレンチゲートＦＳ−ＩＧＢＴの特性も併せて示す。実施例４のトレンチゲートＩＧＢＴは、コレクタ・エミッタ間の電圧が０Ｖから０．７Ｖの間でも従来のＳＪ−ＭＯＳＦＥＴに近い十分な電流導通能力を示していることがわかる。また定格電流近傍の３００Ａ／ｃｍ^２付近では、ＳＪ−ＭＯＳＦＥＴに対しては明らかに優位性を示し、かつトレンチゲートＦＳ−ＩＧＢＴにも遜色ない低オン電圧特性を示していることがわかる。このように電流密度が５０Ａ／ｃｍ^２以下での低電流領域ではＳＪ−ＭＯＳＦＥＴ並みの、また電流密度が３００Ａ／ｃｍ^２近傍の高電流領域ではトレンチゲートＦＳ−ＩＧＢＴと同等の良好な電流−電圧特性を示すことがわかる。なお実施例４のトレンチゲートＩＧＢＴは６．８ｍｍ角、素子定格は６００Ｖ／１００Ａで、定格電流密度は３００Ａ／ｃｍ^２である。さらに、実施例４のトレンチゲートＩＧＢＴのスイッチング特性についても測定した。その結果、定格電流１００Ａでのターンオフ損失を測定したところ２．１５ｍＪとなった。これは、比較したトレンチゲートＦＳ−ＩＧＢＴのターンオフ損失２．２９ｍＪに対して６％もの低減が図れていることになる。さらにＩＧＢＴのプロセス条件を変えた素子を作成し特性比較をしたところ、図３６に示すように従来のトレンチゲートＦＳ−ＩＧＢＴに対して若干ではあるが、低オン電圧でかつ低ターンオフ損失を示すという良好な特性であることがわかる。なお、実施例４のトレンチゲートＩＧＢＴにおいて、図３６に示したトレードオフ特性は、ｐ型コレクタ層２１の不純物濃度を変えた素子、すなわち不純物濃度を２．０×１０^１７ｃｍ^−３、４．０×１０^１７ｃｍ^−３とするものを新たに追加作成し評価した結果である。実施例４のトレンチゲートＩＧＢＴを用いて図２０に示す３相インバータ回路を構成しモーターを駆動することでその発生損失を従来のトレンチゲートＦＳ−ＩＧＢＴと比較した。なお、インバータ動作条件は次の通りである。Ｖｄｃ＝３００Ｖ、Ｉｏ＝６０Ａ（ｒｍｓ）、キャリア周波数ｆｃ＝１０ｋＨｚ、出力周波数ｆｏ＝５０Ｈｚ、ｃｏｓθ＝０．９
その結果、実施例４のトレンチゲートＩＧＢＴを用いたインバータの発生損失は４６Ｗとなり、従来のトレンチゲートＩＧＢＴを用いたインバータの発生損失６２Ｗに対して約２６％の低減が可能となった。この結果は、図３６に示したトレードオフ特性の若干の改善もあるが、図３５に示したように低電流領域での電流導通能力が従来トレンチゲートＦＳ−ＩＧＢＴに対して格段に向上したため、この領域でのオン電圧が十分低減できたところによる。また、実施例４のトレンチゲートＩＧＢＴ素子耐圧は７３０Ｖと従来薄ウエハプロセスでのトレンチゲートＦＳ−ＩＧＢＴ（素子耐圧７２６Ｖ）と同様、６００Ｖ素子として十分な特性が得られていることを確認した。さらに、最大ターンオフ電流ならびに負荷短絡耐量についても測定したところ、従来のトレンチゲートＩＧＢＴとほとんど同等の特性を示していることも併せて確認した（実施例４のトレンチゲートＩＧＢＴ：最大ターンオフ電流：４２５Ａ、負荷短絡耐量１８μｓｅｃ、 従来トレンチゲートＦＳ−ＩＧＢＴ：最大ターンオフ電流：４１６Ａ、負荷短絡耐量１６μｓｅｃ）。なお、前記測定時の温度は１２５℃である。このことから、実施例４によるトレンチゲートＩＧＢＴ製造方法は高い生産性を有し、かつそれによってできたトレンチゲートＩＧＢＴは極めて良好な電気特性を示すことがわかる。

実施例５は、ゲート構造がプレーナゲートである以外は実施例４と同一の条件で作成したものである。そのためウエハプロセスは実施例１記載の内容とほとんど変わらないので、詳細は省略する。図３３は、実施例５の６００Ｖ耐圧、プレーナゲートＩＧＢＴの活性領域の概略断面図を示す（周辺耐圧構造部断面図は前記実施例４と同じなので省略）。なお、実施例５ではｐ型の高抵抗支持基板を用いたが、ｎ型の高抵抗支持基板であっても差し支えない。その結果、前記方法にて直径８インチの６００Ｖ ＩＧＢＴウエハ１００枚を作成したが、ＩＧＢＴの主要なウエハプロセスが終了するまでの間で、ウエハプロセス中で割れたものは一切無く、前記実施例４同様、生産性に非常に優れていることが判明した。図３７は実施例５にて作成したプレーナゲートＩＧＢＴの電流−電圧特性である。また比較のために実施例１で用いたのと同じ６００Ｖ ＳＪ−ＭＯＦＥＴならびに薄ウエハプロセスを適用したトレンチゲートＦＳ−ＩＧＢＴの特性も併せて示す。前記実施例４のトレンチゲートＦＳ−ＩＧＢＴに比べると実施例５ではプレーナゲート構造の違いの分だけ特性はやや劣化するが、それでも実施例５のプレーナゲートＩＧＢＴは、コレクタ・エミッタ間の電圧が０Ｖから０．７Ｖの間でも従来のＳＪ−ＭＯＳＦＥＴに近い十分な電流導通能力を示していることがわかる。また定格電流近傍の３００Ａ／ｃｍ^２付近では、トレンチゲートＦＳ−ＩＧＢＴに遜色ない低オン電圧特性を示していることがわかる。このようにプレーナゲート構造でも電流密度が５０Ａ／ｃｍ^２以下での低電流領域ではＳＪ−ＭＯＳＦＥＴ並みの、また電流密度が３００Ａ／ｃｍ^２近傍の高電流領域ではトレンチゲートＦＳ−ＩＧＢＴと同等の良好な電流−電圧特性を示すことがわかる。なお、実施例５のプレーナゲートＩＧＢＴは６．８ｍｍ角、素子定格は６００Ｖ／１００Ａで、定格電流密度は３００Ａ／ｃｍ^２である。さらに実施例５においてもスイッチング特性を測定した。その結果、図３８に示すように、定格電流１００Ａでのターンオフ損失を測定したところ２．００ｍＪとなった。さらに条件を変えたプレーナゲートＩＧＢＴを作成し特性比較をしたところ、図３８に示すように従来のトレンチゲートＦＳ−ＩＧＢＴに対して低オン電圧でかつ低ターンオフ損失を示すという良好な特性であることがわかった。なお実施例５のプレーナゲートＩＧＢＴにおいて、図３８に示したトレードオフ特性は、ｐ型コレクタ層の濃度を変えた素子、すなわち不純物濃度を２．０×１０^１７ｃｍ^−３ 、４．０×１０^１７ｃｍ^−３とするものを新たに追加作成し評価した結果である。

そこで実施例５のプレーナゲートＩＧＢＴを用いて実施例４と同様、図２０に示す３相インバータ回路を構成しモーターを駆動することでその発生損失を従来のトレンチゲートＦＳ−ＩＧＢＴと比較した。なお、インバータ動作条件は次の通りである。
Ｖｄｃ＝３００Ｖ、Ｉｏ＝６０Ａ（ｒｍｓ）、キャリア周波数ｆｃ＝１０ｋＨｚ、出力周波数ｆｏ＝５０Ｈｚ、ｃｏｓθ＝０．９
その結果、実施例５のプレーナゲートＩＧＢＴを用いたインバータの発生損失は５３Ｗとなり、従来トレンチゲートＦＳ−ＩＧＢＴを用いたインバータの発生損失６２Ｗに対して約１５％の低減が可能となった。これは、図３８に示したトレードオフ特性の改善もあるが、図３７に示したように低電流領域での電流導通能力が従来のトレンチゲートＦＳ−ＩＧＢＴに対して格段に向上したため、この領域でのオン電圧が十分低減できたところによる。また実施例５のプレーナゲートＩＧＢＴの素子耐圧は７３０Ｖと従来の薄ウエハプロセスでのトレンチゲートＦＳ−ＩＧＢＴ（素子耐圧７２６Ｖ）と同様、６００Ｖ素子として十分な特性が得られていることを確認した。さらに、最大ターンオフ電流ならびに負荷短絡耐量についても測定したところ、従来のトレンチゲートＦＳ−ＩＧＢＴとほとんど同等の特性を示していることも併せて確認した（実施例５のプレーナゲートＩＧＢＴ：最大ターンオフ電流：４３０Ａ、負荷短絡耐量２０μｓｅｃ、 従来トレンチゲートＦＳ−ＩＧＢＴ：最大ターンオフ電流：４１６Ａ、負荷短絡耐量１６μｓｅｃ）。なお、前記測定時の温度は１２５℃である。

実施例６は、前記実施例４で示したトレンチゲートＩＧＢＴに、部分的にライフタイムコントロールを施したものである。ライフタイムキラーとしてヘリウムをウエハ裏面からちょうど素子表面から６０μｍの位置に照射した。その他のＩＧＢＴの作成プロセス条件は実施例４に記述のものと同じなので省略する。まず、オン電圧−ターンオフ損失のトレードオフ特性であるが、ヘリウムを照射した分オン電圧２．２Ｖと高くなるが、ターンオフ損失１．８ｍＪと低減し、その結果、実施例４のトレンチゲートＩＧＢＴとほとんど変わらなかった。またダイオードの逆回復特性を測定したところ、逆回復時間ｔｒｒ＝８０ｎｓｅｃとライフタイムキラーを入れない場合のｔｒｒ＝３５０ｎｓｅｃに対し格段に高速化が可能となった。局所的にライフタイムコントロールをしたことでダイオードの逆回復特性が大きく向上したことがわかる。これにより、図２０の丸印で示した素子構成を同時に高性能化することが可能となった。

以上に説明したような実施例１〜６によれば、従来の薄ウエハ技術で作成したトレンチゲートＦＳ−ＩＧＢＴと同等の電気特性を保持しつつ、生産性を大きく向上できる。さらに本発明にかかるＩＧＢＴは、図１９、図３４に示すように、通常のＩＧＢＴに、ダイオード記号で示す逆方向のダイオードが内蔵されたものと考えることもできる。このことにより、たとえば、図２０に示す三相インバータ回路において、図中の破線円部で囲んだ部分で、従来はＩＧＢＴと逆方向ダイオードを別々のデバイスとして接続構成していたものを、本発明によれば、両デバイスを１つのデバイスとして一体化することができる。この一体化により、たとえば、従来のＩＧＢＴモジュールに対して、必要な素子数が半分で同一機能をもたせることができるためモジュールの大きさを極めて小型化することが可能となる。

本発明にかかる実施例１、４の高抵抗ｐ型支持基板上およびｐ型コレクタ層上に形成した第一、第二酸化膜を含むＩＧＢＴの格子状配列を示すウエハの平面図（ａ）と破線円部の拡大平面図（ｂ）である。 本発明にかかる実施例１、４の高抵抗ｐ型支持基板上およびｐ型コレクタ層上の異なる位置に形成した第一、第二酸化膜を含むＩＧＢＴの格子状配列を示すウエハの平面図（ａ）と破線円部の拡大平面図（ｂ）である。 本発明にかかる実施例１のＩＧＢＴの周辺耐圧構造部の断面図である。 本発明にかかる実施例１のＩＧＢＴの活性領域の断面図である。 図３のＡ−Ａ線で切断した断面図である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す要部断面図（その１）である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す要部断面図（その２）である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す要部断面図（その３）である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す要部断面図（その４）である。 本発明にかかる実施例４のの主要な製造工程を示す要部断面図である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す周辺耐圧構造部の断面図（その５）である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す活性領域の断面図（その６）である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す周辺耐圧構造部の断面図（その６）である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す活性領域の断面図（その７）である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す周辺耐圧構造部の断面図（その７）である。 本発明にかかる実施例１のＩＧＢＴの主要な製造工程を示す活性領域の断面図（その８）である。 本発明にかかる実施例１のＩＧＢＴとＦＳ−ＩＧＢＴと従来のＳＪ−ＭＯＳＦＥＴのＩ−Ｖ特性比較図である。 本発明にかかる実施例１のＩＧＢＴとＦＳ−ＩＧＢＴと従来のＳＪ−ＭＯＳＦＥＴのオン電圧―ターンオフ損失間の特性比較図である。 本発明にかかる実施例２のＩＧＢＴ活性領域の断面図である。 本発明にかかる実施例２のＩＧＢＴとＦＳ−ＩＧＢＴと従来のＳＪ−ＭＯＳＦＥＴのＩ−Ｖ特性比較図である。 本発明にかかる実施例２のＩＧＢＴとＦＳ−ＩＧＢＴと従来のＳＪ−ＭＯＳＦＥＴのオン電圧―ターンオフ損失間の特性比較図である。 本発明にかかる実施例１のＩＧＢＴ構造の逆方向内蔵ダイオードを示す図である。 本発明にかかる実施例１と実施例２のＩＧＢＴを適用して損失を測定した三相インバータ回路図である。 本発明にかかる実施例４のＩＧＢＴの周辺耐圧構造部の断面図。 本発明にかかる実施例４のＩＧＢＴの活性領域の断面図。 図２２の断面図のＤ−Ｄ線で切断した断面図。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す要部断面図（その１）である。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す要部断面図（その２）である。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す要部断面図（その３）である。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す周辺耐圧構造部の断面図（その４）である。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す活性領域の断面図（その５）である。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す周辺耐圧構造部の断面図（その５）である。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す活性領域の断面図（その６）である。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す周辺耐圧構造部の断面図（その６）である。 本発明にかかる実施例４のＩＧＢＴの主要な製造工程を示す活性領域の断面図（その７）である。 本発明にかかる実施例５のＩＧＢＴの活性領域の断面図である。 本発明にかかる実施例４のＩＧＢＴ構造の逆方向内蔵ダイオードを示す図である。 本発明にかかる実施例４のＩＧＢＴとＦＳ−ＩＧＢＴと従来のＳＪ−ＭＯＳＦＥＴのＩ−Ｖ特性比較図である。 本発明にかかる実施例４のＩＧＢＴとＦＳ−ＩＧＢＴと従来のＳＪ−ＭＯＳＦＥＴのオン電圧―ターンオフ損失間の特性比較図である。 本発明にかかる実施例５のＩＧＢＴとＦＳ−ＩＧＢＴと従来のＳＪ−ＭＯＳＦＥＴのＩ−Ｖ特性比較図である。 本発明にかかる実施例５のＩＧＢＴとＦＳ−ＩＧＢＴと従来のＳＪ−ＭＯＳＦＥＴのオン電圧―ターンオフ損失間の特性比較図である。 従来の薄ウエハ技術を用いたトレンチＦＳ−ＩＧＢＴのコレクタの一部にｎ^＋型層を設けたＲＣ−ＩＧＢＴの概略断面図。

符号の説明

１、２１ ｐ型コレクタ層
２、２２ ｎ型バッファ層
３、２３ ｎ⁻型ドリフト層
４、２４ ｐ型仕切り層
５、２５ ゲート電極
６、２６ 第一トレンチ
７、２７ ｐ型チャネル領域
８、２８ ｎ型エミッタ領域
９、２９ エミッタ電極
１０、３１ 酸化膜マスク
１１ 第二トレンチ
１２ 第三トレンチ
１３、３５ コレクタ電極
１０１ 高抵抗ｐ型支持基板
１０２ シリコン酸化膜
１０３ 素子領域
１０４ ダイシングライン
１０５ 第一絶縁膜
１０６ 第二絶縁膜。

Claims (22)

1. 半導体支持基板の一方の主面に、それぞれ積層される所定の形状の第一絶縁膜と、前記半導体支持基板よりも低抵抗な第一導電型半導体層と、前記第一絶縁膜とは前記主面の上方から見て重ならない位置に設けられる所定の形状の第二絶縁膜と、第二導電型半導体バッファ層と、前記主面に垂直な方向であって、該主面に平行な仮想切断面ではストライプ状平面パターンを繰り返し有する第一導電型仕切り層と第二導電型ドリフト層からなる超接合層とをこの順に備え、該超接合層の表面層に選択的に形成される第一導電型チャネル領域と、該チャネル領域の表面層に選択的に前記該超接合層のストライプ状平面パターンに直交する方向に形成される第二導電型エミッタ領域と、該第二導電型エミッタ領域の表面から前記チャネル領域を貫通する深さで前記超接合層のストライプ状平面パターンに直交する方向に形成される第一トレンチと、該第一トレンチの内表面にゲート絶縁膜を介して設けられるゲート電極と、前記チャネル領域表面および前記エミッタ領域表面に共通に接するエミッタ電極とを有し、前記半導体支持基板の他方の主面には、前記第一導電型半導体層と前記第二導電型半導体バッファ層にそれぞれ達する深さの第二トレンチと第三トレンチとを有し、該第二トレンチと該第三トレンチのそれぞれの底部および側面ならびに前記半導体支持基板の他方の主面にはコレクタ電極が接することを特徴とする半導体装置。
2. 前記第一導電型仕切り層が第二導電型ドリフト層の表面から前記第二導電型半導体バッファ層に達する深さで、ストライプ状の平面パターンのトレンチにエピタキシャル半導体層を成長させることにより形成されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第一導電型仕切り層が前記第二導電型ドリフト層内にあって、前記第二導電型半導体バッファ層の近傍に達する深さで、ストライプ状の平面パターンのトレンチにエピタキシャル半導体層を成長させることにより形成されることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記第二導電型半導体バッファ層が前記第二導電型ドリフト層よりも低抵抗な層であることを特徴とする請求項１記載の半導体装置。
5. 前記第二トレンチ対前記第三トレンチのトレンチ底部面積比率が５対１であることを特徴とする請求項４記載の半導体装置。
6. 前記第二導電型半導体バッファ層が前記第二導電型ドリフト層よりも高抵抗な層であることを特徴とする請求項１記載の半導体装置。
7. 前記第二トレンチ対前記第三トレンチのトレンチ底部面積比率が３６対１であることを特徴とする請求項６記載の半導体装置。
8. 前記ストライプ状平面パターンを繰り返し有する第一導電型仕切り層と第二導電型ドリフト層のそれぞれの前記ストライプ状平面パターンの短辺幅が異なることを特徴とする請求項１記載の半導体装置。
9. 前記第一絶縁膜と前記第二絶縁膜とが、前記半導体支持基板内に格子状に複数設けられる各半導体装置内の最外周辺に位置し、各半導体装置を切断するための領域である切断領域に設けられていることを特徴とする請求項１記載の半導体装置。
10. 前記第一絶縁膜と前記第二絶縁膜とが、前記半導体支持基板の最外周辺と、格子状に複数に設けられる各半導体装置の配列外との間に設けられていることを特徴とする請求項１記載の半導体装置。
11. 前記第一絶縁膜と前記第二絶縁膜をトレンチエッチングの終点検出用絶縁膜として用いて、前記第二トレンチと前記第三トレンチをそれぞれ形成することを特徴とする請求項１記載の半導体装置の製造方法。
12. 半導体支持基板の一方の主面に、それぞれ積層される所定の形状の第一絶縁膜と、前記半導体支持基板よりも低抵抗な第一導電型半導体層と、前記第一絶縁膜とは前記主面の上方から見て重ならない位置に設けられる所定の形状の第二絶縁膜と、第二導電型半導体バッファ層と、前記主面に垂直な方向であって、該主面に平行な仮想切断面ではストライプ状平面パターンを繰り返し有する第一導電型仕切り層と第二導電型ドリフト層からなる超接合層とをこの順に備え、該超接合層の表面層に選択的に、該超接合層のストライプ状平面パターンに直交する方向に形成される第一導電型のチャネル領域と、該第一導電型チャネル領域の表面層に選択的に形成される第二導電型エミッタ領域と、該第二導電型エミッタ領域の表面と前記超接合層の前記第二導電層の表面とに挟まれる前記第一導電型のチャネル領域の表面で前記超接合層のストライプ状平面パターンに直交する方向にゲート絶縁膜を介して設けられるゲート電極と前記チャネル領域表面およびエミッタ領域表面に共通に接するエミッタ電極とを有し、前記半導体支持基板の他方の主面に、前記第一導電型半導体層および前記第二導電型半導体バッファ層にそれぞれ達する深さの第二トレンチと第三トレンチを有し、該第二トレンチおよび第三トレンチの底部および側面ならびに前記半導体支持基板の他方の主面に接するコレクタ電極を備えることを特徴とする半導体装置。
13. 前記第一導電型仕切り層が第二導電型ドリフト層の表面から前記第二導電型半導体バッファ層に達する深さで、ストライプ状の平面パターンのトレンチにエピタキシャル半導体層を成長させることにより形成されることを特徴とする請求項１２記載の半導体装置の製造方法。
14. 前記第一導電型仕切り層が前記第二導電型ドリフト層内にあって、前記第二導電型半導体バッファ層の近傍に達する深さで、ストライプ状の平面パターンのトレンチにエピタキシャル半導体層を成長させることにより形成されることを特徴とする請求項１２記載の半導体装置の製造方法。
15. 前記第二導電型半導体バッファ層が前記第二導電型ドリフト層よりも低抵抗な層であることを特徴とする請求項１２記載の半導体装置。
16. 前記第二トレンチ対前記第三トレンチのトレンチ底部面積比率が５対１であることを特徴とする請求項１５記載の半導体装置。
17. 前記第二導電型半導体バッファ層が前記第二導電型ドリフト層よりも高抵抗な層であることを特徴とする請求項１２記載の半導体装置。
18. 前記第二トレンチ対前記第三トレンチのトレンチ底部面積比率が３６対１であることを特徴とする請求項１７記載の半導体装置。
19. 前記ストライプ状平面パターンを繰り返し有する第一導電型仕切り層と第二導電型ドリフト層の前記ストライプ状平面パターンの短辺幅が異なることを特徴とする請求項１２記載の半導体装置。
20. 前記第一絶縁膜と前記第二絶縁膜とが、前記半導体支持基板内に格子状に複数設けられる各半導体装置内の最外周辺に位置し、各半導体装置を切断するための領域である切断領域に設けられていることを特徴とする請求項１２記載の半導体装置。
21. 前記第一絶縁膜と前記第二絶縁膜とが、前記半導体支持基板の最外周辺と、格子状に複数に設けられる各半導体装置の配列外との間に設けられていることを特徴とする請求項１２記載の半導体装置。
22. 前記第一絶縁膜と前記第二絶縁膜をトレンチエッチングの終点検出用絶縁膜として用いて、前記第二トレンチと前記第三トレンチをそれぞれ形成することを特徴とする前記請求項１２記載の半導体装置の製造方法。

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