WO2018161412A1 - 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title description 4
- 238000004891 communication Methods 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 31
- 238000000137 annealing Methods 0.000 claims description 24
- 230000009977 dual effect Effects 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 238000002161 passivation Methods 0.000 claims description 13
- 238000000206 photolithography Methods 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 8
- 229910002804 graphite Inorganic materials 0.000 claims description 8
- 239000010439 graphite Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 5
- 238000004151 rapid thermal annealing Methods 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229910020286 SiOxNy Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 239000003292 glue Substances 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims description 2
- 239000004033 plastic Substances 0.000 claims description 2
- 150000001412 amines Chemical class 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 7
- 230000008569 process Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
- H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Definitions
- SiC U-type trench MOSFETs have many advantages, such as p-base regions can be formed by epitaxial growth, eliminating the effects of defects caused by ion implantation to form p-base regions, with better MOS gate quality and channel mobility. And easier to control the channel length.
- the cell structure of the trench MOSFET (the basic unit constituting the active region of the device) can be made smaller and the current density is higher, especially for the expensive price of the SiC material, which can significantly reduce the chip cost.
- UMOSFET has a problem that the electric field at the bottom of the trench is concentrated, so that the reliability of the gate dielectric is poor.
- FIG. 1 a schematic diagram of a conventional n-channel UMOSFET cell structure, in the off state, the high voltage applied to the drain acts on the drift layer, and the point A at the bottom of the trench will be Where the electric field is most concentrated, and the electric field strength in the medium is 2-3 times that in SiC, the gate dielectric at the bottom of the trench is easily broken down and the reliability is poor.
- Another object of the present invention is to provide a SiC dual trench MOSFET device integrating a Schottky diode, which effectively solves the problems in the prior art.
- Another object of the present invention is to provide a method of fabricating a SiC dual trench MOSFET device with an integrated Schottky diode.
- the Schottky metal in the step 7) is Ti, Mo, Ni or Pt; the annealing temperature of the thermal annealing is 400-600 ° C, and the time is 5-30 minutes.
- FIG. 5 is a schematic structural view of an epitaxial material in a process of fabricating a MOSFET device according to the present invention.
- the present invention provides a SiC dual trench MOSFET device with an integrated Schottky diode.
- the cell structure of the active region of the SiC dual trench MOSFET device is a drain from bottom to top.
- two trenches are arranged in the cell structure, respectively, a gate trench disposed at the center of the cell structure and a source trench at the periphery of the gate trench Slot; the bottom of the gate trench and the source trench are doped with a conductivity type opposite to the drift region.
Abstract
一种集成肖特基二极管的SiC双沟槽型MOSFET器件，该SiC双沟槽型MOSFET器件有源区的原胞结构中设置有两个沟槽，分别是设置在原胞结构中心的栅沟槽和栅沟槽的外围的源沟槽；栅沟槽和源沟槽的底部四周均进行了与漂移区相反导电类型的掺杂；在源沟槽底部的中心区域，设置有肖特基接触，形成与源极电连通的肖特基二极管；在源沟槽底部四周与漂移区相反导电类型掺杂区域形成欧姆接触；两个沟槽的深度都大于所述p基区。采用源和栅双沟槽结构，并且在栅沟槽底部和源沟槽的底部四周进行与漂移区相反导电类型的掺杂，实现对MOS栅的屏蔽，增加栅的可靠性。同时可以屏蔽基区的电场，防止基区的穿通；且集成了具有高浪涌能力的MPS肖特基二极管。
Description
本发明属于半导体领域，具体涉及一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法。
SiC U型沟槽MOSFET(UMOSFET)具有很多优势，如p基区可以用外延生长形成，消除了离子注入形成p基区时缺陷带来的影响，具有更好的MOS栅质量和沟道迁移率，以及更容易控制沟道长度。另外，沟槽型MOSFET的原胞结构(组成器件有源区的基本单元)可以做到更小，电流密度更高，特别对于SiC材料昂贵的价格，可显著的降低芯片成本。但是UMOSFET存在沟槽底部电场集中，以致栅介质可靠性差的问题。如图1所示，为一种常规的n沟道UMOSFET原胞结构的示意图，在关断状态下，加在漏极上的高压就会作用在漂移层上，沟槽底部的A点将是电场最集中的地方，而介质中的电场强度是SiC中的2-3倍，导致沟槽底部的栅介质容易被击穿，可靠性差。
另一方面，在很多的应用情况下，如在全桥应用中，晶体管需要反并联一个续流二极管一起工作，如目前常用的硅IGBT模块，都反并联了硅快恢复二极管作为续流二极管。如果在一个器件中集成了续流二极管，那么不仅提高了芯片的集成度和可靠性，同时也有效的降低了芯片成本。
发明内容
针对现有技术中存在的问题，本发明的目的在于提供一种集成肖特基二极管的SiC双沟槽型MOSFET器件，其有效解决了现有技术中存在的问题。本发明的另一目的在于提供一种制作集成肖特基二极管的SiC双沟槽型MOSFET器件的方法。
为实现上述目的，本发明采用以下技术方案：
一种集成肖特基二极管的SiC双沟槽型MOSFET器件，所述SiC双沟槽型MOSFET器件有源区的原胞结构从下至上依次为漏极、n+衬底、缓冲层、n-漂移层、p基区和n++层；在原胞结构中设置有两个沟槽，分别是设置在原胞结构中心的栅沟槽和所述栅沟槽的外围的源沟槽；所述栅沟槽和源沟槽的底部四周均进行了与漂移区相反导电类型的掺杂；在源沟槽底部的中
心区域，设置有肖特基接触，形成与源极电连通的肖特基二极管；在源沟槽底部四周与漂移区相反导电类型掺杂区域形成欧姆接触；两个沟槽的深度都大于所述p基区。
进一步，所述栅沟槽下的p+区是悬浮的，即不与源极电连通。
进一步，所述栅沟槽下的p+区是与源极和所述p基区电连通的。
进一步，所述p基区的掺杂浓度在1E15-5E17cm-3之间，p基区的厚度为0.2-3μm。
进一步，所述n++层的掺杂浓度大于1E19cm-3，n++层的厚度为0.2-2μm。
进一步，所述p基区下方和所述栅沟槽、源沟槽的沟槽底部掺杂深度之间的区域的掺杂浓度比所述n-漂移层高。
进一步，所述源沟槽的沟槽底部的p型掺杂区与所述p基区通过源沟槽的侧壁掺杂进行电连通，即，源极也与p基区电连通。
一种制备集成肖特基二极管的SiC双沟槽型MOSFET器件的方法，所述方法包括如下步骤：
1)在衬底上依次制备缓冲层、n-漂移层、p基区和n++层；
2)在SiC表面做上图形化的第一掩膜层，用CVD方法淀积，然后再用光刻刻蚀的方法形成SiO2图形；用ICP方法刻蚀SiC沟槽，形成源、栅沟槽；同时也对结终端区和划片区进行刻蚀；
3)在SiC表面做上第二掩膜层，作为后续注入的掩膜，进行Al离子注入，在源沟槽的侧壁和底部四周形成掺杂，注入的方向为垂直于晶圆方向和带一设定倾角的方向；注入完成后去除第二掩膜层；
4)在SiC表面做上第三掩膜层，淀积完成后用光刻的方法，在其他区域用胶作为第四掩膜层形成覆盖保护，而在栅沟槽内无光刻胶，同时在结终端区也形成场限环形式的胶掩膜；用ICP各项异性刻蚀，去除栅沟槽底部的SiO2介质，而继续保留栅沟槽侧壁的SiO2介质，保护栅沟道区；Al离子注入，在栅沟槽底部形成p+掺杂；注入完成后去除光刻胶和SiO2介质，并进行RCA清洗；在表面淀积一层石墨层，进行高温激活退火；用O2、N2等离子体刻蚀或者用热氧化方法去除石墨层；
5)用RCA和BOE清洗，进行牺牲氧化；用热氧化的方法生长一层SiO2，用BOE腐蚀去除；再用热氧化的方法生长栅介质层，氧化后再在NO或N2O或POCl3气氛中退火；用CVD方法淀积高掺杂多晶硅，或者先淀积无掺杂的多晶体，再用注入和退火的方法形成掺杂多晶硅；用多晶硅填充栅沟槽，对表面进行平坦化；用光刻的方法形成胶掩膜，刻蚀掉栅沟槽外的多晶硅，形成多晶体栅极；
6)淀积隔离钝化层，用光刻刻蚀的方法去除源沟槽及欧姆接触区域的介质，保留栅多晶
硅上的介质，形成栅与源的隔离。在源欧姆接触区淀积欧姆接触金属，在背面淀积欧姆接触金属，在真空或惰性气氛下进行快速热退火，分别形成源、漏欧姆接触；
7)用PVD方法淀积肖特基金属，用光刻再刻蚀的方法去掉源沟槽和欧姆接触区外其他区域的金属，再进行热退火，形成源沟槽底部中间区域的肖特基接触，同时对于周边高掺杂p+区能够形成欧姆接触；
8)做上厚的电极金属，源极与肖特基金属电连通，电极压块金属在原胞上方，通过隔离钝化层与栅极隔离；背面做上厚的电极金属；最后做上一层厚钝化层，并开窗口，露出源、栅压块金属的焊接区。
进一步，步骤1)中的所述衬底为高掺杂低电阻的n+层，浓度大于1E18cm-3，所述缓冲层的厚度为1-2μm；所述漂移层的浓度在1E14-1E17cm-3之间，厚度大于5μm；所述p基区的掺杂浓度在1E15-5E17cm-3之间，厚度为0.2-3μm；所述n++层的浓度大于1E19cm-3，厚度大于0.2μm。
进一步，其特征在于，步骤2)中所述第一掩膜层为SiO2，厚度为2-4μm，所述源、栅沟槽的深度大于n++层和p基区的厚度之和，为1-4μm；栅沟槽的宽度为0.5-2μm，源沟槽的宽度为2.5-10μm，用SiO2掩膜刻蚀SiC的选择比大于3。
进一步，步骤3)中所述掺杂区浓度大于1E18cm-3，表面浓度大于1E19cm-3，深度为大于0.35μm。
进一步，步骤4)中栅沟槽底部形成的p+掺杂浓度大于1E18cm-3，深度为大于0.35μm；所述石墨层的厚度为10-100nm；高温激活退火的退火温度大于1600℃，时间大于3分钟。
进一步，步骤5)中热氧化的方法生长的SiO2厚度为10-100nm；热氧化的温度为1200℃-1500℃之间，热氧化在O2氛围中进行。
进一步，步骤6)中所述隔离钝化层为使用CVD的方法淀积的SiO2或SiOxNy层，厚度大于0.5μm；快速热退火的退火温度为900-1100℃之间，时间为1分钟至15分钟之间；源、漏的欧姆接触金属为Ni或Ti/Ni。
进一步，步骤7)中所述肖特基金属为Ti、Mo、Ni或Pt；热退火的退火温度为400-600℃，时间为5-30分钟。
进一步，步骤8)中所述厚钝化层为SiO2、Si3N4或聚酰亚胺。
进一步，步骤1)中所述n-漂移区与所述p基区之间还有一层JFET层，所述JFET层的浓度小于1E18cm-3，比n-漂移区高，厚度等于p基区到栅沟槽下p+区结深的距离。
本发明具有以下有益技术效果：
本申请采用源和栅双沟槽结构，并且在栅沟槽底部和源沟槽的底部四周进行与漂移区相反导电类型的掺杂，实现对MOS栅的屏蔽，增加栅的可靠性。同时可以屏蔽基区的电场，防止基区的穿通。在源沟槽底部的中心区域做上肖特基接触，与周边相反导电类型掺杂区域形成欧姆接触，集成具有高浪涌能力的MPS肖特基二极管。
图1为现有技术中UMOSFET的原胞平面结构示意图；
图2为本发明的MOSFET器件的原胞平面结构示意图；
图3为本发明实施例的有源区为六角原胞密排结构的器件平面示意图；
图4为本发明MOSFET器件的电路示意图；
图5为本发明MOSFET器件制备过程中外延材料结构示意图；
图6为本发明MOSFET器件制备过程中SiC沟槽刻蚀后的原胞平面结构示意图；
图7为本发明MOSFET器件制备过程中源沟槽离子注入后的原胞平面结构示意图；
图8为本发明MOSFET器件制备过程中栅沟槽离子注入后的原胞平面结构示意图；
图9为本发明MOSFET器件制备过程中形成多晶硅栅后的原胞平面结构示意图；
图10为本发明MOSFET器件制备过程中形成源、漏欧姆接触后的原胞平面结构示意图；
图11为本发明MOSFET器件制备过程中形成肖特基接触后的原胞平面结构示意图；
图12为本发明MOSFET器件制备完成后的原胞平面结构示意图。
下面，参考附图，对本发明进行更全面的说明，附图中示出了本发明的示例性实施例。
然而，本发明可以体现为多种不同形式，并不应理解为局限于这里叙述的示例性实施例。
而是，提供这些实施例，从而使本发明全面和完整，并将本发明的范围完全地传达给本
领域的普通技术人员。
如图2所示，本发明了提供了一种集成肖特基二极管的SiC双沟槽型MOSFET器件，该SiC双沟槽型MOSFET器件有源区的原胞结构从下至上依次为漏极、n+衬底、缓冲层、n-漂移层、p基区和n++层；在原胞结构中设置有两个沟槽，分别是设置在原胞结构中心的栅沟槽和栅沟槽的外围的源沟槽；栅沟槽和源沟槽的底部四周均进行了与漂移区相反导电类型的掺杂，一方面可以与栅沟槽底部的掺杂一起屏蔽栅、源沟槽底部的电场，减少电场集中，提供可靠
性；另一方面也作为集成的肖特基二极管的嵌入pn二极管部分，具备高抗浪涌能力；在源沟槽底部的中心区域，设置有肖特基接触，形成与源极电连通的肖特基二极管；在源沟槽底部四周与漂移区相反导电类型掺杂区域形成欧姆接触；两个沟槽的深度都大于所述p基区；栅沟槽与源沟槽的深度可以一致也可以不一致，优选地两者深度一致，便于在器件制作过程中一步刻蚀同时形成。
本发明的一个实施例中栅槽下的p+区是悬浮的，即不与源极电连通。本发明的另一个实施例中栅槽下的p+区是与源极和p基区电连通的，因栅槽都是连通的，通过部分区域栅槽也进行侧壁注入，完成p+与p基区从而与源极的电连通，而这部分区域的栅不再起作用。
器件的基区层(对于n型MOSFET来说是p基区层，对p型MOSFET是相同的道理)采用外延生长形成，因此具有非常好的材料质量和非常精确的厚度和掺杂浓度，利于制作高质量的MOS栅结构。掺杂浓度在1E15-5E17cm-3之间，根据阈值电压设计。基区层厚度大于0.2μm，优选地在0.2-3μm之间，太薄容易穿通，太厚增加沟道长度和电阻。
p基区上面的n++层作为源极导电层，掺杂浓度大于1E19cm-3之间，厚度大于0.2μm，优选地在0.2-2μm之间。厚度太薄欧姆接触容易穿通，太厚会增加导通电阻和刻蚀槽的深度和难度。
p基区下面的n-层作为器件的耐压漂移层，其掺杂浓度、厚度根据器件设计的耐压能力确定，通过在一定耐压下导通电阻最小化进行优化设计。如对于1200V器件，浓度可以为5-8E15cm-3，厚度可以为10-15μm。在p基区下面和沟槽底部掺杂深度之间的区域，掺杂浓度也可以相对比漂移层稍高，如可以为1E16-1E17cm-3之间，主要的目的是可以减少电子经过沟道后可以更好的向漂移层各方向扩散，减少导通电阻。n+衬底的掺杂浓度大于1E18cm-3。
沟槽底部的p型掺杂区与p基区层通过源沟槽的侧壁掺杂进行电连通，因此，源极也同时与p基区电连通，避免了寄生npn结构。源沟槽底部四周的p掺杂为高浓度p型区，利于与金属形成欧姆接触，与中心的肖特基接触相连，共同形成了嵌入pn二极管的肖特基二极管。
如图3所示，其中AA’截面结构示意图为图1。原胞的平面结构可以为长方形、条形、六角形等各种形式。原胞的简单并联排列即形成一个器件的有源区，排列方式可以是简单排列，也可以为密排、原子结构排列等形式。同时，整个器件由有源区、结终端区和划片槽区组成，并且在有源区上对各原胞的栅、源极分别进行金属引出，做上相应的压块金属，利于器件后续的封装应用。这个为本行业工程师所熟知，不表示在示意图上。
如图4所示，MOSFET与肖特基二极管构成反并联的电路结构，实现了在一个芯片内的集成。可以有效增加器件的功率密度和可靠性，减少封装的模块或系统的体积和费用。
本发明中提到的n型掺杂与p型掺杂是相对而言的，亦可称为第一掺杂与第二掺杂，亦即n型与p型互换对器件同样适用。
本发明中器件结构不仅适用于SiC，也可同样适用于Si、GaN、Ga2O3等半导体材料，但制备方法不一样。
本发明的SiC MOSFET结构，可用于其他MOS控制的晶体管结构，如IGBT。在MOS控制的结构部分具有相关的结构和原理。
本发明还提供了一种制备本发明的集成肖特基二极管的SiC双沟槽型MOSFET器件的方法，下面以n型(n沟道)SiC MOSFET为例对该方法进行详细说明。
如图5所示，衬底(或称之为基板)为高掺杂低电阻的n+层，浓度大于1E18cm-3。缓冲层的浓度大概为1E18cm-3，厚度约1-2μm，缓冲层的目的是减少衬底与外延层之间的晶格不匹配，同时终结部分衬底的缺陷在缓冲层中，避免缺陷延伸到漂移层。漂移层的浓度在1E14-1E17cm-3之间，厚度大于5μm，承担器件耐压功能，浓度、厚度根据器件的额定耐压优化设计而定。漂移区上面是p基区层，浓度为1E15-5E17cm-3之间，厚度大于0.2μm，比较优的为0.2-2μm。在另一实施例中n-漂移区与p基区之间还有一层JFET层，浓度小于1E18cm-3，比漂移区更高，厚度约等于p基区到栅下p+区结深的距离，目的是减少此JFET区域间的导通电阻。p基区上面是n+区，掺杂浓度大于1E19cm-3，厚度大于0.2μm。
如图6所示，在SiC表面做上图形化的第一掩膜。第一掩膜一般地可以是SiO2，厚度根据后续注入掩膜需求的厚度加上刻蚀沟槽时消耗的SiO2厚度的和，一般地为2-4μm。用CVD方法淀积，然后再用光刻刻蚀等方法形成SiO2图形。用ICP方法刻蚀SiC沟槽，形成源、栅沟槽。同时也对结终端区和划片区进行了刻蚀。沟槽的深度根据设计器件的耐压和导通电阻而定，比n++区和p基区的厚度相加稍深，一般地在1-4μm之间。栅沟槽的宽度优选地在0.5-2μm之间，源沟槽的宽度优选地在2.5-10μm之间。用SiO2掩膜刻蚀SiC选择比可以做到3以上，因此刻蚀完成后将会剩余大部分SiO2，作为下一步离子注入的阻挡掩膜。另外，用SiO2掩膜刻蚀SiC可以得到低缺陷、U型底部的沟槽效果，利于器件的可靠性。
如图7所示，做上第二掩膜，作为后续注入的掩膜。掩膜保护源沟槽内中间的肖特基区域和栅沟槽。中间的肖特基区域宽度一般地为1.5-8μm。掩膜可以是光刻胶、介质等，优选地可以用光刻胶。掩膜厚度根据掩膜材料和后续离子注入的能量而定，对于光刻胶一般在2.5μm以上。进行Al离子注入，注入形成的掺杂区浓度大于1E18cm-3，表面浓度大于1E19cm-3，深度为大于0.35μm。注入的方向为垂直于晶圆方向和带一定倾角的方向。一定倾角的方向注入主要是为了对源沟槽的侧壁能够进行有效的注入，形成高掺杂的p+，完成源极与p基区
的电连通。表面的注入浓度更高的目的是为了形成更高掺杂浓度的表面，以利于后续形成源沟槽底部p+区的欧姆接触。注入完成后去除第二掩膜。
如图8所示，在表面淀积第三掩膜层，优选地为介质，如SiO2。第三掩膜主要是在后续注入时保护栅沟槽的侧壁。淀积完成后用光刻的方法，在其他区域用胶作为第四掩膜层形成覆盖保护，而在栅沟槽内无光刻胶，同时在结终端区也形成场限环形式的胶掩膜。用ICP各项异性刻蚀，去除栅沟槽底部的SiO2介质，而继续保留栅沟槽侧壁的SiO2介质，保护栅沟道区。Al离子注入，在栅沟槽底部形成p+掺杂，浓度大于1E18cm-3，深度大于0.35μm，优选地深度与源沟槽底部p+区一致。同时也形成了场限环形式的结终端结构，在本发明的其他实施例中也可以采用其他形式的结终端结构，如注入的JTE(结终端扩展)、刻蚀的JTE、JTE和场限环结合形式等。注入完成后去除光刻胶和SiO2介质，并进行RCA清洗。在表面淀积一层石墨层，厚度约为10-100nm，进行高温激活退火，退火温度大于1600℃，时间大于3分钟。用O2、N2等离子体刻蚀或者用热氧化方法去除石墨层。
如图9所示，用RCA和BOE清洗，进行牺牲氧化工艺。用热氧化的方法生长一层SiO2，厚度约为10-100nm，用BOE腐蚀去除。牺牲氧化工艺可以去除表面刻蚀带来的缺陷和损伤层。再用热氧化的方法生长栅介质层，厚度根据器件的阈值电压而定，优选地厚度为40-80nm。热氧化的温度为1200℃-1500℃之间，热氧化在O2氛围中进行，氧化后再在NO或N2O或POCl3等气氛中退火，改善MOS的界面态。用CVD方法淀积高掺杂多晶硅，也可以先淀积无掺杂的多晶体，再用注入和退火的方法形成掺杂。用多晶硅填充栅沟槽，对表面进行平坦化。用光刻的方法形成胶掩膜，刻蚀掉栅沟槽外的多晶硅，形成多晶硅栅极。
如图10所示，淀积隔离钝化层，一般用CVD的方法淀积SiO2或SiOxNy层，厚度优选地大于0.5μm，用光刻刻蚀的方法去除源沟槽及欧姆接触区域的介质，保留栅多晶硅上的介质，形成栅与源的隔离。在源欧姆接触区淀积欧姆接触金属，在背面淀积欧姆接触金属，在真空或惰性气氛下进行快速热退火，退火温度为900-1100℃之间，时间为1分钟至15分钟之间，分别形成源、漏欧姆接触。源、漏的欧姆接触金属一般的为Ni、Ti/Ni等。
如图11所示，用PVD方法淀积肖特基金属。PVD方法能够产生各项同性的金属淀积，利于源沟槽侧壁的金属淀积。用光刻再刻蚀的方法去掉源沟槽和欧姆接触区外其他区域的金属。肖特基金属可以是Ti、Mo、Ni、Pt等。再进行热退火，如对Ti肖特基金属，退火温度为400-600℃，时间为5-30分钟，形成源沟槽底部中间区域的肖特基接触，同时对于周边高掺杂p+区能够形成欧姆接触。退火可以改善肖特基接触的性能和均匀性。
如图12所示，做上厚的电极金属，便于器件应用时的封装。源与肖特基金属电连通，电
极压块金属在原胞上方，通过隔离钝化层与栅极隔离。栅电极压块金属在另一端引出，如图3平面示意图所示。背面做上厚的电极金属。最后做上一层厚钝化层，如SiO2、Si3N4、聚酰亚胺等，并开窗口，露出源、栅压块金属的焊接区。
上面所述只是为了说明本发明，应该理解为本发明并不局限于以上实施例，符合本发明思想的各种变通形式均在本发明的保护范围之内。
Claims (17)
- 一种集成肖特基二极管的SiC双沟槽型MOSFET器件，所述SiC双沟槽型MOSFET器件有源区的原胞结构从下至上依次为漏极、n+衬底、缓冲层、n-漂移层、p基区和n++层；其特征在于，在原胞结构中设置有两个沟槽，分别是设置在原胞结构中心的栅沟槽和所述栅沟槽的外围的源沟槽；所述栅沟槽和源沟槽的底部四周均进行了与漂移区相反导电类型的掺杂；在源沟槽底部的中心区域，设置有肖特基接触，形成与源极电连通的肖特基二极管；在源沟槽底部四周与漂移区相反导电类型掺杂区域形成欧姆接触；两个沟槽的深度都大于所述p基区。
- 根据权利要求1所述的集成肖特基二极管的SiC双沟槽型MOSFET器件，其特征在于，所述栅沟槽下的p+区是悬浮的，即不与源极电连通。
- 根据权利要求1所述的集成肖特基二极管的SiC双沟槽型MOSFET器件，其特征在于，所述栅沟槽下的p+区是与源极和所述p基区电连通的。
- 根据权利要求1所述的集成肖特基二极管的SiC双沟槽型MOSFET器件，其特征在于，所述p基区的掺杂浓度在1E15-5E17cm-3之间，p基区的厚度为0.2-3μm。
- 根据权利要求1所述的集成肖特基二极管的SiC双沟槽型MOSFET器件，其特征在于，所述n++层的掺杂浓度大于1E19cm-3，n++层的厚度为0.2-2μm。
- 根据权利要求1所述的集成肖特基二极管的SiC双沟槽型MOSFET器件，其特征在于，所述p基区下方和所述栅沟槽、源沟槽的沟槽底部掺杂深度之间的区域的掺杂浓度比所述n-漂移层高。
- 根据权利要求1所述的集成肖特基二极管的SiC双沟槽型MOSFET器件，其特征在于，所述源沟槽的沟槽底部的p型掺杂区与所述p基区通过源沟槽的侧壁掺杂进行电连通，即，源极也与p基区电连通。
- 一种制备权利要求1-7任一所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的方法，其特征在于，所述方法包括如下步骤：1)在衬底上依次制备缓冲层、n-漂移层、p基区和n++层；2)在SiC表面做上图形化的第一掩膜层，用CVD方法淀积，然后再用光刻刻蚀的方法形成SiO2图形；用ICP方法刻蚀SiC沟槽，形成源、栅沟槽；同时也对结终端区和划片区进行刻蚀；3)在SiC表面做上第二掩膜层，作为后续注入的掩膜，进行Al离子注入，在源沟槽的侧壁和底部四周形成掺杂，注入的方向为垂直于晶圆方向和带一设定倾角的方向；注入完成 后去除第二掩膜层；4)在SiC表面做上第三掩膜层，淀积完成后用光刻的方法，在其他区域用胶作为第四掩膜层形成覆盖保护，而在栅沟槽内无光刻胶，同时在结终端区也形成场限环形式的胶掩膜；用ICP各项异性刻蚀，去除栅沟槽底部的SiO2介质，而继续保留栅沟槽侧壁的SiO2介质，保护栅沟道区；Al离子注入，在栅沟槽底部形成p+掺杂；注入完成后去除光刻胶和SiO2介质，并进行RCA清洗；在表面淀积一层石墨层，进行高温激活退火；用O2、N2等离子体刻蚀或者用热氧化方法去除石墨层；5)用RCA和BOE清洗，进行牺牲氧化；用热氧化的方法生长一层SiO2，用BOE腐蚀去除；再用热氧化的方法生长栅介质层，氧化后再在NO或N2O或POCl3气氛中退火；用CVD方法淀积高掺杂多晶硅，或者先淀积无掺杂的多晶体，再用注入和退火的方法形成掺杂多晶硅；用多晶硅填充栅沟槽，对表面进行平坦化；用光刻的方法形成胶掩膜，刻蚀掉栅沟槽外的多晶硅，形成多晶体栅极；6)淀积隔离钝化层，用光刻刻蚀的方法去除源沟槽及欧姆接触区域的介质，保留栅多晶硅上的介质，形成栅与源的隔离。在源欧姆接触区淀积欧姆接触金属，在背面淀积欧姆接触金属，在真空或惰性气氛下进行快速热退火，分别形成源、漏欧姆接触；7)用PVD方法淀积肖特基金属，用光刻再刻蚀的方法去掉源沟槽和欧姆接触区外其他区域的金属，再进行热退火，形成源沟槽底部中间区域的肖特基接触，同时对于周边高掺杂p+区能够形成欧姆接触；8)做上厚的电极金属，源极与肖特基金属电连通，电极压块金属在原胞上方，通过隔离钝化层与栅极隔离；背面做上厚的电极金属；最后做上一层厚钝化层，并开窗口，露出源、栅压块金属的焊接区。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤1)中的所述衬底为高掺杂低电阻的n+层，浓度大于1E18cm-3，所述缓冲层的厚度为1-2μm；所述漂移层的浓度在1E14-1E17cm-3之间，厚度大于5μm；所述p基区的掺杂浓度在1E15-5E17cm-3之间，厚度为0.2-3μm；所述n++层的浓度大于1E19cm-3，厚度大于0.2μm。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤2)中所述第一掩膜层为SiO2，厚度为2-4μm，所述源、栅沟槽的深度大于n++层和p基区的厚度之和，为1-4μm；栅沟槽的宽度为0.5-2μm，源沟槽的宽度为2.5-10μm，用SiO2掩膜刻蚀SiC的选择比大于3。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤3)中所述掺杂区浓度大于1E18cm-3，表面浓度大于1E19cm-3，深度为大于0.35μm。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤4)中栅沟槽底部形成的p+掺杂浓度大于1E18cm-3，深度为大于0.35μm；所述石墨层的厚度为10-100nm；高温激活退火的退火温度大于1600℃，时间大于3分钟。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤5)中热氧化的方法生长的SiO2厚度为10-100nm；热氧化的温度为1200℃-1500℃之间，热氧化在O2氛围中进行。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤6)中所述隔离钝化层为使用CVD的方法淀积的SiO2或SiOxNy层，厚度大于0.5μm；快速热退火的退火温度为900-1100℃之间，时间为1分钟至15分钟之间；源、漏的欧姆接触金属为Ni或Ti/Ni。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤7)中所述肖特基金属为Ti、Mo、Ni或Pt；热退火的退火温度为400-600℃，时间为5-30分钟。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤8)中所述厚钝化层为SiO2、Si3N4或聚酰亚胺。
- 根据权利要求8所述的集成肖特基二极管的SiC双沟槽型MOSFET器件的制备方法，其特征在于，步骤1)中所述n-漂移区与所述p基区之间还有一层JFET层，所述JFET层的浓度小于1E18cm-3，比n-漂移区高，厚度等于p基区到栅沟槽下p+区结深的距离。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710128665.4A CN106876485B (zh) | 2017-03-06 | 2017-03-06 | 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法 |
| CN201710128665.4 | 2017-03-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2018161412A1 true WO2018161412A1 (zh) | 2018-09-13 |
Family
ID=59170336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/CN2017/081004 WO2018161412A1 (zh) | 2017-03-06 | 2017-04-19 | 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法 |
Country Status (2)
| Country | Link |
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| CN (1) | CN106876485B (zh) |
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| Publication number | Publication date |
|---|---|
| CN106876485A (zh) | 2017-06-20 |
| CN106876485B (zh) | 2020-11-10 |
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