CN116825780B - 半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制作方法，同一半导体器件上集成有并联设置且共用源极沟槽结构的结型场效应管和金属氧化物场效应管，能对结型场效应管和金属氧化物场效应管进行同步开关控制，利用结型场效应管的沟道关闭能力比金属氧化物场效应管的沟道关闭能力弱的原理，在同步关闭结型场效应管和金属氧化物场效应管时，使得浪涌电流优先通过结型场效应管的导电沟道，解决了金属氧化物场效应管在反向浪涌状态下的电流泄放问题，能避免反向浪涌电流引起的金属氧化物场效应管的雪崩发热现象和雪崩位错现象，改善了抗浪涌能力，提升了可靠性；同时，对应制作方法与沟槽型金属氧化物场效应管的制作工艺兼容，工艺流程简单，成本低。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体器件及其制作方法。
背景技术
碳化硅材料作为宽禁带半导体材料，比硅材料具有更优异的特性，禁带宽度是硅的3倍，临界击穿电场是硅的10倍，热导率是硅的4倍。使用碳化硅材料制成的功率器件比硅器件具有更高的工作频率、更小的损耗以及更高的工作温度和功率密度，热别适合应用于高压、大功率、高温、抗辐射的电力电子器件中。
近年来，碳化硅金属氧化物场效应管（SiC MOSFET）被推向功率器件市场。在相同耐压能力下，SiC MOSFET比传统的硅绝缘栅双极场效应管（Si IGBT）具有更高的工作温度、更低的开关损耗以及更高的开关频率。虽然SiC MOSFET性能优异，但是SiC MOSFET器件在反向浪涌电流下会进入雪崩状态，在雪崩位点发热量大，容易产生材料内部烧蚀的情况，严重影响了器件的可靠性。同时，雪崩位点容易造成材料内部位错增加，使得MOSFET体二极管性能退化。
因此，提升SiC MOSFET的抗浪涌能力及可靠性是目前急需解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件的技术方案，在半导体器件上集成并联设置的且共用源极沟槽结构的结型场效应管和金属氧化物场效应管，能对半导体器件上的结型场效应管和金属氧化物场效应管进行同步开关控制，在关闭时，结型场效应管的沟道关闭能力较金属氧化物场效应管的沟道关闭能力弱，因此在反向浪涌条件下浪涌电流优先通过结型场效应管的沟道，对金属氧化物场效应管实现了很好的保护，解决了反向浪涌状态下的电流泄放问题，改善了器件的抗浪涌能力，提升了器件的可靠性。
为实现上述目的及其他相关目的，本发明提供的技术方案如下。
一种半导体器件，所述半导体器件上集成有并联设置的结型场效应管和金属氧化物场效应管，所述结型场效应管与所述金属氧化物场效应管共用源极沟槽结构，所述半导体器件包括：
第一掺杂类型的衬底，具有相对设置的正面和背面；
第一掺杂类型的缓冲层，设置在所述衬底的正面上；
第一掺杂类型的外延层，设置在所述缓冲层上，且远离所述缓冲层的区域中设置有第二掺杂类型的基区和多个第一掺杂类型的第一掺杂区，多个所述第一掺杂区沿着第一方向依次分散设置，一个所述第一掺杂区位于所述基区中，剩余的所述第一掺杂区与所述基区部分交叠；
第一栅极沟槽结构，设置在所述外延层中，且沿着第二方向依次贯穿位于所述基区中的所述第一掺杂区及所述基区；
第二栅极沟槽结构，设置在所述外延层中且位于所述基区之外，沿着所述第二方向贯穿与所述基区部分交叠的所述第一掺杂区；
所述源极沟槽结构，设置在所述外延层中，沿着所述第二方向贯穿所述基区并延伸至所述外延层靠近所述缓冲层的一侧；
其中，所述第一方向与所述第二方向相互垂直。
可选地，所述半导体器件上集成有两个所述结型场效应管和一个所述金属氧化物场效应管，所述金属氧化物场效应管包括双沟槽型金属氧化物场效应管，所述半导体器件包括三个所述第一掺杂区、两个所述第二栅极沟槽结构及两个所述源极沟槽结构，沿着所述第一方向看去，第一个所述第二栅极沟槽结构、第一个所述源极沟槽结构、所述第一栅极沟槽结构、第二个所述源极沟槽结构及第二个所述第二栅极沟槽结构依次分散设置。
可选地，所述半导体器件上集成有一个所述结型场效应管和一个所述金属氧化物场效应管，所述金属氧化物场效应管包括双沟槽型金属氧化物场效应管，所述半导体器件包括两个所述第一掺杂区、一个所述第二栅极沟槽结构及两个所述源极沟槽结构，沿着所述第一方向看去，所述第二栅极沟槽结构、第一个所述源极沟槽结构、所述第一栅极沟槽结构及第二个所述源极沟槽结构依次分散设置。
可选地，所述半导体器件上集成有一个所述结型场效应管和一个所述金属氧化物场效应管，所述金属氧化物场效应管包括单沟槽型金属氧化物场效应管，所述半导体器件包括两个所述第一掺杂区、一个所述第二栅极沟槽结构及一个所述源极沟槽结构，沿着所述第一方向看去，所述第二栅极沟槽结构、所述源极沟槽结构及所述第一栅极沟槽结构依次分散设置。
可选地，所述半导体器件还包括：
绝缘介质层，设置在所述外延层上，覆盖所述第一栅极沟槽结构及所述第二栅极沟槽结构；
源极欧姆接触层，设置在所述外延层上，接触并覆盖所述源极沟槽结构；
源极金属层，覆盖所述绝缘介质层及所述源极欧姆接触层；
漏极欧姆接触层，设置在所述衬底的背面上；
漏极金属层，覆盖所述漏极欧姆接触层。
可选地，所述第一掺杂类型所掺杂的导电杂质类型与所述第二掺杂类型所掺杂的导电杂质类型相反。
一种半导体器件的制作方法，包括步骤：
提供衬底，所述衬底具有相对设置的正面和背面，在所述衬底的正面上形成缓冲层，在所述缓冲层上形成外延层，所述衬底、所述缓冲层及所述外延层均为第一掺杂类型；
对所述外延层进行离子注入，在所述外延层远离所述缓冲层的区域中形成第二掺杂类型的基区和多个第一掺杂类型的第一掺杂区，多个所述第一掺杂区沿着第一方向依次分散设置，一个所述第一掺杂区位于所述基区中，剩余的所述第一掺杂区与所述基区部分交叠；
刻蚀形成第一沟槽、第二沟槽及第三沟槽，所述第一沟槽沿着第二方向依次贯穿位于所述基区中的所述第一掺杂区及所述基区，所述第二沟槽沿着所述第二方向贯穿与所述基区部分交叠的所述第一掺杂区，所述第三沟槽沿着所述第二方向贯穿所述基区并延伸至所述外延层靠近所述缓冲层的一侧；
沿着所述第一沟槽形成第一栅极沟槽结构，沿着所述第二沟槽形成第二栅极沟槽结构，沿着所述第三沟槽形成源极沟槽结构；
在所述外延层上形成绝缘介质层和源极欧姆接触层，并形成源极金属层，所述绝缘介质层覆盖所述第一栅极沟槽结构及所述第二栅极沟槽结构，所述源极欧姆接触层接触并覆盖所述源极沟槽结构，所述源极金属层覆盖所述绝缘介质层及所述源极欧姆接触层；
在所述衬底的背面上形成漏极欧姆接触层和漏极金属层，所述漏极欧姆接触层位于所述衬底的背面上，所述漏极金属层覆盖所述漏极欧姆接触层；
其中，所述第一方向与所述第二方向垂直。
可选地，对所述外延层进行离子注入，在所述外延层远离所述缓冲层的区域中形成第二掺杂类型的基区和多个第一掺杂类型的第一掺杂区的步骤，包括：
对所述外延层进行所述第二掺杂类型的离子注入，在所述外延层远离所述缓冲层的区域中形成所述基区；
对所述外延层进行所述第一掺杂类型的离子注入，在所述外延层远离所述缓冲层的区域中形成多个相互独立的所述第一掺杂区，所述第一掺杂区沿着所述第二方向的掺杂深度小于所述基区沿着所述第二方向的掺杂深度，且所述第一掺杂区沿着所述第一方向的尺寸小于所述基区沿着所述第一方向的尺寸。
可选地，刻蚀形成第一沟槽、第二沟槽及第三沟槽的步骤，包括：
对所述外延层进行第一次刻蚀，形成所述第三沟槽；
对所述外延层进行第二次刻蚀，同步形成所述第一沟槽及所述第二沟槽；
其中，所述第一沟槽的深度与所述第二沟槽的深度相同，所述第三沟槽的深度大于所述第一沟槽的深度。
可选地，沿着所述第一沟槽形成第一栅极沟槽结构，沿着所述第二沟槽形成第二栅极沟槽结构，沿着所述第三沟槽形成源极沟槽结构的步骤，包括：
沿着所述第二沟槽和所述第三沟槽进行所述第二掺杂类型的离子注入并退火，在所述外延层中形成包覆所述第二沟槽或者包覆所述第三沟槽的第二掺杂区；
沿着所述第一沟槽、所述第二沟槽和所述第三沟槽进行热氧化，形成沟槽绝缘层，并去除所述第二沟槽中的所述沟槽绝缘层和所述第三沟槽中的所述沟槽绝缘层；
通过沉积和表面平坦化处理，在所述第一沟槽、所述第二沟槽和所述第三沟槽中分别填充形成导电介质层。
如上所述，本发明提供的半导体器件及其制作方法，至少具有以下有益效果：
1）、半导体器件上集成有并联设置的结型场效应管和金属氧化物场效应管，且结型场效应管与金属氧化物场效应管共用源极沟槽结构，从而能对半导体器件上的结型场效应管和金属氧化物场效应管进行同步开关控制，同时，结型场效应管的沟道关闭能力比金属氧化物场效应管的沟道关闭能力弱，在反向浪涌条件下浪涌电流优先通过结型场效应管的沟道，对金属氧化物场效应管实现了很好的保护，解决了反向浪涌状态下的电流泄放问题，改善了器件的抗浪涌能力，提升了器件的可靠性；
2）、对应的制作方法与目前主流的沟槽型金属氧化物场效应管的制作工艺兼容，工艺流程简单，成本低，适合于大规模生产。
附图说明
图1显示为本发明实施例一中半导体器件的结构示意图。
图2显示为图1中半导体器件的浪涌电流泄放路径示意图。
图3显示为本发明实施例一中半导体器件的制作方法的步骤示意图。
图4-图14显示为本发明实施例一中半导体器件的制作方法的工艺流程图。
图15显示为本发明实施例二中半导体器件的结构示意图。
图16显示为图15中半导体器件的浪涌电流泄放路径示意图。
图17显示为本发明实施例三中半导体器件的结构示意图。
图18显示为图17中半导体器件的浪涌电流泄放路径示意图。
附图标号说明
1—衬底，2—缓冲层，3—外延层，4—基区，5—第一掺杂区，6—第一栅极沟槽结构，60—栅极绝缘层，61—导电介质层，7—第二栅极沟槽结构，70—第二掺杂区，71—导电介质层，8—源极沟槽结构，80—第二掺杂区，81—导电介质层，9—绝缘介质层，10-源极欧姆接触层，11—源极金属层，12—漏极欧姆接触层，13—漏极金属层，T1—第一沟槽，T2—第二沟槽，T3—第三沟槽。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图18。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图示所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
如前述在背景技术中所述的，发明人研究发现：虽然碳化硅金属氧化物场效应管的性能较为优异，但是碳化硅金属氧化物场效应管在反向浪涌电流下会进入雪崩状态，在雪崩位点发热量大，容易产生材料内部烧蚀的情况，严重影响了器件的可靠性；同时，雪崩位点容易造成材料内部位错增加，使得碳化硅金属氧化物场效应管内部的体二极管性能退化。
基于此，本发明提出一种改善金属氧化物场效应管的抗浪涌能力的技术方案：在同一半导体芯片上集成并联设置的且共用源极沟槽结构的结型场效应管和金属氧化物场效应管，使得结型场效应管与金属氧化物场效应管的导电沟道互连，且能对结型场效应管和金属氧化物场效应管进行同步开关控制，再利用结型场效应管的沟道关闭能力比金属氧化物场效应管的沟道关闭能力弱的原理，在同步关闭结型场效应管和金属氧化物场效应管时，使得反向浪涌条件下的浪涌电流优先通过结型场效应管的导电沟道，使得反向浪涌状态下的浪涌电流几乎不流经金属氧化物场效应管，以避免反向浪涌电流导致金属氧化物场效应管的雪崩发热现象和雪崩位错现象，改善器件的抗浪涌能力，提升器件的可靠性。
实施例一
如图1所示，本发明实施例提供一种半导体器件，所述半导体器件上集成有并联设置的结型场效应管和金属氧化物场效应管，结型场效应管与金属氧化物场效应管共用源极沟槽结构，半导体器件包括：
第一掺杂类型的衬底1，具有相对设置的正面和背面；
第一掺杂类型的缓冲层2，设置在衬底1的正面上；
第一掺杂类型的外延层3，设置在缓冲层2上，且远离缓冲层2的区域中设置有第二掺杂类型的基区4和多个第一掺杂类型的第一掺杂区5，多个第一掺杂区5沿着第一方向（即图1中X轴正方向）依次分散设置，一个第一掺杂区5位于基区4中，剩余的第一掺杂区5与基区4部分交叠；
第一栅极沟槽结构6，设置在外延层3中，且沿着第二方向（即图1中Z轴负方向）依次贯穿位于基区4中的第一掺杂区5及基区4；
第二栅极沟槽结构7，设置在外延层3中且位于基区4之外，沿着第二方向贯穿与基区4部分交叠的第一掺杂区5；
源极沟槽结构8，设置在外延层3中，沿着第二方向贯穿基区4并延伸至外延层3靠近缓冲层2的一侧；
其中，第一方向与第二方向相互垂直。
需要说明的是，衬底1为重掺杂，缓冲层2为中掺杂，外延层3为轻掺杂，基区4为中掺杂，第一掺杂区5为重掺杂，第二掺杂区70及第二掺杂区80均为重掺杂；衬底1、缓冲层2及外延层3均为碳化硅材料，衬底1主要作为半导体器件的漏极区，外延层3作为半导体器件的漂移区，可以理解的是，衬底1、缓冲层2及外延层3的材料还可以是硅、砷化镓等，在此不作限定。
详细地，如图1所示，在本发明实施例中，半导体器件上集成有两个结型场效应管（结型场效应管JFET1和结型场效应管JFET2）和一个金属氧化物场效应管MOSFET，金属氧化物场效应管MOSFET包括双沟槽型金属氧化物场效应管，所述半导体器件包括三个第一掺杂区5、两个第二栅极沟槽结构7及两个源极沟槽结构8，沿着第一方向看去，第一个第二栅极沟槽结构7（即图1中左侧的第二栅极沟槽结构7）、第一个源极沟槽结构8（即图1中左侧的源极沟槽结构8）、第一栅极沟槽结构6、第二个源极沟槽结构8（即图1中右侧的源极沟槽结构8）及第二个第二栅极沟槽结构7（即图1中右侧的第二栅极沟槽结构7）依次分散设置。
更详细地，如图1所示，第一栅极沟槽结构6包括栅极绝缘层60和导电介质层61，导电介质层61沿着第二方向依次贯穿位于基区4中的第一掺杂区5及基区4，栅极绝缘层60设置在外延层3中且包覆导电介质层61；第二栅极沟槽结构7包括第二掺杂类型的第二掺杂区70和导电介质层71，导电介质层71沿着第二方向贯穿与基区4部分交叠的第一掺杂区5，第二掺杂区70设置在外延层3中，第二掺杂区70包覆导电介质层71且与导电介质层71接触；源极沟槽结构8包括第二掺杂类型的第二掺杂区80和导电介质层81，导电介质层81沿着第二方向贯穿基区4并延伸至外延层3的底部，第二掺杂区80设置在外延层3中，第二掺杂区80包覆导电介质层81且与导电介质层81接触。
详细地，如图1所示，在本发明实施例中，半导体器件还包括：
绝缘介质层9，设置在外延层3上，覆盖第一栅极沟槽结构6及第二栅极沟槽结构7；
源极欧姆接触层10，设置在外延层3上，接触并覆盖源极沟槽结构8；
源极金属层11，覆盖绝缘介质层9及源极欧姆接触层10；
漏极欧姆接触层12，设置在衬底1的背面上；
漏极金属层13，覆盖漏极欧姆接触层12。
其中，第一掺杂类型所掺杂的导电杂质类型与第二掺杂类型所掺杂的导电杂质类型相反，即第一掺杂类型为P型掺杂和N型掺杂中的一种，第二掺杂类型为P型掺杂和N型掺杂中的另外一种。
更详细地，如图1-图2所示，本发明实施例中所提出的半导体器件主要分为两个部分，沟槽型结型场效应管（结型场效应管JFET1和结型场效应管JFET2）和沟槽型金属氧化物场效应管MOSFET。其中，结型场效应管JFET1和结型场效应管JFET2均为耗尽型的结型场效应管。
具体地，在图1及图2的左侧形成了结型场效应管JFET1，第一个第二栅极沟槽结构7构成结型场效应管JFET1的栅极，第二栅极沟槽结构7为第二掺杂类型，绝缘介质层9将源极金属层11与栅极形成电气隔离，第一个源极沟槽结构8与源极欧姆接触层10短接，构成结型场效应管JFET1的源极，源极沟槽结构8也为第二掺杂类型，第一个源极沟槽结构8侧壁处的第二掺杂类型的基区4构成结型场效应管JFET1的基区结构，第二栅极沟槽结构7侧壁的第二掺杂区70与基区结构之间形成了结型场效应管JFET1的导电沟道，由于源极中深沟槽的存在，在结型场效应管JFET1关断时，可大大减弱导电沟道位置所受电场强度，降低器件漏电。同理，在图1及图2的右侧，基于第二个源极沟槽结构8及第二个第二栅极沟槽结构7形成了结型场效应管JFET2，在此不再赘述。
具体地，在图1及图2的中间位置，基于第一个源极沟槽结构8、第一栅极沟槽结构6及第二个源极沟槽结构8形成了双沟槽型金属氧化物场效应管MOSFET，第一栅极沟槽结构6的顶部被绝缘介质层9覆盖，形成了金属氧化物场效应管MOSFET的栅极，栅极两侧的两个源极沟槽结构8中的导电介质层81与源极欧姆接触层10接触，形成了金属氧化物场效应管MOSFET的源极，且该源极为双沟槽型结构，而双沟槽型结构可实现在器件关闭时，能够减弱栅极氧化层所受电场强度，降低器件低漏电，提升器件可靠性。
更详细地，如图2所示，在本发明实施例中所提出的半导体器件中，结型场效应管JFET1、JFET2与金属氧化物场效应管MOSFET具有不同的驱动电压以及沟道导通能力，但结型场效应管JFET1、JFET2与金属氧化物场效应管MOSFET并联设置且共用源极沟槽结构8，通过调节结型场效应管JFET1、JFET2与金属氧化物场效应管MOSFET不同的驱动压差，能对集成在同一个半导体器件上的结型场效应管和金属氧化物场效应管进行同步开关控制，同时，结型场效应管JFET1、JFET2与金属氧化物场效应管MOSFET在关闭时，沟道关闭能力存在差异，结型场效应管JFET1、JFET2的沟道关闭能力比金属氧化物场效应管MOSFET的沟道关闭能力弱，在同步关闭结型场效应管JFET1、JFET2与金属氧化物场效应管MOSFET时，结型场效应管JFET1、JFET2的导电沟道关闭程度更小，反向浪涌条件下的浪涌电流优先通过结型场效应管JFET1、JFET2的导电沟道，使得反向浪涌状态下的浪涌电流几乎不流经金属氧化物场效应管MOSFET，能有效避免反向浪涌电流导致金属氧化物场效应管MOSFET的雪崩发热现象和雪崩位错现象，改善了金属氧化物场效应管MOSFET的抗浪涌能力，提升了金属氧化物场效应管MOSFET的可靠性。
同时，如图3-图14所示，本发明实施例还提供一种半导体器件的制作方法，其包括步骤：
S1、如图4所示，提供衬底1，衬底1具有相对设置的正面和背面，在衬底1的正面上形成缓冲层2，在缓冲层2上形成外延层3，衬底1、缓冲层2及外延层3均为第一掺杂类型；
S2、如图5-图6所示，对外延层3进行离子注入，在外延层3远离缓冲层2的区域中形成第二掺杂类型的基区4和多个第一掺杂类型的第一掺杂区5，多个第一掺杂5区沿着第一方向依次分散设置，一个第一掺杂区5位于基区4中，剩余的第一掺杂区5与基区4部分交叠；
S3、如图7-图8所示，刻蚀形成第一沟槽T1、第二沟槽T2及第三沟槽T3，第一沟槽T1沿着第二方向依次贯穿位于基区4中的第一掺杂区5及基区4，第二沟槽T2沿着第二方向贯穿与基区4部分交叠的第一掺杂区5，第三沟槽T3沿着第二方向贯穿基区4并延伸至外延层3靠近缓冲层2的一侧；
S4、沿着第一沟槽T1形成第一栅极沟槽结构6，沿着第二沟槽T2形成第二栅极沟槽结构7，沿着第三沟槽T3形成源极沟槽结构8；
S5、在外延层3上形成绝缘介质层9和源极欧姆接触层10，并形成源极金属层11，绝缘介质层9覆盖第一栅极沟槽结构6及第二栅极沟槽结构7，源极欧姆接触层10接触并覆盖源极沟槽结构8，源极金属层11覆盖绝缘介质层9及源极欧姆接触层10；
S6、在衬底1的背面上形成漏极欧姆接触层12和漏极金属层13，漏极欧姆接触层12位于衬底1的背面上，漏极金属层13覆盖漏极欧姆接触层12；
其中，第一方向与第二方向垂直。
详细地，如图4所示，在步骤S1中，通过沉积工艺和掺杂工艺，提供衬底1并在衬底1上形成层叠设置的缓冲层2及外延层3，衬底1主要作为半导体器件的漏极区，外延层3作为半导体器件的漂移区，衬底1、缓冲层2及外延层3可以为碳化硅材料，以便于后续形成碳化硅器件，可以理解的是，衬底1、缓冲层2及外延层3的材料还可以是硅、砷化镓等，在此不作限定。同时，衬底1为重掺杂，缓冲层2为中掺杂，外延层3为轻掺杂。
其中，衬底1、缓冲层2及外延层3的掺杂类型和具体参数可灵活选择设计，如将第一掺杂类型设置为N型掺杂，即衬底1、缓冲层2及外延层3的掺杂类型均为N型掺杂（如磷离子或砷离子），衬底1的厚度设置为200-350μm，衬底1的掺杂浓度设置为（1~9）×1019cm-3，缓冲层2的厚度设置为0.1-1μm，优选0.5μm，缓冲层2的掺杂浓度设置为（1~9）×1018cm-3，外延层3的厚度设置为2-40μm，外延层3的掺杂浓度设置为1×1014~1×1017cm-3。
详细地，在步骤S1与步骤S2之间，所述半导体器件的制作方法还包括步骤：采用行业通行方法在外延层3上形成光刻对位标识，便于后续工艺步骤的对准。详情可参见现有技术，在此不再赘述。
详细地，如图5-图6所示，对外延层3进行离子注入，在外延层3远离缓冲层2的区域中形成第二掺杂类型的基区4和多个第一掺杂类型的第一掺杂区5的步骤S2，进一步包括：
S21、如图5所示，对外延层3进行第二掺杂类型的离子注入，在外延层3远离缓冲层2的区域中形成基区4；
S22、如图6所示，对外延层3进行第一掺杂类型的离子注入，在外延层3远离缓冲层2的区域中形成多个相互独立的第一掺杂区5，第一掺杂区5沿着第二方向的掺杂深度小于基区4沿着第二方向的掺杂深度，且第一掺杂区5沿着第一方向的尺寸小于基区4沿着第一方向的尺寸。
更详细地，如图5所示，在步骤S21中，对外延层3进行第二掺杂类型的离子注入，第二掺杂类型为P型掺杂，掺杂的杂质为Al，掺杂浓度为1×1016-5×1018cm-3，在外延层3远离缓冲层2的区域中形成基区4。
更详细地，如图6所示，在步骤S22中，对外延层3进行第一掺杂类型的离子注入，第一掺杂类型为N型掺杂，掺杂浓度在1×1018-9×1019cm-3，在外延层3远离缓冲层2的区域中形成3个相互独立的第一掺杂区5，第一掺杂区5沿着第二方向的掺杂深度小于基区4沿着第二方向的掺杂深度，且第一掺杂区5沿着第一方向的尺寸小于基区4沿着第一方向的尺寸；同时，3个第一掺杂5区沿着第一方向依次分散设置，沿着第一方向，第一个第一掺杂区5（图1中左侧的第一掺杂区5）与基区4部分交叠，第二个第一掺杂区5（图1中处于中间位置的第一掺杂区5）位于基区4中，第三个第一掺杂区5（图1中右侧的第一掺杂区5）与基区4部分交叠。
详细地，如图7-图8所示，刻蚀形成第一沟槽T1、第二沟槽T2及第三沟槽T3的步骤S3，进一步包括：
S31、如图7所示，对外延层3进行第一次刻蚀，形成第三沟槽T3；
S32、如图8所示，对外延层3进行第二次刻蚀，同步形成第一沟槽T1及第二沟槽T2；
其中，第一沟槽T1的深度与第二沟槽T2的深度相同，第三沟槽T3的深度大于第一沟槽T1的深度。
更详细地，如图7所示，在步骤S31中，对外延层3进行第一次刻蚀，沿着第一方向在相邻的两个第一掺杂区5之间进行深沟槽刻蚀，形成两个第三沟槽T3，第三沟槽T3沿着第二方向贯穿基区4并延伸至外延层3靠近缓冲层2的一侧，第三沟槽T3的深度大于基区4的掺杂深度。
更详细地，如图8所示，在步骤S32中，对外延层3进行第二次刻蚀，沿着第一方向在各个第一掺杂区5内部进行浅沟槽刻蚀，形成一个第一沟槽T1及两个第二沟槽T2，沿着第一方向看去，第一沟槽T1沿着第二方向依次贯穿第二个第一掺杂区5及基区4，第一个第二沟槽T2沿着第二方向贯穿第一个第一掺杂区5，第二个第二沟槽T2沿着第二方向贯穿第三个第一掺杂区5，基于同步刻蚀，第一沟槽T1的深度与第二沟槽T2的深度相同，且第一沟槽T1的深度略大于基区4的掺杂深度，进而使得第三沟槽T3的深度大于第一沟槽T1的深度。
详细地，如图9-图11所示，沿着第一沟槽T1形成第一栅极沟槽结构6，沿着第二沟槽T2形成第二栅极沟槽结构7，沿着第三沟槽T3形成源极沟槽结构8的步骤S4，进一步包括：
S41、如图9所示，沿着第二沟槽T2和第三沟槽T3进行第二掺杂类型的离子注入并退火，在外延层3中形成包覆第二沟槽T2的第二掺杂区70和包覆第三沟槽T3的第二掺杂区80；
S42、如图10所示，沿着第一沟槽T1、第二沟槽T2和第三沟槽T3进行热氧化，形成沟槽绝缘层60，并去除第二沟槽T2中的沟槽绝缘层60和第三沟槽T3中的沟槽绝缘层60；
S43、如图11所示，通过沉积和表面平坦化处理，在第一沟槽T1中填充形成导电介质层61，在第二沟槽T2中填充形成导电介质层71，在第三沟槽T3中填充形成导电介质层81。
更详细地，如图9所示，在步骤S41中，对第一沟槽T1进行遮挡，露出第二沟槽T2和第三沟槽T3，沿着第二沟槽T2和第三沟槽T3进行第二掺杂类型的离子注入并退火，对应的掺杂杂质为Al，掺杂浓度为1×1019-1×1020cm-3，沿着第二沟槽T2的侧壁及底部形成第二掺杂区70，沿着第三沟槽T3的侧壁及底部形成第二掺杂区80。
更详细地，如图10所示，在步骤S42中，去除对第一沟槽T1的遮挡，露出第一沟槽T1、第二沟槽T2和第三沟槽T3，沿着第一沟槽T1、第二沟槽T2和第三沟槽T3进行热氧化，在每个沟槽的侧壁及底部分别形成沟槽绝缘层60，并去除第二沟槽T2中的沟槽绝缘层60和第三沟槽T3中的沟槽绝缘层60，仅保留第一沟槽T1侧壁及底部的沟槽绝缘层60，沟槽绝缘层60的厚度为40-200nm，沟槽绝缘层60的材料为氧化硅（SiO2）。可以理解的是，沟槽绝缘层60不仅能通过热氧化工艺实现，还能通过沉积工艺实现，且其材料不限于氧化硅，还可以是氮化硅（SiN）、二氧化铪（HfO2）等，在此不做限定。
更详细地，如图11所示，在步骤S43中，通过沉积和表面平坦化处理，对应的沉积填充材料可以是N型掺杂多晶硅和P型掺杂多晶硅中的一种，在第一沟槽T1填充形成导电介质层61，在第二沟槽T2填充形成导电介质层71，在第三沟槽T3中填充形成导电介质层81。其中，导电介质层71和导电介质层81均为第二掺杂类型，导电介质层61可以为第一掺杂类型或者第二掺杂类型，在此不再赘述。
详细地，如图12-图13所示，在外延层3上形成绝缘介质层9和源极欧姆接触层10，并形成源极金属层11的步骤S5，进一步包括：
S51、如图12所示，采用沉积工艺和刻蚀工艺，在外延层3上形成绝缘介质层9，绝缘介质层9覆盖第一栅极沟槽结构6及第二栅极沟槽结构7；
S52、如图13所示，先后采用沉积工艺、刻蚀工艺、沉积工艺及表面平坦化工艺，在外延层3上形成源极欧姆接触层10，并形成源极金属层11，源极欧姆接触层10接触并覆盖源极沟槽结构8，源极金属层11覆盖绝缘介质层9及源极欧姆接触层10。
更详细地，如图12所示，在步骤S51中，通过先沉积后刻蚀，在外延层3上形成绝缘介质层9，绝缘介质层9覆盖第一栅极沟槽结构6、第二栅极沟槽结构7及第一掺杂区5的部分区域，以将第一栅极沟槽结构6、第二栅极沟槽结构7与后续形成的源极欧姆接触层10及源极金属层11进行电气隔绝，绝缘介质层9的材料可以为氧化硅（SiO2），绝缘介质层9的厚度为0.5-2μm。
更详细地，如图13所示，在步骤S52中，依次采用沉积工艺及刻蚀工艺，在外延层3上形成源极欧姆接触层10，源极欧姆接触层10覆盖源极沟槽结构8、基区4的部分区域及第一掺杂区5的部分区域，并与以上区域形成良好的欧姆接触，源极欧姆接触层10的材料包括但不限于Ti/Ni/W等；再依次采用沉积工艺及表面平坦化工艺，形成源极金属层11，源极金属层11位于绝缘介质层9及源极欧姆接触层10的上方，并与源极欧姆接触层10形成良好接触，形成半导体器件的源极，源极金属层11的材料包括但不限于Al/AlSi/AlCu/AlSiCu等。
详细地，如图14所示，在步骤S6中，先后采用两次沉积工艺，在衬底1的背面上形成漏极欧姆接触层12和漏极金属层13，漏极欧姆接触层12位于衬底1的背面上，漏极欧姆接触层12与衬底1在界面处形成欧姆接触，漏极欧姆接触层12的材料包括但不限于Ti/Ni等，漏极金属层13覆盖漏极欧姆接触层12，且漏极金属层13与漏极欧姆接触层12形成良好接触，漏极金属层13的材料包括但不限于TiNiAg等。
最终，基于上述半导体器件的制作方法，制备得到如图1、图2或图14所示的半导体器件，半导体器件上集成有两个结型场效应管与一个金属氧化物场效应管，在金属氧化物场效应管的两侧分别集成设置一个结型场效应管，结型场效应管与金属氧化物场效应管并联设置且共用源极沟槽结构，进而能对集成在同一个半导体器件上的结型场效应管和金属氧化物场效应管进行同步开关控制，而结型场效应管的沟道关闭能力比金属氧化物场效应管的沟道关闭能力弱，这使得在同步关闭结型场效应管与金属氧化物场效应管时，结型场效应管的导电沟道关闭程度更小，反向浪涌条件下的浪涌电流优先通过两侧的结型场效应管的导电沟道，使得反向浪涌状态下的浪涌电流几乎不流经金属氧化物场效应管，能有效避免反向浪涌电流导致金属氧化物场效应管的雪崩发热现象和雪崩位错现象，改善了金属氧化物场效应管的抗浪涌能力，提升了金属氧化物场效应管的可靠性。同时，上述半导体器件的制作方法与目前主流的沟槽型金属氧化物场效应管的制作工艺兼容，工艺流程简单，成本低，适合于大规模生产。
此外，需要说明的是，上述实施例的步骤中省略了众所周知的、明显的行业通用的其他基础步骤与简单过程，如清洗等，这对于本领域的一般技术人员是周知的，这里不再具体详细进行说明。
实施例二
在本发明的实施例一中，半导体器件上集成有两个结型场效应管与一个金属氧化物场效应管，在金属氧化物场效应管的两侧分别集成设置一个结型场效应管，结型场效应管与金属氧化物场效应管并联设置且共用源极沟槽结构，进而能对半导体器件上的结型场效应管和金属氧化物场效应管进行同步开关控制，而结型场效应管的沟道关闭能力比金属氧化物场效应管的沟道关闭能力弱，在同步关闭结型场效应管与金属氧化物场效应管时，结型场效应管的导电沟道关闭程度更小，反向浪涌条件下产生的浪涌电流优先通过金属氧化物场效应管两侧集成的两个结型场效应管的导电沟道进行泄放，改善了金属氧化物场效应管的抗雪崩能力，并提升了金属氧化物场效应管的可靠性。
但是，通过两个结型场效应管来协同金属氧化物场效应管进行关闭时产生的浪涌电流的泄放处理，对应半导体器件的结构较为复杂，对应工艺制程步骤较为繁琐，其性价比及实用性有待商榷。
基于此，本发明实施例在实施例一的基础上进行改进，去掉一个结型场效应管，只在金属氧化物场效应管的某一侧集成设置一个结型场效应管，即半导体器件上集成有一个结型场效应管与一个金属氧化物场效应管，如图15所示，半导体器件上集成有并联设置的结型场效应管JFET1与金属氧化物场效应管MOSFET。其中，金属氧化物场效应管MOSFET还是双沟槽型金属氧化物场效应管，相比于实施例一，半导体器件上少了一个最右侧的第二栅极沟槽结构7。
详细地，如图15所示，半导体器件包括两个第一掺杂区5、一个第二栅极沟槽结构7及两个源极沟槽结构8，沿着第一方向看去，第二栅极沟槽结构7、第一个源极沟槽结构8、第一栅极沟槽结构6及第二个源极沟槽结构8依次分散设置。其中，第二栅极沟槽结构7、第一个源极沟槽结构8配合对应的掺杂区、对应的欧姆接触层及对应的电极金属层形成了结型场效应管JFET1，第一栅极沟槽结构6、两个源极沟槽结构8配合对应的掺杂区、对应的欧姆接触层及对应的电极金属层形成了金属氧化物场效应管MOSFET，结型场效应管JFET1与金属氧化物场效应管MOSFET并联设置且共用第一个源极沟槽结构8。
需要说明的是，本发明实施例中半导体器件的详细结构可类比实施例一中的相关描述进行分析，在此不再赘述。
更详细地，如图16所示，本发明实施例中的半导体器件上集成有结型场效应管JFET1与金属氧化物场效应管MOSFET，结型场效应管JFET1与金属氧化物场效应管MOSFET并联设置且共用第一个源极沟槽结构8，在同步关闭结型场效应管JFET1与金属氧化物场效应管MOSFET时，结型场效应管JFET1的导电沟道关闭程度更小，反向浪涌条件下产生的浪涌电流优先通过结型场效应管JFET1的导电沟道进行泄放，也能改善金属氧化物场效应管MOSFET的抗雪崩能力，提升金属氧化物场效应管MOSFET的可靠性。同时，相比于实施例一，其只在金属氧化物场效应管的某一侧集成设置一个结型场效应管，对应半导体器件的结构较为简单，对应工艺制程步骤较为简洁，其性价比及实用性更高，可用在某些浪涌电流的泄放要求不高的应用场景。
此外，本发明实施例还提供一种半导体器件的制作方法，用于制备如图15及图16所示的半导体器件，其详细过程可类比实施例一中的相关描述进行分析，在此不再赘述。
实施例三
在本发明的实施例二中，半导体器件上集成有一个结型场效应管与一个金属氧化物场效应管，在同步关闭结型场效应管与金属氧化物场效应管时，反向浪涌条件下产生的浪涌电流优先通过一个结型场效应管的导电沟道进行泄放，而几乎不流经金属氧化物场效应管的导电沟道，改善了金属氧化物场效应管的抗雪崩能力，并提升了金属氧化物场效应管的可靠性；且对应半导体器件的结构较为简单，对应工艺制程步骤较为简洁，性价比及实用性更高，可用在某些浪涌电流的泄放要求不高的应用场景。
但是，实施例二中的半导体器件的结构还是比较复杂，其抗浪涌电流能力与结构复杂程度还需要进一步优化折中。
基于此，本发明实施例在实施例二的基础上进行改进，在半导体器件上集成一个结型场效应管与一个金属氧化物场效应管的基础上，相比于实施例二，半导体器件上少了一个最右侧的源极沟槽结构8，将金属氧化物场效应管MOSFET由双沟槽型结构改为单沟槽型结构，以进一步优化精简半导体器件的结构。
详细地，如图17所示，半导体器件上集成有并联设置的结型场效应管JFET1与金属氧化物场效应管MOSFET，金属氧化物场效应管MOSFET包括单沟槽型金属氧化物场效应管，半导体器件包括两个第一掺杂区5、一个第二栅极沟槽结构7及一个源极沟槽结构8，沿着第一方向看去，第二栅极沟槽结构7、源极沟槽结构8及第一栅极沟槽结构6依次分散设置。
其中，第二栅极沟槽结构7、源极沟槽结构8配合对应的掺杂区、对应的欧姆接触层及对应的电极金属层形成了结型场效应管JFET1，第一栅极沟槽结构6、源极沟槽结构8配合对应的掺杂区、对应的欧姆接触层及对应的电极金属层形成了单沟槽型的金属氧化物场效应管MOSFET，结型场效应管JFET1与单沟槽型的金属氧化物场效应管MOSFET并联设置且共用源极沟槽结构8。
需要说明的是，本发明实施例中半导体器件的详细结构可类比实施例一中的相关描述进行分析，在此不再赘述。
更详细地，如图18所示，本发明实施例中的半导体器件上集成有结型场效应管JFET1与单沟槽型的金属氧化物场效应管MOSFET，结型场效应管JFET1与单沟槽型的金属氧化物场效应管MOSFET并联设置且共用第一个源极沟槽结构8，在同步关闭结型场效应管JFET1与金属氧化物场效应管MOSFET时，结型场效应管JFET1的导电沟道关闭程度更小，反向浪涌条件下产生的浪涌电流优先通过结型场效应管JFET1的导电沟道进行泄放，也能改善金属氧化物场效应管MOSFET的抗雪崩能力，提升金属氧化物场效应管MOSFET的可靠性。同时，相比于实施例二，关闭时的浪涌电流泄放能力更好，金属氧化物场效应管MOSFET的结构被简化，对应半导体器件的结构进一步精简，对应工艺制程步骤较为简洁，其性价比及实用性更高，可用在某些对金属氧化物场效应管MOSFET的使用性能要求不高且浪涌电流的泄放要求不高的应用场景。
此外，本发明实施例还提供一种半导体器件的制作方法，用于制备如图17及图18所示的半导体器件，其详细过程可类比实施例一中的相关描述进行分析，在此不再赘述。
综上所述，在本发明提供的半导体器件及其制作方法中，同一半导体器件上集成有并联设置的且共用源极沟槽结构的结型场效应管和金属氧化物场效应管，使得结型场效应管与金属氧化物场效应管的导电沟道互连，且能对结型场效应管和金属氧化物场效应管进行同步开关控制，再利用结型场效应管的沟道关闭能力比金属氧化物场效应管的沟道关闭能力弱的原理，在同步关闭结型场效应管和金属氧化物场效应管时，使得反向浪涌条件下的浪涌电流优先通过结型场效应管的导电沟道，使得反向浪涌状态下的浪涌电流几乎不流经金属氧化物场效应管，解决了金属氧化物场效应管在反向浪涌状态下的电流泄放问题，能有效避免反向浪涌电流引起的金属氧化物场效应管的雪崩发热现象和雪崩位错现象，改善了金属氧化物场效应管的抗浪涌能力，提升了金属氧化物场效应管的可靠性；同时，对应制作方法与目前主流的沟槽型金属氧化物场效应管的制作工艺兼容，工艺流程简单，成本低，适合于大规模生产。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件上集成有并联设置的结型场效应管和金属氧化物场效应管，所述结型场效应管与所述金属氧化物场效应管共用源极沟槽结构，所述半导体器件包括：
第一掺杂类型的衬底，具有相对设置的正面和背面；
第一掺杂类型的缓冲层，设置在所述衬底的正面上；
第一掺杂类型的外延层，设置在所述缓冲层上，且远离所述缓冲层的区域中设置有第二掺杂类型的基区和多个第一掺杂类型的第一掺杂区，多个所述第一掺杂区沿着第一方向依次分散设置，一个所述第一掺杂区位于所述基区中，剩余的所述第一掺杂区与所述基区部分交叠；
第一栅极沟槽结构，设置在所述外延层中，且沿着第二方向依次贯穿位于所述基区中的所述第一掺杂区及所述基区；
第二栅极沟槽结构，设置在所述外延层中且位于所述基区之外，沿着所述第二方向贯穿与所述基区部分交叠的所述第一掺杂区；
所述源极沟槽结构，设置在所述外延层中，沿着所述第二方向贯穿所述基区并延伸至所述外延层靠近所述缓冲层的一侧；
其中，所述第一方向与所述第二方向相互垂直。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件上集成有两个所述结型场效应管和一个所述金属氧化物场效应管，所述金属氧化物场效应管包括双沟槽型金属氧化物场效应管，所述半导体器件包括三个所述第一掺杂区、两个所述第二栅极沟槽结构及两个所述源极沟槽结构，沿着所述第一方向看去，第一个所述第二栅极沟槽结构、第一个所述源极沟槽结构、所述第一栅极沟槽结构、第二个所述源极沟槽结构及第二个所述第二栅极沟槽结构依次分散设置。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件上集成有一个所述结型场效应管和一个所述金属氧化物场效应管，所述金属氧化物场效应管包括双沟槽型金属氧化物场效应管，所述半导体器件包括两个所述第一掺杂区、一个所述第二栅极沟槽结构及两个所述源极沟槽结构，沿着所述第一方向看去，所述第二栅极沟槽结构、第一个所述源极沟槽结构、所述第一栅极沟槽结构及第二个所述源极沟槽结构依次分散设置。
4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件上集成有一个所述结型场效应管和一个所述金属氧化物场效应管，所述金属氧化物场效应管包括单沟槽型金属氧化物场效应管，所述半导体器件包括两个所述第一掺杂区、一个所述第二栅极沟槽结构及一个所述源极沟槽结构，沿着所述第一方向看去，所述第二栅极沟槽结构、所述源极沟槽结构及所述第一栅极沟槽结构依次分散设置。
5.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
绝缘介质层，设置在所述外延层上，覆盖所述第一栅极沟槽结构及所述第二栅极沟槽结构；
源极欧姆接触层，设置在所述外延层上，接触并覆盖所述源极沟槽结构；
源极金属层，覆盖所述绝缘介质层及所述源极欧姆接触层；
漏极欧姆接触层，设置在所述衬底的背面上；
漏极金属层，覆盖所述漏极欧姆接触层。
6.根据权利要求1-5中任一项所述的半导体器件，其特征在于，所述第一掺杂类型所掺杂的导电杂质类型与所述第二掺杂类型所掺杂的导电杂质类型相反。
7.一种半导体器件的制作方法，其特征在于，包括步骤：
提供衬底，所述衬底具有相对设置的正面和背面，在所述衬底的正面上形成缓冲层，在所述缓冲层上形成外延层，所述衬底、所述缓冲层及所述外延层均为第一掺杂类型；
对所述外延层进行离子注入，在所述外延层远离所述缓冲层的区域中形成第二掺杂类型的基区和多个第一掺杂类型的第一掺杂区，多个所述第一掺杂区沿着第一方向依次分散设置，一个所述第一掺杂区位于所述基区中，剩余的所述第一掺杂区与所述基区部分交叠；
刻蚀形成第一沟槽、第二沟槽及第三沟槽，所述第一沟槽沿着第二方向依次贯穿位于所述基区中的所述第一掺杂区及所述基区，所述第二沟槽沿着所述第二方向贯穿与所述基区部分交叠的所述第一掺杂区，所述第三沟槽沿着所述第二方向贯穿所述基区并延伸至所述外延层靠近所述缓冲层的一侧；
沿着所述第一沟槽形成第一栅极沟槽结构，沿着所述第二沟槽形成第二栅极沟槽结构，沿着所述第三沟槽形成源极沟槽结构；
在所述外延层上形成绝缘介质层和源极欧姆接触层，并形成源极金属层，所述绝缘介质层覆盖所述第一栅极沟槽结构及所述第二栅极沟槽结构，所述源极欧姆接触层接触并覆盖所述源极沟槽结构，所述源极金属层覆盖所述绝缘介质层及所述源极欧姆接触层；
在所述衬底的背面上形成漏极欧姆接触层和漏极金属层，所述漏极欧姆接触层位于所述衬底的背面上，所述漏极金属层覆盖所述漏极欧姆接触层；
其中，所述第一方向与所述第二方向垂直。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，对所述外延层进行离子注入，在所述外延层远离所述缓冲层的区域中形成第二掺杂类型的基区和多个第一掺杂类型的第一掺杂区的步骤，包括：
对所述外延层进行所述第二掺杂类型的离子注入，在所述外延层远离所述缓冲层的区域中形成所述基区；
对所述外延层进行所述第一掺杂类型的离子注入，在所述外延层远离所述缓冲层的区域中形成多个相互独立的所述第一掺杂区，所述第一掺杂区沿着所述第二方向的掺杂深度小于所述基区沿着所述第二方向的掺杂深度，且所述第一掺杂区沿着所述第一方向的尺寸小于所述基区沿着所述第一方向的尺寸。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，刻蚀形成第一沟槽、第二沟槽及第三沟槽的步骤，包括：
对所述外延层进行第一次刻蚀，形成所述第三沟槽；
对所述外延层进行第二次刻蚀，同步形成所述第一沟槽及所述第二沟槽；
其中，所述第一沟槽的深度与所述第二沟槽的深度相同，所述第三沟槽的深度大于所述第一沟槽的深度。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，沿着所述第一沟槽形成第一栅极沟槽结构，沿着所述第二沟槽形成第二栅极沟槽结构，沿着所述第三沟槽形成源极沟槽结构的步骤，包括：
沿着所述第二沟槽和所述第三沟槽进行所述第二掺杂类型的离子注入并退火，在所述外延层中形成包覆所述第二沟槽或者包覆所述第三沟槽的第二掺杂区；
沿着所述第一沟槽、所述第二沟槽和所述第三沟槽进行热氧化，形成沟槽绝缘层，并去除所述第二沟槽中的所述沟槽绝缘层和所述第三沟槽中的所述沟槽绝缘层；
通过沉积和表面平坦化处理，在所述第一沟槽、所述第二沟槽和所述第三沟槽中分别填充形成导电介质层。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102916049A (zh) * 2012-10-30 2013-02-06 成都芯源系统有限公司 包括结型场效应晶体管的半导体器件及其制造方法
CN102931191A (zh) * 2012-10-31 2013-02-13 成都芯源系统有限公司 半导体器件及其制造方法
JP2015162577A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置およびその製造方法
JP2015162579A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 半導体装置
CN106876485A (zh) * 2017-03-06 2017-06-20 北京世纪金光半导体有限公司 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
CN111081759A (zh) * 2019-12-10 2020-04-28 深圳第三代半导体研究院 一种增强型碳化硅mosfet器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102916049A (zh) * 2012-10-30 2013-02-06 成都芯源系统有限公司 包括结型场效应晶体管的半导体器件及其制造方法
CN102931191A (zh) * 2012-10-31 2013-02-13 成都芯源系统有限公司 半导体器件及其制造方法
JP2015162577A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置およびその製造方法
JP2015162579A (ja) * 2014-02-27 2015-09-07 住友電気工業株式会社 半導体装置
CN106876485A (zh) * 2017-03-06 2017-06-20 北京世纪金光半导体有限公司 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
CN111081759A (zh) * 2019-12-10 2020-04-28 深圳第三代半导体研究院 一种增强型碳化硅mosfet器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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SiC MOSFET三维原胞研究与并联优化;张凯 等;智能电网(第08期);第777-780页 *

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