CN117673156A - 基于三栅结构的场效应晶体管器件及其制备方法 - Google Patents

Abstract

本公开提供了一种基于三栅结构的场效应晶体管器件及其制备方法，其中，基于三栅结构的场效应晶体管器件，包括：半导体基片，自下而上依次包括衬底、缓冲层、漂移层；钝化层；欧姆接触；源区金属层；其中，漂移层中设置有屏蔽层、传输层、掺杂层、导电层和基区层；漂移层的顶部具有沟槽栅结构，沟槽栅结构的底部与屏蔽层之间具有第一间隙，形成第一沟道；传输层包括第一传输部和第二传输部，第一传输部与第二传输部之间为沟槽栅结构；沟槽栅结构的一侧与第一传输部之间具有第二间隙，形成第二沟道；沟槽栅结构的另一侧与第二传输部接触，形成第三沟道。

Description

基于三栅结构的场效应晶体管器件及其制备方法

技术领域

本公开涉及半导体的技术领域，具体地，涉及一种基于三栅结构的场效应晶体管器件及其制备方法。

背景技术

碳化硅(SiC)相比于传统的硅(Si)材料具有出色的物理和电学特性。SiC具有禁带宽、热导率高、击穿场强高和饱和电子漂移速率高等特点，使其非常适合用于制造高温、大功率、高频率和高辐射等电力电子器件。目前，SiC基金属-氧化物-半导体场效应晶体管器件(MOSFET器件)已经开始商业化应用，主要包括垂直型平面栅结构MOSFET器件和沟槽型MOSFET器件。通过提高沟道迁移率和缩短元胞尺寸是提升SiC基MOSFET器件导通性能的重要途径，沟槽型MOSFET器件的沟道表面为非极性面且具有更高的迁移率和元胞集成度，使得碳化硅沟槽型MOSFET成为下一代电力电子器件的重点研究对象，可广泛应用于电动汽车、充电桩、不间断电源及智能电网等领域。

然而，实际制造的SiC沟槽型MOSFET器件的沟道载流子并没有达到预期的数值(比如比平面栅MOSFET的迁移率高2-3倍以上)，迁移率仍然远低于SiC体材料的迁移率，从而降低了器件的导通特性。另外，由于SiC的临界击穿电场较大，使得栅氧化层中的电场急剧升高，特别是沟槽槽角的二维电场集中现象较为严重，这使得SiC基MOSFET器件在高温、高场状态下的栅介质可靠性大大降低，从而不利于器件的长期稳定性工作。

发明内容

有鉴于此，本公开提供了一种基于三栅结构的场效应晶体管器件及其制备方法，以至少部分解决上述技术问题。

作为本公开的一个方面，提供了一种基于三栅结构的场效应晶体管器件，包括：

半导体基片，自下而上依次包括衬底、缓冲层、漂移层；

钝化层；

欧姆接触；

源区金属层；

其中，漂移层中设置有屏蔽层、传输层、掺杂层、导电层和基区层；

漂移层的顶部具有沟槽栅结构，沟槽栅结构的底部与屏蔽层之间具有第一间隙，形成第一沟道；

传输层包括第一传输部和第二传输部，第一传输部与第二传输部之间为沟槽栅结构；

沟槽栅结构的一侧与第一传输部之间具有第二间隙，形成第二沟道；

沟槽栅结构的另一侧与第二传输部接触，形成第三沟道。

根据本公开的实施例，由栅介质层和栅电极接触构成沟槽栅结构；

栅电极接触设置在栅介质层中，栅电极接触与漂移层通过栅介质层隔开。

根据本公开的实施例，掺杂层位于第二传输部下方，设置于沟槽栅结构的一侧；

导电层位于传输层的上方，设置与沟槽栅结构的两侧。

根据本公开的实施例，屏蔽层的深度为0.5～2.0μm；

掺杂层的宽度为0.5～2.0μm；

传输层的宽度大于掺杂层的宽度。

根据本公开的实施例，第一间隙和第二间隙的宽度均为0.05～0.6μm。

根据本公开的实施例，欧姆接触包括：源电极接触、漏电极接触；

其中，源电极接触覆盖于导电层、基区层以及钝化层之上；

漏电极接触设置于衬底的下表面。

根据本公开的实施例，当半导体基片的掺杂类型为n型时，屏蔽层为p型屏蔽层、传输层为p型传输层、掺杂层为n型掺杂层、导电层为n+型导电层、基区层为p+型基区层；

当半导体基片的掺杂类型为p型时，屏蔽层为n型屏蔽层、传输层为n型传输层、掺杂层为p型掺杂层、导电层为p+型导电层、基区层为n+型基区层。

作为本公开的另外一个方面，公开了一种上述基于三栅结构的场效应晶体管器件的制备方法，该方法包括：在衬底自下而上依次外延生长缓冲层、漂移层，构成半导体基片；

通过光刻图形化注入掩膜介质，在漂移层内经离子注入掺杂，分别形成屏蔽层、掺杂层、传输层、导电层和基区层；

对漂移层进行刻蚀处理，形成穿过导电层和基区层下表面的沟槽，并制作沟槽栅结构；其中，沟槽栅结构的底部与屏蔽层之间具有第一间隙，形成第一沟道；沟槽栅结构的一侧与传输层的第一传输部之间具有第二间隙，形成第二沟道；沟槽栅结构的另一侧与传输层的第二传输部接触，形成第三沟道；

在沟槽栅结构上方沉积内绝缘物质形成钝化层；

制作欧姆接触；

在已形成欧姆接触的器件上方沉积源区金属层。

根据本公开的实施例，制作沟槽栅结构包括：

在沟槽中沉积氧化物形成栅介质层，再利用沉积方法向栅介质层中填充多晶硅，形成栅电极接触，并在栅电极接触顶部形成栅介质层，形成沟槽栅结构。

根据本公开的实施例，制作欧姆接触包括：

在导电层、基区层以及钝化层的上表面沉积金属层，形成源电极接触；

在衬底的下表面沉积金属层形成漏电极接触。

基于上述技术方案，本公开提供的基于三栅结构的场效应晶体管器件及其制备方法，至少包括以下有益效果之一：

(1)在本公开的实施例中，提出具有三栅结构的场效应晶体管器件，这种三栅结构包括分别形成于沟槽栅结构的两侧侧壁以及沟槽栅结构底部的沟道，由此构成的三栅结构提高了单位面积的沟道密度，器件中沟道的有效导电路径可根据沟槽栅结构的相对位置作出不同调整，有利于缩小元胞尺寸。

(2)在本公开的实施例中，三栅结构具有不同的载流子导电类型，第一沟道和第三沟道可形成MOS积累沟道，第二沟道可形成MOS反型沟道，在一个元胞内可针对区域化的不同导电类型采用不同的栅介质材料，有效提高了器件栅介质和结构设计的灵活性，使得器件既具备了优异的导通性能，又能够稳定可靠地工作。

(3)在本公开的实施例中，利用掩埋的屏蔽层完全包围在沟槽栅结构底部，可以充分屏蔽氧化层中的电场，能够有效保护沟槽栅结构底部的氧化物免受高电场的影响，使得器件沟槽栅介质的电场大大降低，减小了漏电压对器件的影响，降低器件温升，使雪崩发生在器件体区的PN结处，可以提高器件的击穿电压和耐压能力，从而提高器件的可靠性和稳定性。

(4)在本公开的实施例中，可以通过调控屏蔽层的纵向深度和开口间距，调节电子的扩散程度，从而有效地调节MOSFET器件的饱和区漏源电流密度，具有调节场效应晶体管器件的短路耐量的能力。

附图说明

图1为本公开实施例中基于三栅结构的场效应晶体管器件的结构示意图；

图2为本公开实施例中基于三栅结构的场效应晶体管器件的制备流程图；

图3为本公开实施例中在n++型衬底基片上制成n+型缓冲层后晶体管器件的结构示意图；

图4为本公开实施例中制作SiC基片外延微结构后晶体管器件的结构示意图；

图5为本公开实施例中制成n型掺杂层后晶体管器件的示意图；

图6为本公开实施例中制成p型传输层后晶体管器件的结构示意图；

图7为本公开实施例中制成n+型导电层后晶体管器件的结构示意图；

图8为本公开实施例中制成p+型基区层后晶体管器件的结构示意图；

图9为本公开实施例中制成沟槽后晶体管器件的结构示意图；

图10为本公开实施例中形成沟槽栅介质层后晶体管器件的结构示意图；

图11为本公开实施例中沟槽栅介质层经刻蚀后晶体管器件的结构示意图；

图12为本公开实施例中沉积栅电极金属后晶体管器件的结构示意图；

图13为本公开实施例中制成栅电极接触后晶体管器件的结构示意图；

图14为本公开实施例中制成钝化层后晶体管器件的结构示意图；

图15为本公开实施例中制成欧姆接触后晶体管器件的结构示意图；

图16为本公开实施例中制成源区金属层后晶体管器件的结构示意图。

附图标记说明如下：

1-衬底；

2-缓冲层；

3-漂移层；

3-1-屏蔽层；

3-2-掺杂层；

3-3-传输层；

3-4-导电层；

3-5-基区层；

4-沟槽栅结构；

5-钝化层；

6-欧姆接触；

7-源区金属层；

10-n++型衬底；

20-n+型缓冲层；

30-nx漂移层；

31-n型掺杂层；

40-p型屏蔽层；

41-p型传输层；

50-n+型导电层；

60-p+型基区层；

69-沟槽；

70-沟槽栅介质层；

80-栅电极接触；

90-钝化层；

100-源电极接触；

110-漏电极接触；

120-源区金属层。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开作进一步的详细说明。

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本公开实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本公开。在此使用的术语“包括”、“包含”等表明了特征、步骤、操作和/或部件的存在，但是并不排除存在或添加一个或多个其他特征、步骤、操作或部件。

在此使用的所有术语(包括技术和科学术语)具有本领域技术人员通常所理解的含义，除非另外定义。应注意，这里使用的术语应解释为具有与本说明书的上下文相一致的含义，而不应以理想化或过于刻板的方式来解释。

在使用类似于“A、B和C等中至少一个”这样的表述的情况下，一般来说应该按照本领域技术人员通常理解该表述的含义来予以解释(例如，“具有A、B和C中至少一个的系统”应包括但不限于单独具有A、单独具有B、单独具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B、C的系统等)。

在实现本公开的过程中发现，目前的SiC基MOSFET器件仍存在沟道迁移率低和栅氧化层中电场过高的问题。因此，需要开发一种新的低阻高可靠性碳化硅MOSFET器件结构和制备方法，以解决SiC基MOSFET器件的沟道问题和栅氧化物电场集中问题，使器件具有较好的导通性能和高场可靠性。

有鉴于此，本公开提供了一种基于三栅结构的场效应晶体管器件及其制备方法，通过栅结构设计降低SiC基功率金属-氧化物-半导体场效应晶体管器件的导通电阻，降低反向阻断条件下的栅氧化层电场。

具体地，作为本公开的一个方面，提供了一种基于三栅结构的场效应晶体管器件。图1为本公开实施例中基于三栅结构的场效应晶体管器件的结构示意图，如图1所示，该晶体管器件的结构包括：

半导体基片，自下而上依次包括衬底1、缓冲层2、漂移层3；

除半导体基片外还包括：钝化层5；

欧姆接触6；

源区金属层7；

其中，漂移层3中设置有屏蔽层3-1、传输层3-3、掺杂层3-2、导电层3-4和基区层3-5；

漂移层3的顶部具有沟槽栅结构4，沟槽栅结构4的底部与屏蔽层3-1之间具有第一间隙，形成第一沟道；

传输层3-3包括第一传输部和第二传输部，第一传输部与第二传输部之间为沟槽栅结构4；

沟槽栅结构4的一侧与传输层3-3的第一传输部之间具有第二间隙，形成第二沟道；

沟槽栅结构4的另一侧与传输层3-3的第二传输部接触，形成第三沟道。

根据本公开的实施例，由沟槽栅结构4的两侧侧壁以及沟槽栅结构4底部的沟道构成三栅结构，沟道的有效导电路径可以根据沟槽栅结构的相对位置作出不同调整，可以有效提高单位面积的沟道密度。并且该结构可针对区域化的不同导电类型采用不同的栅介质材料，能够有效提高器件栅介质和结构设计的灵活性，使器件具备优异的导通性能，又能够稳定可靠地工作。

根据本公开的实施例，设置屏蔽层3-1包围在沟槽栅结构4底部，可以有效保护沟槽栅结构4底部的氧化物免受高电场的影响，使沟槽栅结构4的电场大大降低，提高了栅介质的可靠性。并且可以通过调整屏蔽层3-1的纵向深度和开口间距调控源漏极的电流密度，能够调节场效应晶体管器件的短路耐量。

根据本公开的实施例，半导体基片为器件提供基础支撑和导电性能，屏蔽层3-1设置在沟槽栅结构4下方用于限制电流的流动区域，并且可以进行反向阻断，提高器件的可靠性，由掺杂层3-2、传输层3-3、导电层3-4和基区层3-5构成有源区。有源区中设置的沟槽栅结构4与传输层3-3之间形成沟道，可在栅电极接触作用下由传输层3-3提供电子和空穴的传输。

根据本公开的实施例，由栅介质层和栅电极接触构成沟槽栅结构；

栅电极接触设置在栅介质层中，栅电极接触与漂移层通过栅介质层隔开。

根据本公开的实施例，沟槽栅结构中的栅电极接触的四周被栅介质层包围，通过栅介质层将栅电极接触和漂移层分隔开来，隔离电极和基片之间的电荷，通过控制栅电极电压调节器件的导通。

根据本公开的实施例，掺杂层位于第二传输部下方，设置于沟槽栅结构的一侧。

根据本公开的实施例，掺杂层设置在第二传输部下方，当形成第三沟道进行导通时，掺杂层为器件提供了电子供应，能够提高电子流通效率，并且掺杂层与沟槽栅结构底部形成的第一沟道也相通，能够进一步提高器件的导电性。

根据本公开的实施例，导电层位于传输层的上方，设置与沟槽栅结构的两侧。由导电层为场效应晶体管器件提供电子，进一步提高了高导电性能。

根据本公开的实施例，屏蔽层的深度为0.5～2.0μm，例如可以是0.5μm、0.8μm、1.2μm、1.5μm、1.8μm等；掺杂层的宽度为0.5～2.0μm，例如可以是0.6μm、0.9μm、1.1μm、1.6μm、1.9μm等；但并不仅限于所列举的数值，该数值范围内其他未列举的数值同样适用。

根据本公开的实施例，传输层的掺杂深度为0.5～2.0μm，传输层的第一传输部和第二传输部之间的间距为0.1～1.0μm，例如可以是0.15μm、0.28μm、0.56μm、0.69μm、0.88μm等，但并不仅限于所列举的数值，该数值范围内其他未列举的数值同样适用。

根据本公开的实施例，传输层的宽度大于掺杂层的宽度，例如当掺杂层的宽度为0.9μm时，传输层的宽度可以为1.1μm、1.2μm、1.3μm等；当掺杂层的宽度为1.2μm时，传输层的宽度可以为1.3μm、1.4μm、1.5μm等，但并不仅限于所列举的数值，该数值范围内其他未列举的数值同样适用。

根据本公开的实施例，第一间隙和第二间隙的宽度均为0.05～0.6μm，例如可以是0.05μm、0.15μm、0.26μm、0.39μm、0.48μm等，但并不仅限于所列举的数值，该数值范围内其他未列举的数值同样适用。由第一间隙和第二间隙的宽度控制第一沟道和第二沟道的导电性能。

根据本公开的实施例，导电层的掺杂深度为0.3～0.5μm，例如可以是0.35μm、0.4μm、0.45μm、0.5μm等，但并不仅限于所列举的数值，该数值范围内其他未列举的数值同样适用。

根据本公开的实施例，通过调控屏蔽层的纵向深度和开口间距可以调节电子的扩散程度，从而调控饱和区漏源电流的密度。屏蔽层的深度较浅时会导致电子扩散到底部区域的能力减弱，从而降低饱和区漏源电流密度；屏蔽层的深度增加时将增强电子扩散到底部区域的能力，增加饱和区漏源电流密度。屏蔽层的开口间距影响水平方向上电流的扩散范围，开口间距较小时水平方向上的扩散范围较小，从而会降低饱和区源漏极的电流密度；开口间距增加时可以增加扩散范围，可根据器件的工作情况进行调整。通过合理地调控屏蔽层的纵向深度和开口间距，可以实现对MOSFET器件饱和区漏源电流密度的精确控制，从而具有调节器件短路耐量的能力，从而提高器件的可靠性和性能。

根据本公开的实施例，欧姆接触包括：源电极接触、漏电极接触；

其中，源电极接触覆盖于导电层、基区层以及钝化层之上；

漏电极接触设置于衬底的下表面。

根据本公开的实施例，当半导体基片的掺杂类型为n型时，屏蔽层为p型屏蔽层、传输层为p型传输层、掺杂层为n型掺杂层、导电层为n+型导电层、基区层为p+型基区层；

当半导体基片的掺杂类型为p型时，屏蔽层为n型屏蔽层、传输层为n型传输层、掺杂层为p型掺杂层、导电层为p+型导电层、基区层为n+型基区层。

根据本公开的实施例，半导体基片的掺杂类型为n型时，半导体基片的衬底为n++型衬底，n+型缓冲层，nx漂移层；半导体基片的掺杂类型为p型时，半导体基片的衬底为p++型衬底，p+型缓冲层，px漂移层。

作为本公开的另外一个方面，公开了一种上述基于三栅结构的场效应晶体管器件的制备方法。

图2为本公开实施例中基于三栅结构的场效应晶体管器件的制备流程图。

如图2所示，基于三栅结构的场效应晶体管器件的制备方法包括步骤S1～步骤S6：

在步骤S1中：制作基片外延微结构：在衬底自下而上依次外延生长缓冲层、漂移层，构成半导体基片；

在步骤S2中，制作有源区掺杂：通过光刻图形化注入掩膜介质，在漂移层内经离子注入掺杂，分别形成屏蔽层、掺杂层、传输层、导电层和基区层；

在步骤S3中，制作沟槽栅结构：对漂移层进行刻蚀处理，形成穿过导电层和基区层下表面的沟槽，并制作沟槽栅结构；其中，沟槽栅结构的底部与屏蔽层之间具有第一间隙，形成第一沟道；沟槽栅结构的一侧与传输层的第一传输部之间具有第二间隙，形成第二沟道；沟槽栅结构的另一侧与传输层的第二传输部接触，形成第三沟道；

在步骤S4中，制作钝化层：在沟槽栅结构上方沉积内绝缘物质形成钝化层；

在步骤S5中，制作欧姆接触；

在步骤S6中，制作源区金属层：在已形成欧姆接触的器件上方沉积源区金属层。

根据本公开的实施例，制备过程中在漂移层中形成的沟槽一侧与传输层的第一传输部具有一定间隙，沟槽与传输层之间的间距具有耦合关联性。沟槽的底部与屏蔽层的顶部也具有一定间隙，沟槽深度与屏蔽层的位置具有耦合关联性。

根据本公开的实施例，衬底材质为可用于电力电子半导体的材料，包括碳化硅、硅、氮化镓、氧化镓、金刚石中的任意一种或多种。内绝缘物质包括二氧化硅、氮化硅等绝缘介质。

根据本公开的实施例，在漂移层内经离子注入掺杂，形成的屏蔽层的掺杂浓度为5×10¹⁶cm^-3～2×10¹⁸cm^-3，例如可以是5×10¹⁶cm^-3、8×10¹⁶cm^-3、2×10¹⁷cm^-3、5×10¹⁷cm^-3、1×10¹⁸cm^-3等；掺杂层的掺杂浓度为1×10¹⁶cm^-3～3×10¹⁷cm^-3，例如可以是2×10¹⁶cm^-3、5×10¹⁶cm^-3、8×10¹⁶cm^-3、1×10¹⁷cm^-3、3×10¹⁷cm^-3等；传输层的掺杂浓度为5×10¹⁶cm^-3～2×10¹⁸cm^-3，例如可以是6×10¹⁶cm^-3、9×10¹⁶cm^-3、1×10¹⁷cm^-3、5×10¹⁷cm^-3、1×10¹⁸cm^-3等；导电层的掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，例如可以是6×10¹⁹cm^-3、7×10¹⁹cm^-3、8×10¹⁹cm^-3、9×10¹⁹cm^-3等；基区层的掺杂浓度为1×10²⁰cm^-3～1×10²¹cm^-3，例如可以是2×10²⁰cm^-3、5×10²⁰cm^-3、8×10²⁰cm^-3、9×10²⁰cm^-3等。但并不仅限于所列举的数值，该数值范围内其他未列举的数值同样适用，具体掺杂浓度可根据器件实际应用效果进行调整。

根据本公开的实施例，步骤S3中制作沟槽栅结构的具体步骤包括：

在沟槽中沉积氧化物形成栅介质层，再利用沉积方法向栅介质层中填充多晶硅，形成栅电极接触，并在栅电极接触顶部形成栅介质层，形成沟槽栅结构。

根据本公开的实施例，栅介质层的材料可以针对区域化的不同导电类型选取不同栅介质材料，也可以是其他氧化物材料，如SiO₂、Al₂O₃、Si_xN_y、AlN、AlON、HfO₂等高k介质材料中的任意一种或多种；

根据本公开的实施例，步骤S4中制作欧姆接触的具体步骤包括：

在导电层、基区层以及钝化层的上表面沉积金属层，形成源电极接触；

在衬底的下表面沉积金属层形成漏电极接触。

根据本公开的实施例，制作欧姆接触的金属材料可以是TiW、Ni、AlTi、Al金属或其组合物中的任意一种。

以下结合图2对基于三栅结构的场效应晶体管器件的制备方法进行详细说明。

具体地，在步骤S1中：在衬底基片上自下而上制作外延微结构，外延生长缓冲层和漂移层，形成三明治结构。并在漂移层中掩埋屏蔽层，构成半导体基片。

在步骤S2中：通过光刻图形化注入掩膜介质后，在半导体基片的漂移层内掺杂掺杂层、传输层、导电层和基区层，由掺杂层、传输层、导电层和基区层构成有源区。其中，掺杂层的底部超过屏蔽层的底部，传输层覆盖于掺杂层的上部，导电层设置于传输层的上方，基区层的顶部与漂移层的顶部紧邻，基区层的底部与屏蔽层的顶部紧邻。

在步骤S3中：刻蚀器件基片形成深度到达传输层下表面的沟槽，沟槽底部与屏蔽层之间具有间隙，沟槽左侧与传输层的第一传输部之间也具有间隙。在沟槽中沉积氧化物形成栅介质层，在形成栅介质层的沟槽中填充多晶硅，形成平坦化表面，利用刻蚀手段对多晶硅进行刻蚀形成栅电极接触，并在栅电极接触的顶部形成栅介质层，使栅电极接触与基片之间由栅介质层隔开，形成沟槽栅结构。

在步骤S4中：在以形成栅电极接触、栅介质层、导电层和基区层的上表面沉积内绝缘物质，光刻图形化进行刻蚀，形成覆盖于沟槽栅结构上方的钝化层。

在步骤S5中：光刻图形化，在导电层、基区层和钝化层上方沉积多层金属形成源电极接触；使用光刻胶保护器件，去除衬底背面的氧化层，在衬底基片底部沉积金属层制作漏电极接触，之后在高温条件下进行退火处理，形成欧姆接触。

在步骤S6中：在钝化层和源电极接触的上方沉积多层金属层，形成源区金属层。

根据本公开的实施例，在步骤S1中，外延生长形成外延层后，在漂移层中掺杂屏蔽层之后，用丙酮和乙醇超声清洗基片，再用去离子水清洗后，将基片放入浓硫酸和双氧水溶液中加热10min以上，之后用溶液清洗再放入稀释的氢氟酸中浸泡去除基片表面的氧化物，再清洗后烘干。

在步骤S2中，在半导体基片的漂移层中沉积注入掩膜，光刻图形化，利用离子注入等掺杂方法，在漂移层中形成底部超过屏蔽层底部的掺杂层，之后去除掩膜清洗基片；在沉积掩膜，光刻图形化，经离子注入掺杂在漂移层中形成左端覆盖掺杂层左端的传输层；之后采用相同的方法在漂移层中掺杂导电层和基区层，基区层的顶部与漂移层的顶部紧邻，基区层的底部与屏蔽层的顶部的紧邻。之后去除注入掩膜，清洗基片，用碳膜、AIN膜覆盖、硅烷抑制等方法在温度为1250～1800℃、压力为600～700Torr条件下退火处理3～30分钟，激活有源区掺杂。

在步骤S3中，在基片上沉积一定厚度的二氧化硅或多晶硅或金属介质层形成阻挡层，光刻图形化，再刻蚀阻挡层和基片，形成沟槽。用有机溶剂、无机溶剂清洗基片后用物理或化学沉积、高温热氧化后进行退火处理、原子层沉积形成栅介质层。之后沉积阻挡层光刻图形化，选择性刻蚀栅介质层，保留沟槽中的栅介质，在栅介质中填充高掺杂多晶硅(掺杂源为B或P原子)，在沟槽中的栅介质层中形成栅电极接触，栅电极接触的顶部与沟槽的顶部齐平，再在800～1100℃下氧化栅电极接触，在900～1300℃温度下退火在栅电极接触顶部形成栅介质。

在步骤S4中，利用薄膜沉积技术在栅介质层、导电层和基区层的上表面沉积内绝缘物质后光刻图形化进行刻蚀，形成完全覆盖于栅电极接触和栅介质层的钝化层。

根据本公开的实施例，其中，刻蚀处理可选用反应离子刻蚀或电感耦合等离子(ICP)刻蚀，刻蚀气体可以是SF₆/O₂、NF₃/Ar、CF₄、CHF₃/O₂、C₄F₈/O₂等气体组合，ICP功率为600～1000W，偏压功率为10～300W。高温氧化处理在1100～1300℃条件下进行30min左右，并在1200～1300℃下退火1～3个小时，退火气氛可以选择为NO，POCl₃，H₂，N₂O，P₂O₅，Sb+NO等。

根据本公开的实施例，该结构不仅可以用于制备场效应晶体管器件，也可用于绝缘栅双极晶体管或其他器件的结构设计。

根据本公开的实施例，基于碳化硅的三明治外延结构，可通过表面清洗、高温离子注入与激活、热氧化和退火、化学和物理刻蚀技术以及平坦化技术、热退火以及薄膜沉积与溅射等方法，制备形成基于三栅结构的场效应晶体管器件，具有正向导通电阻较低、反向阻断能力较高的优点，并能够有效提高器件在静态、动态工作的可靠性。

为了使本公开的目的、技术方案和优点更加的清晰明确，以下通过具体实施例结合附图对本公开的技术方案和原理做进一步阐述说明。需要注意的是，下述的具体实施例仅是作为举例说明，本公开的保护范围并不限于此。

下述实施例中所用的试验材料和试剂等，如无特殊说明，均可从商业途径获得。实施例中未注明具体技术或条件者，均为常规方法，可以按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。

以下结合图3～图15，以掺杂类型为n型的器件进行举例，对N型导通的基于三栅结构的晶体管器件的制备过程进行详细说明。其中，图3为本公开实施例中在n++型衬底基片上制成n+型缓冲层后晶体管器件的结构示意图；图4为本公开实施例中制作SiC基片外延微结构后晶体管器件的结构示意图；图5为本公开实施例中制成n型掺杂层后晶体管器件的示意图；图6为本公开实施例中制成p型传输层后晶体管器件的结构示意图；

图7为本公开实施例中制成n+型导电层后晶体管器件的结构示意图；图8为本公开实施例中制成p+型基区层后晶体管器件的结构示意图；图9为本公开实施例中制成沟槽后晶体管器件的结构示意图；图10为本公开实施例中形成栅介质层后晶体管器件的结构示意图；图11为本公开实施例中栅介质层经刻蚀后晶体管器件的结构示意图；图12为本公开实施例中沉积栅电极金属后晶体管器件的结构示意图；图13为本公开实施例中制成栅电极接触后晶体管器件的结构示意图；图14为本公开实施例中制成钝化层后晶体管器件的结构示意图；图15为本公开实施例中制成欧姆接触后晶体管器件的结构示意图；图16为本公开实施例中制成源区金属层后晶体管器件的结构示意图。

如图2所示，在n++型衬底基片10上外延生长n+型缓冲层20。之后在n+型缓冲层20上方外延生长nx漂移层30，形成三明治结构，并在nx漂移层30中掩埋p型屏蔽层40，p型屏蔽层40的掺杂浓度为5×10¹⁶cm^-3～2×10¹⁸cm^-3，优选的掺杂浓度为5×10¹⁷cm^-3，深度为0.5～2.0μm，优选的深度为1.0μm，得到如图3所示的SiC基片及外延微结构(即SiC外延基片)；随后用丙酮和乙醇超声清洗三遍，再用去离子水冲洗之后放在浓硫酸和双氧水溶液中至少煮10min，随后依次用一号液(氨水︰过氧化氢︰去离子水体积比为1︰2︰5的溶液)和二号液(盐酸︰过氧化氢︰去离子水体积比为1︰2︰5的溶液)煮15min后用去离子水冲洗干净，再用氮气吹干。将清洗后的SiC外延基片放入稀释后的氢氟酸(氟化氢:去离子水体积比为1:3)中浸泡1min，除去基片表面的氧化物后用去离子水清洗，再烘干。

在SiC外延基片上沉积注入掩膜，光刻图形化，利用离子注入掺杂方法在nx漂移层30内形成n型掺杂层31，掺杂浓度为1×10¹⁶cm^-3～3×10¹⁷cm^-3，优选的掺杂浓度为4×10¹⁶cm^-3，掺杂宽度为0.5～2.0μm，优选的掺杂宽度为1.5μm。图4为本公开实施例中制成n型掺杂层的示意图，如图4所示，n型掺杂层31的底部超过p型屏蔽层40的底部。掺杂完成后除去掩膜，清洗外延基片表面。之后采取与掺杂n型掺杂层31相同的方法经沉积注入掩膜，光刻图形化，利用离子注入掺杂在nx漂移层30内形成p传输层41，如图5所示，p传输层41左端覆盖n型掺杂层31左端，相邻p传输层41之间的间距为0.1～1.0μm，优选的间距为0.5μm，p传输层41的掺杂浓度为5×10¹⁶cm^-3～2×10¹⁸cm^-3，优选的掺杂浓度为1×10¹⁷cm^-3，掺杂深度为0.5～2.0μm，优选的掺杂深度为1.0μm。

再采用上述掺杂方法在nx漂移层30内形成n+型导电层50和p+基区层60，掺杂后的结构如图6和图7所示，n+型导电层50位于nx漂移层30的上表面，p+基区层60的顶部与nx漂移层30顶部紧邻，p+基区层60的底部与p型屏蔽层40的顶部紧邻。n+型导电层50的掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，优选的掺杂浓度为1×10²⁰cm^-3，掺杂深度为0.3～0.5μm，优选的掺杂深度为0.4μm，p+基区层60的掺杂浓度为1×10²⁰cm^-3～1×10²¹cm^-3，优选的掺杂浓度为1×10²⁰cm^-3，。之后去除注入的掩膜层，再清洗基片后采用碳膜、AIN膜覆盖在温度为1250℃～1800℃、压力为600-700Torr条件下退火3-30分钟，激活上述有源区掺杂。退火处理完成后取出覆盖于基片上的碳膜、AIN膜再清洗外延基片。

在形成有源区的基片上沉积介质形成阻挡层，光刻图形化后经干法刻蚀形成如图8所示的沟槽69结构，沟槽69穿过n+型导电层50和p传输层41的下表面，沟槽69的宽度与相邻的p传输层41之间具有耦合关联性，沟槽69的左侧壁与p传输层41的边界之间具有宽度为0.05-0.6μm的间隙，优选的间隙为0.2μm，沟槽69的右侧壁与p传输层41的边界紧邻。沟槽69的深度与p型屏蔽层40的位置具有耦合关联性，沟槽69的底部与p屏蔽层40的顶部之间具有距离为0.05-0.6μm的间隙，优选的间隙为0.2μm，有这些关联性结构形成了三栅结构。

依次用丙酮和乙醇超声清洗形成沟槽69后的基片，在用去离子水冲洗再放在浓硫酸和双氧水溶液中煮10min，再依次用一号液和二号液分别煮10min。随后在1200℃条件下干氧氧化30min，再在1250℃和NO气氛保护下进行退火处理，得到如图9所示的栅介质70。之后沉积介质形成阻挡层，光刻图形化，经刻蚀处理保留沟槽69中的栅介质70，其结构如图10所示。

在形成栅介质70的沟槽69中沉积高掺杂多晶硅得到具有平坦化表面的结构，再利用干法刻蚀沉积的高掺杂多晶硅，形成如图11中所示的栅电极接触80，其中，栅电极接触80的顶部与沟槽69的顶部平齐。

随后在1000℃的条件下氧化栅电极接触80，并在1100℃的温度和惰性气氛条件下退火，使得栅电极接触80顶部形成栅介质70，形成的结构如图12所示。

在已形成栅电极接触80、栅介质70、n+型导电层50和p+型基区层60的上表面淀积内绝缘物质，再经光刻图形化进行干法刻蚀形成如图13所示结构中的钝化层90，钝化层90完全覆盖于栅电极接触和栅介质层70上方。

光刻图形化上述结构，在n+型导电层50和p+型基区层60以及钝化层90的上表面依次沉积Ni、Ti、Al的多层金属，经剥离形成源电极接触100。之后在外延基片的正面涂覆光刻胶，并用稀释的氢氟酸去除n++型衬底基片背面的氧化层，在基片背面沉积Ni金属作为漏电极接触110，之后去除外延基片正面的光刻胶，在1000℃温度和惰性气氛保护下进行退火处理，形成欧姆接触，形成欧姆接触后的结构如图14所示。

最后，在形成欧姆接触后的结构上依次沉积TiN、Al或者Cu等多层厚金属，形成源区金属层120，得到一种基于三栅结构的晶体管器件，其具体结构如图15所示。

以上的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种基于三栅结构的场效应晶体管器件，包括：

半导体基片，自下而上依次包括衬底、缓冲层、漂移层；

钝化层；

欧姆接触；

源区金属层；

其中，所述漂移层中设置有屏蔽层、传输层、掺杂层、导电层和基区层；

所述漂移层的顶部具有沟槽栅结构，所述沟槽栅结构的底部与所述屏蔽层之间具有第一间隙，形成第一沟道；

所述传输层包括第一传输部和第二传输部，所述第一传输部与所述第二传输部之间为所述沟槽栅结构；

所述沟槽栅结构的一侧与所述第一传输部之间具有第二间隙，形成第二沟道；

所述沟槽栅结构的另一侧与所述第二传输部接触，形成第三沟道。

2.根据权利要求1所述的基于三栅结构的场效应晶体管器件，其中，

由沟槽栅介质层和栅电极接触构成所述沟槽栅结构；

所述栅电极接触设置在所述沟槽栅介质层中，所述栅电极接触与所述漂移层通过所述沟槽栅介质层隔开。

3.根据权利要求1所述的基于三栅结构的场效应晶体管器件，其中，

所述掺杂层位于所述第二传输部下方，设置于所述沟槽栅结构的一侧；

所述导电层位于所述传输层的上方，设置与所述沟槽栅结构的两侧。

4.根据权利要求1所述的基于三栅结构的场效应晶体管器件，其中，

所述屏蔽层的深度为0.5～2.0μm；

所述掺杂层的宽度为0.5～2.0μm；

所述传输层的宽度大于所述掺杂层的宽度。

5.根据权利要求1所述的基于三栅结构的场效应晶体管器件，其中，

所述沟槽栅结构的宽度与所述传输层之间的间距具有耦合关联性，所述沟槽栅结构的深度与所述屏蔽层的位置具有耦合关联性，形成所述第一间隙和所述第二间隙的宽度均为0.05～0.6μm。

6.根据权利要求1所述的基于三栅结构的场效应晶体管器件，其中，

所述欧姆接触包括：源电极接触、漏电极接触；

其中，所述源电极接触覆盖于所述导电层、所述基区层以及所述钝化层之上；

所述漏电极接触设置于所述衬底的下表面。

7.根据权利要求1所述的基于三栅结构的场效应晶体管器件，其中，

当所述半导体基片的掺杂类型为n型时，所述屏蔽层为p型屏蔽层、所述传输层为p型传输层、所述掺杂层为n型掺杂层、所述导电层为n+型导电层、所述基区层为p+型基区层；

当所述半导体基片的掺杂类型为p型时，所述屏蔽层为n型屏蔽层、所述传输层为n型传输层、所述掺杂层为p型掺杂层、所述导电层为p+型导电层、所述基区层为n+型基区层。

8.一种如权利要求1至7中任意一项所述的基于三栅结构的场效应晶体管器件的制备方法，包括：

在衬底自下而上依次外延生长缓冲层、漂移层，构成半导体基片；

通过光刻图形化注入掩膜介质，在所述漂移层内经离子注入掺杂，分别形成屏蔽层、掺杂层、传输层、导电层和基区层；

对所述漂移层进行刻蚀处理，形成穿过所述导电层和所述基区层下表面的沟槽，并制作沟槽栅结构；其中，所述沟槽栅结构的底部与所述屏蔽层之间具有第一间隙，形成第一沟道；所述沟槽栅结构的一侧与所述传输层的第一传输部之间具有第二间隙，形成第二沟道；所述沟槽栅结构的另一侧与所述传输层的第二传输部接触，形成第三沟道；

在所述沟槽栅结构上方沉积内绝缘物质形成钝化层；

制作欧姆接触；

在已形成所述欧姆接触的器件上方沉积源区金属层。

9.根据权利要求8所述的制备方法，其中，

所述制作沟槽栅结构包括：

在所述沟槽中沉积氧化物形成沟槽栅介质层，再利用沉积方法向所述沟槽栅介质层中填充多晶硅，形成栅电极接触，并在所述栅电极接触顶部形成所述沟槽栅介质层，形成所述沟槽栅结构。

10.根据权利要求8所述的制备方法，其中，

所述制作欧姆接触包括：

在所述导电层、所述基区层以及所述钝化层的上表面沉积金属层，形成源电极接触；

在所述衬底的下表面沉积金属层形成漏电极接触。