CN117650158B - 一种宽禁带半导体沟槽mosfet器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 122
- 239000010410 layer Substances 0.000 claims description 226
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 69
- 229920005591 polysilicon Polymers 0.000 claims description 63
- 229910052751 metal Inorganic materials 0.000 claims description 49
- 239000002184 metal Substances 0.000 claims description 49
- 238000005468 ion implantation Methods 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000003892 spreading Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000008094 contradictory effect Effects 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请公开了一种宽禁带半导体沟槽MOSFET器件及其制造方法，可用于半导体器件领域，该器件中，N型外延层、P型埋层和PN结结构依次设于衬底的一侧；PN结结构包括沿第一方向交替分布的P型区和N型区；N型区包括N型电流扩展区和源极N型区，N型电流扩展区位于沿第一方向排列的两个源极N型区之间；栅极贯穿PN结结构中位于N型电流扩展区与源极N型区之间的P型区并嵌于P型埋层；辅助沟槽结构嵌于N型电流扩展区；第一N型电流通道贯穿位于辅助沟槽结构下方的N型电流扩展区和P型埋层，并嵌于N型外延层。由此，P型埋层可以降低栅极槽角处电场并在栅极沟槽侧壁和底部形成导通沟道，改善降低比导通电阻和栅极槽角电场之间的矛盾。
Description
技术领域
本申请涉及半导体器件技术领域，特别是涉及一种宽禁带半导体沟槽MOSFET器件及其制造方法。
背景技术
近年来，碳化硅SiC、氮化镓GaN以及氧化镓Ga2O3等宽禁带半导体和超宽禁带半导体材料因其在禁带宽度以及临界击穿电场强度等物理特性上的优异表现，如何应用第三代和第四代半导体制造半导体器件越发受到关注。
目前，在功率开关应用中，通常将巴利伽优值BFOM作为表示半导体材料在电力电子方面的适用程度的指标，其表示为：BFOM＝εμE3，其中ε是介电常数，μ是迁移率，E是半导体的击穿场强，BFOM值大致上与禁带宽度Eg的六次方成正相关。因此，宽禁带半导体在功率器件的应用中具有更低的功率损耗和更高的转换效率，能够更好地适用于电力电子方面。然而，宽禁带半导体材料漂移区的高电场会导致栅介质层上的电场很高，这个问题在栅极沟槽的槽角处加剧，从而在高漏极电压下造成栅介质层迅速击穿，器件对恶劣环境的静电效应以及电路中的高压尖峰耐受能力差。此外，传统的半导体沟槽MOSFET器件中，为了改善栅极沟槽槽角电场，沟道面积占比通常较小，限制了半导体沟槽MOSFET器件的电流导通能力，导致半导体沟槽MOSFET器件的比导通电阻较高。
因此，如何在降低宽禁带半导体沟槽MOSFET器件的栅极沟槽槽角电场的同时，降低比导通电阻，成为需要解决的问题。
发明内容
基于上述问题，本申请提供了一种宽禁带半导体沟槽MOSFET器件及其制造方法，可以改善宽禁带半导体沟槽MOSFET器件的栅极沟槽槽角电场和比导通电阻之间的矛盾关系，在降低宽禁带半导体沟槽MOSFET器件的栅极沟槽槽角电场的同时降低比导通电阻。
本申请实施例公开了如下技术方案：
第一方面，本申请实施例提供了一种宽禁带半导体沟槽MOSFET器件，所述器件包括：
衬底、N型外延层、P型埋层、PN结结构、第一N型电流通道、辅助沟槽结构、源极P型区、栅极、源极以及漏极；
所述N型外延层、所述P型埋层以及所述PN结结构依次设于所述衬底的一侧；所述漏极设于所述衬底的另一侧；
所述PN结结构包括沿第一方向交替分布的P型区和N型区；所述N型区包括N型电流扩展区和源极N型区，所述N型电流扩展区位于沿第一方向排列的两个源极N型区之间；所述第一方向垂直于所述N型外延层、所述P型埋层以及所述PN结结构的排列方向；
所述栅极贯穿所述PN结结构中位于所述N型电流扩展区与所述源极N型区之间的P型区并嵌于所述P型埋层；多个所述栅极沿第二方向间隔分布；所述第二方向垂直于所述第一方向；
所述辅助沟槽结构嵌于所述N型电流扩展区；
所述第一N型电流通道贯穿位于所述辅助沟槽结构下方的所述N型电流扩展区以及所述P型埋层，并嵌于所述N型外延层；
所述源极P型区位于所述PN结结构中P型区背离所述衬底的一侧，与所述源极N型区背离所述N型电流扩展区的一侧接触；
所述源极设于所述PN结结构背离所述衬底的一侧。
可选地，所述源极P型区还位于所述N型电流扩展区背离所述衬底的一侧，包裹所述辅助沟槽结构靠近所述衬底的一侧，与所述第一N型电流通道背离所述衬底的一侧以及所述栅极接触；
所述辅助沟槽结构包括辅助沟槽、栅极连接介质层以及栅极连接多晶硅；
所述栅极连接介质层设于所述辅助沟槽内壁侧以及所述源极P型区背离所述衬底的一侧；所述栅极连接多晶硅位于所述辅助沟槽内部和所述栅极连接介质层背离所述衬底的一侧，与所述栅极连接介质层接触；
所述栅极包括栅极沟槽、栅极介质层以及栅极多晶硅；
所述栅极介质层设于所述栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的所述PN结结构中P型区背离所述衬底的一侧，与所述栅极连接介质层相接；所述栅极多晶硅位于所述栅极沟槽内部和所述栅极介质层背离所述衬底的一侧，与所述栅极介质层接触，与所述栅极连接多晶硅相接。
可选地，所述器件还包括：层间介质层；
所述层间介质层设于所述栅极连接多晶硅和所述栅极多晶硅与所述源极之间，包裹所述栅极连接多晶硅未与所述栅极连接介质层接触的表面以及所述栅极多晶硅未与所述栅极介质层接触的表面。
可选地，所述器件还包括：第二N型电流通道；
所述第二N型电流通道贯穿位于所述栅极下方的所述P型埋层，并嵌于所述N型外延层。
可选地，所述器件还包括：第三N型电流通道；
所述第三N型电流通道嵌于所述栅极下方的所述P型埋层，与所述栅极、所述源极N型区以及所述N型电流扩展区靠近所述衬底的一侧接触。
可选地，所述器件还包括：源极欧姆接触金属以及肖特基接触金属；
所述源极P型区还位于辅助沟槽与所述N型电流扩展区之间，与所述第一N型电流通道背离所述衬底的一侧接触；
所述源极欧姆接触金属的第一部分盖设于辅助沟槽敞口处；所述源极欧姆接触金属的第二部分位于所述源极P型区与所述源极N型区背离所述衬底的一侧；
所述肖特基接触金属位于所述N型电流扩展区背离所述衬底的一侧；
所述辅助沟槽结构包括辅助沟槽、栅极连接介质层以及栅极连接多晶硅；所述栅极连接介质层设于所述辅助沟槽内壁侧；所述栅极连接多晶硅填充于所述辅助沟槽内部，与所述栅极连接介质层接触；
所述栅极包括栅极沟槽、栅极介质层以及栅极多晶硅；所述栅极介质层设于所述栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的所述PN结结构中P型区背离所述衬底的一侧；所述栅极多晶硅位于所述栅极沟槽内部和所述PN结结构背离所述衬底的一侧，与所述栅极介质层接触。
可选地，所述辅助沟槽结构包括：辅助沟槽以及肖特基接触金属；
所述肖特基接触金属设于所述辅助沟槽内壁侧以及所述N型电流扩展区背离所述衬底的一侧，与所述第一N型电流通道背离所述衬底的一侧接触；
所述栅极包括栅极沟槽、栅极介质层以及栅极多晶硅；所述栅极介质层设于所述栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的所述PN结结构中P型区背离所述衬底的一侧；所述栅极多晶硅位于所述栅极沟槽内部和所述栅极介质层背离所述衬底的一侧，与所述栅极介质层接触；
所述源极设于所述PN结结构背离所述衬底的一侧且填充所述辅助沟槽，与所述肖特基接触金属接触。
第二方面，本申请实施例提供了一种宽禁带半导体沟槽MOSFET器件的制造方法，用于制造如第一方面中任一实施方式所述的宽禁带半导体沟槽MOSFET器件，所述方法包括：
提供衬底；所述衬底为宽禁带半导体材料；
在所述衬底的一侧依次生长N型外延层、P型埋层以及PN结结构；所述PN结结构包括沿第一方向交替分布的P型区和N型区，所述N型区包括N型电流扩展区和源极N型区，所述N型电流扩展区位于沿第一方向排列的两个源极N型区之间；所述第一方向垂直于所述N型外延层、所述P型埋层以及所述PN结结构的排列方向；
干法刻蚀所述N型电流扩展区，形成辅助沟槽；
通过离子注入，在所述辅助沟槽底部形成贯穿所述N型电流扩展区以及所述P型埋层并嵌于所述N型外延层的第一N型电流通道；
干法刻蚀位于所述N型电流扩展区与所述源极N型区之间的P型区以及接触所述P型区的P型埋层，形成沿第二方向间隔分布的多个栅极沟槽；所述第二方向垂直于所述第一方向；
通过离子注入，在所述PN结结构中P型区背离所述衬底的一侧形成源极P型区；所述源极P型区与所述源极N型区背离所述N型电流扩展区的一侧接触；
填充所述栅极沟槽，形成栅极；
填充所述辅助沟槽，形成辅助沟槽结构；
在所述PN结结构背离所述衬底的一侧沉积源极金属，形成源极；
在所述衬底背离所述N型外延层的一侧沉积漏极金属，形成漏极。
可选地，所述在所述衬底的一侧依次生长N型外延层、P型埋层以及PN结结构，包括：
在所述衬底的一侧依次生长N型外延层、P型埋层以及P型外延层；
通过离子注入，在所述P型外延层中形成间隔分布的N型区，所述N型区包括N型电流扩展区和源极N型区，所述N型电流扩展区位于沿第一方向排列的两个源极N型区之间。
可选地，所述在所述衬底的一侧依次生长N型外延层、P型埋层以及PN结结构，包括：
在所述衬底的一侧依次生长N型外延层、P型埋层以及N型外延层；
通过离子注入，在所述N型外延层中形成间隔分布的P型区，所述P型区将所述N型外延层分隔为包括N型电流扩展区和源极N型区的N型区，所述N型电流扩展区位于沿第一方向排列的两个源极N型区之间。
相较于现有技术，本申请具有以下有益效果：
本申请实施例提供了一种宽禁带半导体沟槽MOSFET器件，该器件包括：衬底、N型外延层、P型埋层、PN结结构、第一N型电流通道、辅助沟槽结构、源极P型区、栅极、源极以及漏极；N型外延层、P型埋层以及PN结结构依次设于衬底的一侧；漏极设于衬底的另一侧；PN结结构包括沿第一方向交替分布的P型区和N型区；N型区包括N型电流扩展区和源极N型区，N型电流扩展区位于沿第一方向排列的两个源极N型区之间；第一方向垂直于N型外延层、P型埋层以及PN结结构的排列方向；栅极贯穿PN结结构中位于N型电流扩展区与源极N型区之间的P型区并嵌于P型埋层；多个栅极沿第二方向间隔分布；第二方向垂直于第一方向；辅助沟槽结构嵌于N型电流扩展区；第一N型电流通道贯穿位于辅助沟槽结构下方的N型电流扩展区以及P型埋层，并嵌于N型外延层；源极P型区位于PN结结构中P型区背离衬底的一侧，与源极N型区背离N型电流扩展区的一侧接触；源极设于PN结结构背离衬底的一侧。由此，一方面，P型埋层包裹栅极沟槽的槽角，形成了深掩蔽结构，在垂直第一方向和第二方向的纵向栅上可以对栅极提供更好的掩蔽作用，有效对栅极槽角提供保护，降低栅极槽角处电场；另一方面，源极N型区、源极P型区、N电流扩展区以及第一N电流通道沿着栅极沟槽侧壁形成了宽禁带半导体沟槽MOSFET器件的导通区域，该结构可以从不同维度同时解决比导通电阻和栅极掩蔽两个因素之间的矛盾关系；此外，P型埋层中也存在导通沟道，可以进一步降低器件的比导通电阻。综上所述，本申请实施例所提供的结构提升了器件的电流导通能力，降低了器件的比导通电阻，改善了宽禁带半导体沟槽MOSFET器件的栅极沟槽槽角电场和比导通电阻之间的矛盾关系。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；
图2为本申请实施例提供的一种宽禁带半导体MOSFET器件截面的电子路径示意图；
图3为本申请实施例提供的另一种宽禁带半导体沟槽MOSFET器件的三维结构示意图；
图4为本申请实施例提供的一种宽禁带半导体MOSFET器件第一截面区的电子路径示意图；
图5为本申请实施例提供的又一种宽禁带半导体沟槽MOSFET器件第一截面区的截面图；
图6为本申请实施例提供的再一种宽禁带半导体沟槽MOSFET器件第一截面区的截面图；
图7为本申请实施例提供的再一种宽禁带半导体沟槽MOSFET器件第一截面区的截面图；
图8为本申请实施例提供的一种宽禁带半导体沟槽MOSFET器件的制造流程示意图；
图9为本申请实施例提供的一种PN结结构制造流程示意图；
图10为本申请实施例提供的另一种PN结结构制造流程示意图。
具体实施方式
本申请提供的一种宽禁带半导体沟槽MOSFET器件及其制造方法可用于半导体器件领域，上述仅为示例，并不对本申请提供的一种宽禁带半导体沟槽MOSFET器件及其制造方法的应用领域进行限定。
本申请说明书和权利要求书及附图说明中的术语“第一”、“第二”、“第三”以及“第四”等是用于区别不同对象，而不是用于限定特定顺序。
在本申请实施例中，“作为示例”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“作为示例”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“作为示例”或者“例如”等词旨在以具体方式呈现相关概念。
本申请的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参见图1，该图为本申请实施例提供的一种宽禁带半导体沟槽MOSFET器件的三维结构示意图，该器件包括：衬底101、N型外延层102、P型埋层103、PN结结构104、第一N型电流通道105、辅助沟槽结构106、源极P型区107、栅极108、源极109以及漏极110。
N型外延层102、P型埋层103以及PN结结构104依次设于衬底101的一侧；漏极110设于衬底101的另一侧。
具体地，PN结结构104包括沿第一方向交替分布的P型区1041和N型区；N型区包括N型电流扩展区1042和源极N型区1043，N型电流扩展区1042位于沿第一方向排列的两个源极N型区1043之间；其中，第一方向垂直于N型外延层102、P型埋层103以及PN结结构104的排列方向。
示例性地，构成N型电流扩展区1042和源极N型区1043的材料可以相同，例如，P型区1041可以为在P型埋层103上方生长的P型外延层，通过对P型外延层进行N型离子注入，从而形成沿第一方向间隔分布的多个N型区，其中，用于构造辅助沟槽的N型区为N型电流扩展区1042，在第一方向上与N型电流扩展区1042相邻的N型区为源极N型区1043。
栅极108贯穿PN结结构104中位于N型电流扩展区1042与源极N型区1043之间的P型区并嵌于P型埋层103；多个栅极108沿第二方向间隔分布，也即在沿第二方向交替分布的第一截面区和第二截面区中，只有第一截面区中存在栅极108，在第二截面区中有辅助沟槽结构而无栅极。
具体地，第二方向垂直于第一方向和N型外延层102、P型埋层103以及PN结结构104的排列方向。
辅助沟槽结构106嵌于N型电流扩展区1042；源极P型区107位于PN结结构104中P型区1041背离衬底101的一侧，与源极N型区1043背离N型电流扩展区1042的一侧接触；第一N型电流通道105贯穿位于辅助沟槽结构106下方的N型电流扩展区1042以及P型埋层103，并嵌于N型外延层102；源极109设于PN结结构104背离衬底101的一侧。
参见图2，该图为本申请实施例提供的一种宽禁带半导体MOSFET器件截面的电子路径示意图。
第一截面区中，栅极沟槽底部被P型埋层103所包裹，一方面可以降低栅极槽角电场，另一方面，电子可以从源极N型区1043经过P型埋层103或栅极108、N型电流扩展区1042以及第一N型电流通道105，流至N型外延层102，由此，P型埋层103也可以提供导通沟道，从而提升器件的导通电流。
第二截面区中，电子可以从源极N型区1043经过PN结结构104中的P型区1041、N型电流扩展区1042以及第一N型电流通道105，流至N型外延层102。
可选地，在本申请提供的另一些实施例中，宽禁带半导体沟槽MOSFET器件中还可以包括源极欧姆接触金属111，源极欧姆接触金属111位于PN结结构104与源极109之间，将源极N型区1043、源极P型区107、P型埋层103以及PN结结构104中的P型区1041短接在一起，保持接地电位，可以提供低电阻的电流路径，以便电流能够顺畅地从源极流向沟道。
传统的半导体沟槽MOSFET器件中，沟道电流的路径和对栅极槽角的保护是两个相互矛盾的因素，对栅极槽角进行保护需要占用沟道电流的路径，使得沟道面积占比较小，限制了半导体沟槽MOSFET器件的电流导通能力。而本申请实施例中，一方面，P型埋层103包裹栅极沟槽的槽角，形成了深掩蔽结构，在垂直第一方向和第二方向的纵向栅上可以对栅极提供更好的掩蔽作用，有效对栅极槽角提供保护，降低栅极槽角处电场；另一方面，源极N型区1043、源极P型区107、N电流扩展区1042以及第一N电流通道105沿着栅极沟槽侧壁形成了宽禁带半导体沟槽MOSFET器件的导通区域，该结构可以从不同维度同时解决比导通电阻和栅极掩蔽两个因素之间的矛盾关系；而P型埋层103中也存在导通沟道，可以进一步降低器件的比导通电阻。由此，提升了器件的电流导通能力，降低了器件的比导通电阻，改善了宽禁带半导体沟槽MOSFET器件的栅极沟槽槽角电场和比导通电阻之间的矛盾关系。此外，设置辅助沟槽结构，通过辅助沟槽可以更方便地进行离子注入以形成第一N型电流通道105。
可选地，在本申请提供的另一些实施例中，源极P型区107还位于N型电流扩展区1042背离衬底101的一侧，包裹辅助沟槽结构106靠近衬底101的一侧，与第一N型电流通道105背离衬底101的一侧以及栅极108接触。
辅助沟槽结构106包括辅助沟槽、栅极连接介质层1061以及栅极连接多晶硅1062。
具体地，栅极连接介质层1061设于辅助沟槽内壁侧以及源极P型区107背离衬底101的一侧；栅极连接多晶硅1062位于辅助沟槽内部和栅极连接介质层1061背离衬底101的一侧，与栅极连接介质层1061接触。
栅极108包括栅极沟槽、栅极介质层1081以及栅极多晶硅1082。
具体地，栅极介质层1081设于栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的PN结结构104中P型区1041背离衬底101的一侧，与栅极连接介质层1061相接；栅极多晶硅1082位于栅极沟槽内部和栅极介质层1081背离衬底101的一侧，与栅极介质层1081接触，与栅极连接多晶硅1062相接。
由此，将辅助沟槽作为栅连接槽，通过长条状的辅助沟槽结构，可以将其两侧的多个栅极通过多晶硅连接在一起，从而便于进行栅极布局。
可选地，在本申请提供的另一些实施例中，宽禁带半导体沟槽MOSFET器件中还可以包括层间介质层112，层间介质层112设于栅极连接多晶硅1062和栅极多晶硅1082与源极109之间，包裹栅极连接多晶硅1062未与栅极连接介质层1061接触的表面以及栅极多晶硅1082未与栅极介质层1081接触的表面。
由此，通过设置层间介质层112，可以将栅极108与源极113隔离开来，防止二者之间发生短路等故障情况，提升器件的可靠性。
参见图3，该图为本申请实施例提供的另一种宽禁带半导体沟槽MOSFET器件的三维结构示意图，该器件包括贯穿位于栅极108下方的P型埋层103并嵌于N型外延层102的第二N型电流通道113。
参见图4，该图为本申请实施例提供的一种宽禁带半导体MOSFET器件第一截面区的电子路径示意图。
本申请实施例中，在第一截面区，可以通过例如离子注入的方式在栅极108底部形成第二N型电流通道113，电子可以从源极N型区1043经过P型埋层103以及第二N型电流通道113，流至N型外延层102；也可以从源极N型区1043经过栅极108、N型电流扩展区1042以及第一N型电流通道105，流至N型外延层102。
由此，通过形成第二N型电流通道113，形成了反型层沟道，可以增加导通路径，提升器件的导通电流，进一步降低器件的比导通电阻。
参见图5，该图为本申请实施例提供的又一种宽禁带半导体沟槽MOSFET器件第一截面区的截面图，该器件包括嵌于栅极108下方的P型埋层103并与栅极108、源极N型区1043以及N型电流扩展区1042靠近衬底的一侧接触的第三N型电流通道114。
由此，通过在栅极底部形成第三N型电流通道114，可以形成积累型沟道，从而增加导通路径，提升器件的导通电流，进一步降低器件的比导通电阻。此外，在器件关断时，P型埋层103和栅极108可以将该积累型沟道耗尽，不会影响器件的击穿特性。
参见图6，该图为本申请实施例提供的再一种宽禁带半导体沟槽MOSFET器件第一截面区的截面图，该器件中还包括：源极欧姆接触金属111以及肖特基接触金属115。
本申请实施例中，源极P型区107还位于辅助沟槽与N型电流扩展区1042之间，与第一N型电流通道105背离衬底101的一侧接触。
源极欧姆接触金属111的第一部分盖设于辅助沟槽敞口处；源极欧姆接触金属111的第二部分位于源极P型区107与源极N型区1043背离衬底101的一侧。可以理解的是，源极N型区1043背离衬底101的一侧有部分位置被栅极介质层1081所覆盖，栅极介质层1081所覆盖处无源极欧姆接触金属111。
肖特基接触金属115位于N型电流扩展区1042背离衬底101的一侧。可以理解的是，N型电流扩展区1042背离衬底101的一侧有部分位置被栅极介质层1081和层间介质层112所覆盖，栅极介质层1081和层间介质层112所覆盖处无肖特基接触金属115，肖特基金属115与盖设于辅助沟槽敞口处的源极欧姆接触金属111相接。
辅助沟槽结构106包括辅助沟槽、栅极连接介质层1061以及栅极连接多晶硅1062。
具体地，栅极连接介质层1061设于辅助沟槽内壁侧；栅极连接多晶硅1062填充于辅助沟槽内部，与栅极连接介质层1061接触。
栅极108包括栅极沟槽、栅极介质层1081以及栅极多晶硅1082。
具体地，栅极介质层1081设于栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的PN结结构104背离衬底101的一侧；栅极多晶硅1082位于栅极沟槽内部和PN结结构104背离衬底101的一侧，与栅极介质层1081接触。
可以理解的是，为确保多晶硅将栅极沟槽完全填充，栅极多晶硅1082可以是帽型结构，也即在PN结结构104上方存在部分第一方向直径大于沟槽沿第一方向直径的多晶硅，而为了避免这部分存在于PN结结构104上方的栅极多晶硅1082与PN结结构104直接接触而出现例如短路等异常情况，可以在生长栅极介质层1081的过程中，使PN结结构104上方将要生长栅极多晶硅1082的区域均被栅极介质层1081所覆盖，从而完全隔离开PN结结构104与栅极多晶硅1082，使栅极多晶硅1082的底部全部与栅极介质层1081接触。
可选地，本申请实施例中，层间介质层112设于栅极多晶硅1082与源极109之间，包裹栅极多晶硅1082未与栅极介质层1081接触的表面，并分隔开栅极多晶硅1082和肖特基接触金属115以及栅极多晶硅1082和源极欧姆接触金属111。
由此，通过在N型电流扩展区1042背离衬底101一侧设置肖特基接触金属115，可以在N型电流扩展区1042表面形成肖特基接触，集成一个肖特基二极管，改善器件的第三象限特性。此外，位于辅助沟槽两侧的多个栅极108在PN结结构104上方纵向相连，也可以便于栅极布局。
参见图7，该图为本申请实施例提供的再一种宽禁带半导体沟槽MOSFET器件第一截面区的截面图，该器件中，辅助沟槽结构106包括：辅助沟槽以及肖特基接触金属115。
其中，肖特基接触金属115设于辅助沟槽内壁侧以及N型电流扩展区1042背离衬底101的一侧，与第一N型电流通道105背离衬底101的一侧接触。可以理解的是，N型电流扩展区1042背离衬底101的一侧有部分位置被栅极多晶硅1082所覆盖，栅极多晶硅1082所覆盖处无肖特基接触金属115。
栅极108包括栅极沟槽、栅极介质层1081以及栅极多晶硅1082。
具体地，栅极介质层1081设于栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的PN结结构104中P型区背离衬底101的一侧；栅极多晶硅1082位于栅极沟槽内部和栅极介质层1081背离衬底101的一侧，与栅极介质层1081接触。
源极109设于PN结结构104背离衬底101的一侧且填充辅助沟槽，与肖特基接触金属115接触。
可选地，本申请实施例中，还包括位于源极P型区107与源极N型区1043背离衬底101一侧的源极欧姆接触金属111。可以理解的是，源极N型区1043背离衬底101的一侧有部分位置被栅极多晶硅1082所覆盖，栅极多晶硅1082所覆盖处无源极欧姆接触金属111。
可选地，本申请实施例中，层间介质层112设于栅极多晶硅1082与源极109之间，包裹栅极多晶硅1082未与栅极介质层1081接触的表面，并分隔开栅极多晶硅1082和肖特基接触金属115以及栅极多晶硅1082和源极欧姆接触金属111。
由此，通过在N型电流扩展区背离衬底一侧设置肖特基接触金属，可以在N型电流扩展区表面形成肖特基接触，集成一个肖特基二极管，改善器件的第三象限特性。此外，位于辅助沟槽两侧的多个栅极在PN结结构上方纵向相连，也可以便于栅极布局。
参见图8，该图为本申请实施例提供的一种宽禁带半导体沟槽MOSFET器件的制造流程示意图。
S1：提供衬底101。
具体地，衬底为宽禁带半导体材料，例如，可以是碳化硅SiC、氮化镓GaN、氧化镓Ga2O3、金刚石C或氮化铝AlN等。
S2：在衬底的一侧依次生长N型外延层102、P型埋层103以及PN结结构104。
具体地，N型外延层为低掺杂浓度的N-外延层，PN结结构包括沿第一方向交替分布的P型区和N型区，N型区包括N型电流扩展区和源极N型区，N型电流扩展区位于沿第一方向排列的两个源极N型区之间；其中，第一方向垂直于N型外延层、P型埋层以及PN结结构的排列方向。
可选地，参见图9，该图为本申请实施例提供的一种PN结结构制造流程示意图，可以先在衬底的一侧依次生长N型外延层、P型埋层以及P型外延层；而后通过离子注入，在P型外延层中形成间隔分布的N型区，以形成PN结结构；其中，N型区包括N型电流扩展区和源极N型区，N型电流扩展区位于沿第一方向排列的两个源极N型区之间。
可选地，参见图10，该图为本申请实施例提供的另一种PN结结构制造流程示意图，也可以先在衬底的一侧依次生长N型外延层、P型埋层以及N型外延层；而后通过离子注入，在N型外延层中形成间隔分布的P型区，以形成PN结结构；其中，P型区将N型外延层分隔为包括N型电流扩展区和源极N型区的N型区，N型电流扩展区位于沿第一方向排列的两个源极N型区之间。
S3：干法刻蚀N型电流扩展区1042，形成辅助沟槽。
示例性地，采用本申请实施例提供的方法所制造的宽禁带半导体沟槽MOSFET器件包括沿第二方向交替排列的第一截面区和第二截面区，辅助沟槽沿第二方向延伸，位于第一截面区和第二截面区。其中，第二方向垂直于第一方向。
S4：通过离子注入，在辅助沟槽底部形成贯穿N型电流扩展区1042以及P型埋层103并嵌于N型外延层102的第一N型电流通道105。
具体地，可以通过在辅助沟槽底部位置注入N型离子，形成第一N型电流通道105。
S5：通过离子注入，在PN结结构104中P型区背离衬底101的一侧形成源极P型区107。
具体地，源极P型区与源极N型区背离N型电流扩展区的一侧接触，源极N型区与N型电流扩展区之间的P型区用于形成栅极沟槽，不进行本步骤中的离子注入。
可选地，还可以通过离子注入，在N型电流扩展区背离衬底的一侧形成源极P型区，形成的源极P型区包裹辅助沟槽结构靠近衬底的一侧，与第一N型电流通道背离衬底的一侧以及栅极接触。
S6：干法刻蚀位于N型电流扩展区1042与源极N型区1043之间的P型区以及接触P型区的P型埋层103，形成沿第二方向间隔分布的多个栅极沟槽。
示例性地，采用本申请实施例提供的方法所制造的宽禁带半导体沟槽MOSFET器件包括沿第二方向交替排列的第一截面区和第二截面区，栅极沟槽仅位于第一截面区。
S7：填充栅极沟槽，形成栅极108；填充辅助沟槽，形成辅助沟槽结构106；在PN结结构背离衬底的一侧沉积源极金属，形成源极109；在衬底背离N型外延层的一侧沉积漏极金属，形成漏极110。
可选地，可以先在栅极沟槽的内壁侧、沿第二方向排列的两个栅极沟槽之间的PN结结构背离衬底的一侧、辅助沟槽内壁侧以及源极P型区背离衬底的一侧形成介质层，也即栅极介质层和栅极连接介质层；而后在栅极沟槽内部、栅极介质层背离衬底的一侧、辅助沟槽内部以及栅极连接介质层背离衬底的一侧生长多晶硅，形成栅极和辅助沟槽结构。由此，将辅助沟槽作为栅连接槽，通过长条状的辅助沟槽结构，可以将其两侧的多个栅极通过多晶硅连接在一起，从而便于进行栅极布局。
可选地，也可以先在栅极沟槽的内壁侧、沿第二方向排列的两个栅极沟槽之间的PN结结构背离衬底的一侧以及辅助沟槽内壁侧形成介质层，也即栅极介质层和栅极连接介质层；而后在栅极沟槽内部、栅极介质层背离衬底的一侧以及辅助沟槽内部生长多晶硅，形成栅极和辅助沟槽结构。由此，位于辅助沟槽两侧的多个栅极在PN结结构上方纵向相连，也可以便于栅极布局。
可选地，还可以先在栅极沟槽的内壁侧以及沿第二方向排列的两个栅极沟槽之间的PN结结构背离衬底的一侧形成栅极介质层；而后在栅极沟槽内部以及栅极介质层背离衬底的一侧生长多晶硅，形成栅极；接着在辅助沟槽的内壁侧以及N型电流扩展区背离衬底的一侧沉积肖特基接触金属，形成辅助沟槽结构。由此，位于辅助沟槽两侧的多个栅极在PN结结构上方纵向相连，也可以便于栅极布局。
可选地，沉积源极金属之前，还可以进行层间介质层的生长和源极欧姆接触金属沉积，层间介质层和源极欧姆接触金属的位置可以参见上述宽禁带半导体MOSFET器件的结构实施例。
由此，本申请实施例中，一方面，P型埋层103包裹栅极沟槽的槽角，形成了深掩蔽结构，可以有效对栅极槽角提供保护，降低栅极槽角处电场；另一方面，源极N型区1043、源极P型区107、N型电流扩展区1042以及第一N电流通道105形成了宽禁带半导体沟槽MOSFET器件的导通区域，且P型埋层103中也存在导通沟道，从而提升了器件的电流导通能力，降低了器件的比导通电阻，可以进一步改善宽禁带半导体沟槽MOSFET器件的栅极沟槽槽角电场和比导通电阻之间的矛盾关系。此外，设置辅助沟槽结构，通过辅助沟槽可以更方便地进行离子注入以形成第一N型电流通道105。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。以上所描述的方法实施例仅仅是示意性的，可以根据实际的需要选择其中的部分或者全部步骤来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述，仅为本申请的一种具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种宽禁带半导体沟槽MOSFET器件，其特征在于，所述器件包括：
衬底、N型外延层、P型埋层、PN结结构、第一N型电流通道、辅助沟槽结构、源极P型区、栅极、源极以及漏极；
所述N型外延层、所述P型埋层以及所述PN结结构依次设于所述衬底的一侧；所述漏极设于所述衬底的另一侧；
所述PN结结构包括沿第一方向交替分布的P型区和N型区；所述N型区包括N型电流扩展区和源极N型区，所述N型电流扩展区位于沿第一方向排列的两个源极N型区之间；所述第一方向垂直于所述N型外延层、所述P型埋层以及所述PN结结构的排列方向；
所述栅极贯穿所述PN结结构中位于所述N型电流扩展区与所述源极N型区之间的P型区并嵌于所述P型埋层；多个所述栅极沿第二方向间隔分布；所述第二方向垂直于所述第一方向；
所述辅助沟槽结构嵌于所述N型电流扩展区；所述辅助沟槽结构包括辅助沟槽，通过所述辅助沟槽可以更方便地进行离子注入以形成第一N型电流通道；
所述第一N型电流通道贯穿位于所述辅助沟槽结构下方的所述N型电流扩展区以及所述P型埋层，并嵌于所述N型外延层；
所述源极P型区位于所述PN结结构中P型区背离所述衬底的一侧，与所述源极N型区背离所述N型电流扩展区的一侧接触；
所述源极设于所述PN结结构背离所述衬底的一侧。
2.根据权利要求1所述的器件，其特征在于，所述源极P型区还位于所述N型电流扩展区背离所述衬底的一侧，包裹所述辅助沟槽结构靠近所述衬底的一侧，与所述第一N型电流通道背离所述衬底的一侧以及所述栅极接触；
所述辅助沟槽结构包括辅助沟槽、栅极连接介质层以及栅极连接多晶硅；
所述栅极连接介质层设于所述辅助沟槽内壁侧以及所述源极P型区背离所述衬底的一侧；所述栅极连接多晶硅位于所述辅助沟槽内部和所述栅极连接介质层背离所述衬底的一侧，与所述栅极连接介质层接触；
所述栅极包括栅极沟槽、栅极介质层以及栅极多晶硅；
所述栅极介质层设于所述栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的所述PN结结构中P型区背离所述衬底的一侧，与所述栅极连接介质层相接；所述栅极多晶硅位于所述栅极沟槽内部和所述栅极介质层背离所述衬底的一侧，与所述栅极介质层接触，与所述栅极连接多晶硅相接。
3.根据权利要求2所述的器件，其特征在于，所述器件还包括：层间介质层；
所述层间介质层设于所述栅极连接多晶硅和所述栅极多晶硅与所述源极之间，包裹所述栅极连接多晶硅未与所述栅极连接介质层接触的表面以及所述栅极多晶硅未与所述栅极介质层接触的表面。
4.根据权利要求2所述的器件，其特征在于，所述器件还包括：第二N型电流通道；
所述第二N型电流通道贯穿位于所述栅极下方的所述P型埋层，并嵌于所述N型外延层。
5.根据权利要求2所述的器件，其特征在于，所述器件还包括：第三N型电流通道；
所述第三N型电流通道嵌于所述栅极下方的所述P型埋层，与所述栅极、所述源极N型区以及所述N型电流扩展区靠近所述衬底的一侧接触。
6.根据权利要求1所述的器件，其特征在于，所述器件还包括：源极欧姆接触金属以及肖特基接触金属；
所述源极P型区还位于辅助沟槽与所述N型电流扩展区之间，与所述第一N型电流通道背离所述衬底的一侧接触；
所述源极欧姆接触金属的第一部分盖设于辅助沟槽敞口处；所述源极欧姆接触金属的第二部分位于所述源极P型区与所述源极N型区背离所述衬底的一侧；
所述肖特基接触金属位于所述N型电流扩展区背离所述衬底的一侧；
所述辅助沟槽结构包括辅助沟槽、栅极连接介质层以及栅极连接多晶硅；所述栅极连接介质层设于所述辅助沟槽内壁侧；所述栅极连接多晶硅填充于所述辅助沟槽内部，与所述栅极连接介质层接触；
所述栅极包括栅极沟槽、栅极介质层以及栅极多晶硅；所述栅极介质层设于所述栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的所述PN结结构中P型区背离所述衬底的一侧；所述栅极多晶硅位于所述栅极沟槽内部和所述PN结结构背离所述衬底的一侧，与所述栅极介质层接触。
7.根据权利要求1所述的器件，其特征在于，所述辅助沟槽结构包括：辅助沟槽以及肖特基接触金属；
所述肖特基接触金属设于所述辅助沟槽内壁侧以及所述N型电流扩展区背离所述衬底的一侧，与所述第一N型电流通道背离所述衬底的一侧接触；
所述栅极包括栅极沟槽、栅极介质层以及栅极多晶硅；所述栅极介质层设于所述栅极沟槽内壁侧以及沿第二方向排列的两个栅极沟槽之间的所述PN结结构中P型区背离所述衬底的一侧；所述栅极多晶硅位于所述栅极沟槽内部和所述栅极介质层背离所述衬底的一侧，与所述栅极介质层接触；
所述源极设于所述PN结结构背离所述衬底的一侧且填充所述辅助沟槽，与所述肖特基接触金属接触。
8.一种宽禁带半导体沟槽MOSFET器件的制造方法，其特征在于，用于制造如权利要求1至7任一项所述的宽禁带半导体沟槽MOSFET器件，所述方法包括：
提供衬底；所述衬底为宽禁带半导体材料；
在所述衬底的一侧依次生长N型外延层、P型埋层以及PN结结构；所述PN结结构包括沿第一方向交替分布的P型区和N型区，所述N型区包括N型电流扩展区和源极N型区，所述N型电流扩展区位于沿第一方向排列的两个源极N型区之间；所述第一方向垂直于所述N型外延层、所述P型埋层以及所述PN结结构的排列方向；
干法刻蚀所述N型电流扩展区，形成辅助沟槽；
通过离子注入，在所述辅助沟槽底部形成贯穿所述N型电流扩展区以及所述P型埋层并嵌于所述N型外延层的第一N型电流通道；
干法刻蚀位于所述N型电流扩展区与所述源极N型区之间的P型区以及接触所述P型区的P型埋层，形成沿第二方向间隔分布的多个栅极沟槽；所述第二方向垂直于所述第一方向；
通过离子注入，在所述PN结结构中P型区背离所述衬底的一侧形成源极P型区；所述源极P型区与所述源极N型区背离所述N型电流扩展区的一侧接触；
填充所述栅极沟槽，形成栅极；
填充所述辅助沟槽，形成辅助沟槽结构；所述辅助沟槽结构包括所述辅助沟槽，通过所述辅助沟槽可以更方便地进行离子注入以形成第一N型电流通道；
在所述PN结结构背离所述衬底的一侧沉积源极金属，形成源极；
在所述衬底背离所述N型外延层的一侧沉积漏极金属，形成漏极。
9.根据权利要求8所述的方法，其特征在于，所述在所述衬底的一侧依次生长N型外延层、P型埋层以及PN结结构，包括：
在所述衬底的一侧依次生长N型外延层、P型埋层以及P型外延层；
通过离子注入，在所述P型外延层中形成间隔分布的N型区，所述N型区包括N型电流扩展区和源极N型区，所述N型电流扩展区位于沿第一方向排列的两个源极N型区之间。
10.根据权利要求8所述的方法，其特征在于，所述在所述衬底的一侧依次生长N型外延层、P型埋层以及PN结结构，包括：
在所述衬底的一侧依次生长N型外延层、P型埋层以及N型外延层；
通过离子注入，在所述N型外延层中形成间隔分布的P型区，所述P型区将所述N型外延层分隔为包括N型电流扩展区和源极N型区的N型区，所述N型电流扩展区位于沿第一方向排列的两个源极N型区之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410120846.2A CN117650158B (zh) | 2024-01-26 | 2024-01-26 | 一种宽禁带半导体沟槽mosfet器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410120846.2A CN117650158B (zh) | 2024-01-26 | 2024-01-26 | 一种宽禁带半导体沟槽mosfet器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117650158A CN117650158A (zh) | 2024-03-05 |
| CN117650158B true CN117650158B (zh) | 2024-05-10 |
Family
ID=90046320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410120846.2A Active CN117650158B (zh) | 2024-01-26 | 2024-01-26 | 一种宽禁带半导体沟槽mosfet器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117650158B (zh) |
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