CN114203825A - 一种垂直型碳化硅功率mosfet器件及其制造方法 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 40
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 210000000746 body region Anatomy 0.000 claims abstract description 82
- 238000002347 injection Methods 0.000 claims abstract description 10
- 239000007924 injection Substances 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 15
- -1 aluminum ions Chemical class 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 210000004027 cell Anatomy 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
本发明涉及一种半导体器件，尤其是一种垂直型碳化硅功率MOSFET器件及其制造方法。本发明的垂直型碳化硅功率MOSFET器件在所述N型源极外侧设有第一P型源极，所述基本元胞结构在功率MOSFET器件中上下左右等间距排布，所述第二P型源极设置在所述P型体区的边界拐角位置，所述第二P型源极与所述P型体区交叠，并与所述P型体区内部的N型源极交叠。本发明提供的垂直型碳化硅功率MOSFET器件在P型体区的拐角处设置了P型源极的注入窗口，通过注入高浓度的铝离子使得功率器件在承担高压时，避免JFET区的N型漂移区对拐角位置的P型体区过度耗尽从而引发穿通，提高器件的可靠性。
Description
技术领域
本发明涉及一种半导体器件，尤其是一种垂直型碳化硅功率MOSFET器件及其制造方法。
背景技术
碳化硅（SiC）作为第三代半导体材料，与现有的硅材料相比，具有禁带宽度宽，临界击穿电场高，饱和漂移速度高等优势，以SiC材料制备的MOSFET器件，与相同耐压水平的硅基MOSFET相比，又具有导通电阻低，尺寸小，开关速度快等优势。
在设计垂直型碳化硅功率MOSFET器件的过程中，栅氧下的JFET区设计尤为重要。如果JFET区宽度过小，会导致器件的比导通电阻过大，进而使得芯片的成本增加；如果JFET区宽度过大，会使得器件在承受耐压时栅氧下的电场强度过高，影响功率器件的栅氧可靠性。
在SiC MOSFET器件关断时，P型体区会与漂移区耗尽以承担高压，若P型体区浓度过淡或其有效面积偏小，P型体区会被漂移区全部耗尽完毕，引发器件穿通，此时电流可直接从N型源极流入漂移区中，使得器件在关断时的漏电流增加，影响系统的可靠性和运行效率。
发明内容
本发明的目的是提供一种垂直型碳化硅功率MOSFET器件及其制造方法，本发明制造方法得到的功率MOSFET器件能够克服现有技术中SiC功率MOSFET器件在承担高压时易穿通问题，从而提升SiC功率MOSFET器件的可靠性。
为实现以上技术目的，本发明采用以下技术方案：
第一方面，本发明实施例提供了一种垂直型碳化硅功率MOSFET器件，所述功率MOSFET器件的基本元胞结构包括N型漏极及形成于其背面的漏极金属，在所述N型漏极上设有N型外延层作为MOSFET器件的漂移区，在所述N型外延层上方设有两个相间隔的P型体区，在所述P型体区内设有N型源极，在所述N型源极外侧设有第一P型源极，在所述N型源极内侧设有第二P型源极，在所述N型外延层表面还设有栅极氧化层，所述栅极氧化层起始并终于两个相邻的N型源极上方，位于栅极氧化层下方被P型体区所间隔的N型外延层区域为第一JFET区，所述栅极氧化层上方设有栅极多晶硅，所述N型源极和第一P型源极表面还设有源极金属，所述源极金属和栅极多晶硅之间设有氧化层隔离，所述基本元胞结构在功率MOSFET器件中上下左右等间距排布，所述第二P型源极设置在所述P型体区的边界拐角位置，所述第二P型源极与所述P型体区交叠，并与所述P型体区内部的N型源极交叠。
进一步地，所述N型漏极、N型源极、第一P型源极及第二P型源极的掺杂浓度大于所述N型外延层的掺杂浓度。
进一步地，所述P型体区的每个拐角位置均设置有第二P型源极，相邻第二P型源极的边界彼此之间不交叠。
进一步地，不同P型体区的相邻四个拐角共用同一个第二P型源极。
进一步地，所述第二P型源极为圆形、方形或六边形。
进一步地，不同P型体区相邻四个拐角围成第二JFET区，所述第二P型源极部分交叠在所述第二JFET区的边界内部。
进一步地，不同P型体区相邻四个拐角围成第二JFET区，所述第二P型源极设置在所述第二JFET区的边界外部。
进一步地，不同P型体区相邻四个拐角围成第二JFET区，所述第二P型源极完全覆盖所述第二JFET区的边界。
进一步地，所述第二JFET区为圆形、方形或六边形。
第二方面，本发明实施例提供了一种垂直型碳化硅功率MOSFET器件的制造方法，包括如下步骤：
步骤S1：选取N型衬底材料并外延生长N型外延层；
步骤S2：在所述N型外延层表面淀积氮化硅，利用掩膜窗口，刻蚀出P型体区的注入窗口并注入铝离子形成P型体区；
步骤S3：在上述P型体区注入窗口的基础上，进一步淀积氮化硅，然后刻蚀掉一定深度的氮化硅即形成N型源极的注入窗口，接着注入氮离子形成N型源极；
步骤S4：去除上一步骤的氮化硅之后再淀积一层氮化硅，利用掩膜窗口，刻蚀出P型源极的注入窗口，注入铝离子分别形成第一P型源极和第二P型源极；
步骤S5：在表面生长栅氧化层并淀积栅极多晶硅，并利用掩膜窗口将多余的氧化层和多晶硅刻蚀掉；
步骤S6：淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属、漏极金属。
与现有技术相比，本发明的主要优点如下：
本发明提供的垂直型碳化硅功率MOSFET器件在P型体区的拐角处设置了P型源极的注入窗口，通过注入高浓度的铝离子形成第一P型源极和第二P型源极，第一P型源极设置在N型源极的外侧，第二P型源极设置在N型源极的内侧，第二P型源极与P型体区交叠，并与P型体区内部的N型源极交叠，N型漏极、N型源极、第一P型源极及第二P型源极的掺杂浓度大于所述N型外延层的掺杂浓度使得功率器件在承担高压时，避免JFET区的N型漂移区对拐角位置的P型体区过度耗尽从而引发穿通，提高器件的可靠性。
附图说明
图1是传统的垂直型SiC功率MOSFET器件的俯视图（不含介质层和金属）。
图2是本发明实施例1提供的垂直型SiC功率MOSFET器件的俯视图（不含介质层和金属）。
图3是本发明实施例2提供的垂直型SiC功率MOSFET器件的俯视图（不含介质层和金属）。
图4是本发明实施例3提供的垂直型SiC功率MOSFET器件的俯视图（不含介质层和金属）。
图5是本发明实施例4提供的垂直型SiC功率MOSFET器件的俯视图（不含介质层和金属）。
图6是本发明实施例1、2提供的垂直型SiC功率MOSFET器件沿着BB’的剖面结构图。
图7是本发明实施例3、4提供的垂直型SiC功率MOSFET器件沿着CC’的剖面结构图。
图8为图1、2、3、4、5中垂直型SiC功率MOSFET器件沿着AA’的剖面结构图。
图9~13是本发明实施例5提供的实现垂直型碳化硅功率MOSFET器件制造过程中各步骤中的结构示意图。
附图标记说明：01a—第一P型源极；01b—第二P型源极；02—N型源极；03—P型体区；04—N型外延层；05—栅极多晶硅；06—N型漏极；07—氧化层；08—源极金属；09—漏极金属；10—栅极氧化层；11a—第一JFET区；11b—第二JFET区；12—氮化硅；101—碳化硅功率MOSFET器件基本元胞结构。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
传统的垂直型碳化硅功率MOSFET器件的俯视图如图1所示，其基本元胞结构101包括漏极金属09及设置在其表面的高浓度N型漏极06，在所述高浓度N型漏极06上设有低浓度的N型外延层04作为MOSFET器件的漂移区，在所述N型外延层04上方设有间隔的P型体区03，在所述P型体区03内设有高浓度的N型源极02，在所述N型源极02外侧设有高浓度的第一P型源极01a，在所述N型外延层04表面还设有栅极氧化层10，所述栅极氧化层10起始并终于两个相邻的N型源极02上方，位于栅极氧化层10下方被P型体区03所间隔的N型外延层04所在区域被称为结场效应晶体管即第一JFET区11a，所述栅极氧化层10上方设有栅极多晶硅05，所述N型源极02和第一P型源极01a表面还设有源极金属08，所述源极金属08和栅极多晶硅05之间设有氧化层07隔离，元胞结构101在功率器件中上下左右等间距排布。
上述传统结构的缺点在于：在器件关断并承担高压时，P型体区03会和处于其下方的N型漂移区以及处于其周围的JFET区内的N型漂移区耗尽，正常情况下，P型体区周围的N型漂移区不会将P型体区全部耗尽完毕。然而，处于拐角处的P型体区则另当别论，此处N型漂移区的面积要大于P型体区的面积，用于耗尽的N型漂移区中的电荷数量也就高于P型体区中的电荷数量，因而N型漂移区对P型体区特别是P型体区拐角处的耗尽作用也得到了增强，该处的P型体区极易完全耗尽掉，使得器件穿通，引发漏电流的增大，进而影响器件可靠性。
实施例1
一种垂直型碳化硅功率MOSFET器件，如图6所示，其基本元胞结构101包括高浓度N型漏极06及位于其背面的漏极金属09，在所述高浓度N型漏极06上设有低浓度的N型外延层04作为MOSFET器件的漂移区，在所述N型外延层04上方设有间隔的P型体区03，在所述P型体区03内设有高浓度的N型源极02，在所述N型源极02外侧设有高浓度的第一P型源极01a，在所述N型源极02内侧还设有高浓度的第二P型源极01b，在所述N型外延层04表面还设有栅极氧化层10，所述栅极氧化层10起始并终于两个相邻的N型源极02上方，位于栅极氧化层10下方被P型体区03所间隔的N型外延层04区域被称第一JFET区11a，所述栅极氧化层10上方设有栅极多晶硅05，所述N型源极02和第一P型源极01a表面还设有源极金属08，所述源极金属08和栅极多晶硅05之间设有氧化层07隔离，基本元胞结构101在功率器件中上下左右等间距排布，如图2所示，第二P型源极01b设置在每个P型体区03边界的四个拐角位置，所述第二P型源极01b与所述P型体区03交叠，并与P型体区03内部的N型源极02交叠。交叠指的是描述的两个部件相交并叠合在一起，具体地，第二P型源极01b的边界与所述P型体区03的边界相交并叠合在一起，并与P型体区03内部的N型源极02的边界相交并叠合在一起。
所述N型漏极06、N型源极02、第一P型源极01a及第二P型源极01b的掺杂浓度大于所述N型外延层04的掺杂浓度。
如图2所示，每个P型体区03拐角位置均设置有一个第二P型源极01b，并且相邻第二P型源极01b的边界彼此之间不交叠。
所述P型源极01b设置为圆形，第二JFET区11b设置为方形。
不同P型体区03相邻四个拐角围成第二JFET区11b，本实施例中第二P型源极01b部分交叠在所述第二JFET区11b的边界内部，并且所述第二JFET区11b内相邻第二P型源极01b的边界彼此之间不交叠。
实施例2
一种垂直型碳化硅功率MOSFET器件，如图6所示，其基本元胞结构101包括高浓度N型漏极06及位于其背面的漏极金属09，在所述高浓度N型漏极06上设有低浓度的N型外延层04作为MOSFET器件的漂移区，在所述N型外延层04上方设有间隔的P型体区03，在所述P型体区03内设有高浓度的N型源极02，在所述N型源极02外侧设有高浓度的第一P型源极01a，在所述N型源极02内侧还设有高浓度的第二P型源极01b，在所述N型外延层04表面还设有栅极氧化层10，所述栅极氧化层10起始并终于两个相邻的N型源极02上方，位于栅极氧化层10下方被P型体区03所间隔的N型外延层04区域被称为结场效应晶体管即JFET11区域，所述栅极氧化层10上方设有栅极多晶硅05，所述N型源极02和第一P型源极01a表面还设有源极金属08，所述源极金属08和栅极多晶硅05之间设有氧化层07隔离，基本元胞结构101在功率器件中上下左右等间距排布，如图3所示，第二P型源极01b设置在每个P型体区03边界的四个拐角位置，所述第二P型源极01b与所述P型体区03交叠，并与P型体区03内部的N型源极02交叠。
所述N型漏极06、N型源极02、第一P型源极01a及第二P型源极01b的掺杂浓度大于所述N型外延层04的掺杂浓度。
如图3所示，每个P型体区03拐角位置均设置有一个第二P型源极01b，并且相邻第二P型源极01b的边界彼此之间不交叠。
所述P型源极01b设置为圆形，第二JFET区11b设置为方形。
不同P型体区03相邻四个拐角围成第二JFET区11b，本实施例中第二P型源极01b设置在所述第二JFET区11b的边界外部，并且所述第二JFET区11b内相邻第二P型源极01b的边界彼此之间不交叠。
本发明实施例1和实施例2避免功率器件发生穿通的原理为：在P型体区03的拐角处设置第二P型源极01b，由于P型源极的掺杂浓度远高于P型体区的掺杂浓度，因此可提供更多的电荷与N型漂移区耗尽，很大程度上抑制了耗尽区在P型体区的进一步扩展，从而避免器件在拐角位置处的穿通。
实施例3
一种垂直型碳化硅功率MOSFET器件，如图7所示，其基本元胞结构101包括高浓度N型漏极06及位于其背面的漏极金属09，在所述高浓度N型漏极06上设有低浓度的N型外延层04作为MOSFET器件的漂移区，在所述N型外延层04上方设有间隔的P型体区03，在所述P型体区03内设有高浓度的N型源极02，在所述N型源极02外侧设有高浓度的第一P型源极01a，在所述N型源极02内侧设有高浓度的第二P型源极01b，在所述N型外延层04表面还设有栅极氧化层10，所述栅极氧化层10起始并终于两个相邻的N型源极02上方，位于栅极氧化层10下方被P型体区03所间隔的N型外延层04区域被称为结场效应晶体管即JFET11区域，所述栅极氧化层10上方设有栅极多晶硅05，所述N型源极02和第一P型源极01a表面还设有源极金属08，所述源极金属08和栅极多晶硅05之间设有氧化层07隔离，元胞结构101在功率器件中上下左右等间距排布，不同P型体区03的相邻四个拐角共用同一个第二P型源极01b，所述第二P型源极01b与所述P型体区03交叠，并与P型体区内部的N型源极02交叠。
所述N型漏极06、N型源极02、第一P型源极01a及第二P型源极01b的掺杂浓度大于所述N型外延层04的掺杂浓度。
由不同P型体区03相邻四个拐角围成第二JFET区11b，第二P型源极01b完全覆盖第二JFET区11b的边界。
如图4所示，所述P型源极01b设置为方形，第二JFET区11b设置为方形。
实施例4
一种垂直型碳化硅功率MOSFET器件，如图7所示，其基本元胞结构101包括高浓度N型漏极06及位于其背面的漏极金属09，在所述高浓度N型漏极06上设有低浓度的N型外延层04作为MOSFET器件的漂移区，在所述N型外延层04上方设有间隔的P型体区03，在所述P型体区03内设有高浓度的N型源极02，在所述N型源极02外侧设有高浓度的第一P型源极01a，在所述N型源极02内侧设有高浓度的第二P型源极01b，在所述N型外延层04表面还设有栅极氧化层10，所述栅极氧化层10起始并终于两个相邻的N型源极02上方，位于栅极氧化层10下方被P型体区03所间隔的N型外延层04区域被称为结场效应晶体管即JFET11区域，所述栅极氧化层10上方设有栅极多晶硅05，所述N型源极02和第一P型源极01a表面还设有源极金属08，所述源极金属08和栅极多晶硅05之间设有氧化层07隔离，元胞结构101在功率器件中上下左右等间距排布，不同P型体区03的相邻四个拐角共用同一个第二P型源极01b，所述第二P型源极01b与所述P型体区03交叠，并与P型体区内部的N型源极02交叠。
所述N型漏极06、N型源极02、第一P型源极01a及第二P型源极01b的掺杂浓度大于所述N型外延层04的掺杂浓度。
由不同P型体区03相邻四个拐角围成第二JFET区11b，第二P型源极01b完全覆盖第二JFET区11b的边界。
如图5所示，所述P型源极01b设置为圆形，第二JFET区11b设置为方形。
如图4、5、7所示，实施例3和4中的第二P型源极01b完全覆盖第二JFET区11b的边界，即位于拐角处的栅氧下方不再有沟道，这样能够减小用于和P型体区03耗尽的N型漂移区04的面积，使得耗尽区在P型体区中的扩展极为有限，进一步提高了器件防止穿通的能力。
实施例5
一种垂直型碳化硅功率MOSFET器件的制造方法，包括如下步骤：
步骤S1：如图9所示，选取N型衬底06材料并外延生长N型外延层04；
步骤S2：如图10所示，在所述N型外延层04表面淀积氮化硅12，利用掩膜窗口，刻蚀出P型体区03的注入窗口并注入铝离子形成P型体区03；
步骤S3：如图11所示，在上述P型体区03的注入窗口的基础上，进一步淀积氮化硅12，然后刻蚀掉一定深度的氮化硅12即形成N型源极02的注入窗口，接着注入氮离子形成N型源极02；
步骤S4：如图12所示，去除上一步骤的氮化硅之后再淀积一层氮化硅12，利用掩膜窗口，刻蚀出P型源极的注入窗口，注入铝离子分别形成第一P型源极01a和第二P型源极01b；
步骤S5：如图13所示，在表面生长栅极氧化层10并淀积栅极多晶硅05，并利用掩膜窗口将多余的氧化层和多晶硅刻蚀掉；
步骤S6：如图6-8所示，淀积绝缘介质层07，然后在绝缘介质层10上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属08、漏极金属09。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的优选实施方式，实际的结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (10)
1.一种垂直型碳化硅功率MOSFET器件，其特征在于，所述功率MOSFET器件的基本元胞结构（101）包括N型漏极（06）及形成于其背面的漏极金属（09），在所述N型漏极（06）上设有N型外延层（04）作为MOSFET器件的漂移区，在所述N型外延层（04）上方设有两个相间隔的P型体区（03），在所述P型体区（03）内设有N型源极（02），在所述N型源极（02）外侧设有第一P型源极（01a），在所述N型源极（02）内侧设有第二P型源极（01b），在所述N型外延层（04）表面还设有栅极氧化层（10），所述栅极氧化层（10）起始并终于两个相邻的N型源极（02）上方，位于栅极氧化层（10）下方被P型体区（03）所间隔的N型外延层（04）区域为第一JFET区（11a），所述栅极氧化层（10）上方设有栅极多晶硅（05），所述N型源极（02）和第一P型源极（01a）表面还设有源极金属（08），所述源极金属（08）和栅极多晶硅（05）之间设有氧化层（07）隔离，所述基本元胞结构（101）在功率MOSFET器件中上下左右等间距排布，所述第二P型源极（01b）设置在所述P型体区（03）的边界拐角位置，所述第二P型源极（01b）与所述P型体区（03）交叠，并与所述P型体区（03）内部的N型源极（02）交叠。
2.根据权利要求1所述的垂直型碳化硅功率MOSFET器件，其特征在于， 所述N型漏极（06）、N型源极（02）、第一P型源极（01a）及第二P型源极（01b）的掺杂浓度大于所述N型外延层（04）的掺杂浓度。
3.根据权利要求1所述的垂直型碳化硅功率MOSFET器件，其特征在于， 所述P型体区（03）的每个拐角位置均设置有第二P型源极（01b），相邻第二P型源极（01b）的边界彼此之间不交叠。
4.根据权利要求1所述的垂直型碳化硅功率MOSFET器件，其特征在于，不同P型体区（03）的相邻四个拐角共用同一个第二P型源极（01b）。
5.根据权利要求1-4任一项所述的垂直型碳化硅功率MOSFET器件，其特征在于，所述第二P型源极（01b）为圆形、方形或六边形。
6.根据权利要求3所述的垂直型碳化硅功率MOSFET器件，其特征在于，不同P型体区（03）相邻四个拐角围成第二JFET区（11b），所述第二P型源极（01b）部分交叠在所述第二JFET区（11b）的边界内部。
7.根据权利要求3所述的垂直型碳化硅功率MOSFET器件，其特征在于，不同P型体区（03）相邻四个拐角围成第二JFET区（11b），所述第二P型源极（01b）设置在所述第二JFET区（11b）的边界外部。
8.根据权利要求4所述的垂直型碳化硅功率MOSFET器件，其特征在于，不同P型体区（03）相邻四个拐角围成第二JFET区（11b），所述第二P型源极（01b）完全覆盖所述第二JFET区（11b）的边界。
9.根据权利要求6-8任一项所述的垂直型碳化硅功率MOSFET器件，其特征在于，所述第二JFET区（11b）为圆形、方形或六边形。
10.权利要求1-9任一项所述垂直型碳化硅功率MOSFET器件的制造方法，其特征在于，包括如下步骤：
步骤S1：选取N型衬底（06）材料并外延生长N型外延层（04）；
步骤S2：在所述N型外延层（04）表面淀积氮化硅（12），利用掩膜窗口，刻蚀出P型体区（03）的注入窗口并注入铝离子形成P型体区（03）；
步骤S3：在上述P型体区（03）注入窗口的基础上，进一步淀积氮化硅（12），然后刻蚀掉一定深度的氮化硅（11）即形成N型源极（02）的注入窗口，接着注入氮离子形成N型源极（02）；
步骤S4：去除上一步骤的氮化硅（12）之后再淀积一层氮化硅（12），利用掩膜窗口，刻蚀出P型源极的注入窗口，注入铝离子分别形成第一P型源极（01a）和第二P型源极（01b）；
步骤S5：在表面生长栅氧化层（10）并淀积栅极多晶硅（05），并利用掩膜窗口将多余的氧化层和多晶硅刻蚀掉；
步骤S6：淀积绝缘介质层（07），然后在绝缘介质层（10）上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属（08）、漏极金属（09）。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202111517686.8A CN114203825B (zh) | 2021-12-13 | 2021-12-13 | 一种垂直型碳化硅功率mosfet器件及其制造方法 |
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| CN114203825A true CN114203825A (zh) | 2022-03-18 |
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|---|---|---|---|
| CN202111517686.8A Active CN114203825B (zh) | 2021-12-13 | 2021-12-13 | 一种垂直型碳化硅功率mosfet器件及其制造方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN114203825B (zh) |
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