JP4755439B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、ドリフト層において、Ｐ型の半導体領域とＮ型の半導体領域とが交互に並んだスーパージャンクション構造等の構造を有する半導体装置およびその製造方法に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表される半導体装置において、素子耐圧の向上とオン抵抗の低下との間にはトレードオフの関係がある。高い素子耐圧と低オン抵抗とを実現した構造として、以下に説明するスーパージャンクション（超接合）構造がある。図３７は、スーパージャンクション構造を有する半導体装置４の断面構造を示している。この半導体装置４はＭＯＳＦＥＴである。
高濃度のＮ型不純物を含むドレイン層４０１はＮ＋型Ｓｉ基板を構成している。ドレイン層４０１上には、ドレイン層４０１よりも不純物濃度の低いＮ型ＳｉからなるＮ型層４０２が形成されている。このＮ型層４０２は、動作時の電流の主経路となるドリフト層を構成している。Ｎ型層４０２には、Ｎ型層４０２の表面からドレイン層４０１までＮ型層４０２を貫通する、断面が矩形状である複数のトレンチが形成されている。それらのトレンチの表面には、トレンチを埋めるように、Ｐ型ＳｉからなるＰ型層４０３が形成されている。図示されるように、この半導体装置４は、Ｎ型層４０２とＰ型層４０３が、動作時の電流の流路を横切る方向（半導体装置４を構成する基板の主面に平行な方向）に交互に繰り返されるスーパージャンクション構造を有している。
Ｎ型層４０２およびＰ型層４０３の表面領域には、Ｐ型層４０３よりも高濃度のＰ型不純物を含むＰ型ボディ領域４０４が形成されている。Ｐ型ボディ領域４０４の表面領域には、Ｐ型ボディ領域４０４よりも高濃度のＰ型不純物を含むオーミック領域４０５が形成されている。また、Ｐ型ボディ領域４０４とオーミック領域４０５の表面領域には、両者にまたがるようにソース領域４０６が形成されている。ソース領域４０６は、Ｎ型層４０２よりも不純物濃度の高いＮ型の拡散領域である。
ソース領域４０６およびＮ型層４０２に挟まれたＰ型ボディ領域４０４上にはゲート酸化膜４０７が形成され、ゲート酸化膜４０７上にはゲート電極膜４０８が形成されている。このゲート電極膜４０８はゲート端子Ｇに接続されている。ゲート電極膜４０８上には層間絶縁膜４０９が形成されており、ゲート酸化膜４０７および層間絶縁膜４０９によって、ゲート電極膜４０８は他と絶縁されている。オーミック領域４０５およびソース領域４０６上にはソース電極膜４１０が形成されている。ソース電極膜４１０はソース端子Ｓに接続されている。ドレイン層４０１において、Ｎ型層４０２と接する表面と対向する反対側の表面上には、ドレイン電極膜４１１が形成されている。ドレイン電極膜４１１はドレイン端子Ｄに接続されている。特許文献１および特許文献２には、上記のようなスーパージャンクション構造を有する半導体装置が記載されいている。
特開２００４−４７９２３号公報 特開２００４−１３４７１４号公報
上述したようなスーパージャンクション構造を有する従来の半導体装置においては、オン抵抗を大幅に改善し、チップサイズを小さくすることができるという利点がある。しかし、電流を流すための有効面積が縮小されるため、また、電流の主経路であるＮ型層が、Ｐ型層によって挟まれることによるジャンクションＦＥＴ効果のため、動作時の飽和電流ＩＤ（ｓａｔ）が大幅に減少するという問題がある。
本発明は、上述した問題点に鑑みてなされたものであって、飽和電流を増加させることができる半導体装置およびその製造方法を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、第１導電型の半導体を含み、動作時の電流の主経路となる第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、前記電流の流路を横切る方向に交互に並ぶように形成された半導体装置において、前記第１の半導体層と前記第２の半導体層との間に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層と、前記第１の半導体層および前記第２の半導体層と接するように前記中間層の表面領域に形成され、または前記第１の半導体層、前記第２の半導体層、および前記中間層の表面を被覆するように形成された、第２導電型の半導体を含むボディ領域と、前記第１の半導体層、前記第２の半導体層、および前記中間層によって前記ボディ領域と隔てられて、前記第１の半導体層の表面上に形成された、前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む第３の半導体層と、を備え、前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられていることを特徴とする半導体装置である。
また、本発明は、第１導電型の半導体を含み、動作時の電流の主経路となる第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、前記電流の流路を横切る方向に交互に並ぶように形成された半導体装置において、前記第１の半導体層と前記第２の半導体層との間に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層と、前記第１の半導体層および前記第２の半導体層と接するように前記中間層の表面領域に形成され、または前記第１の半導体層、前記第２の半導体層、および前記中間層の表面を被覆するように形成された、第２導電型の半導体を含むボディ領域と、前記第１の半導体層、前記第２の半導体層、および前記中間層によって前記ボディ領域と隔てられて、前記第１の半導体層の表面上に形成された、第２導電型の半導体を含む第３の半導体層と、を備え、前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられていることを特徴とする半導体装置である。
また、本発明は、上記に記載の発明において、前記ボディ領域の表面領域において、前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む半導体領域と、絶縁膜を隔てて前記ボディ領域と隣接する第１の電極と、前記第２の半導体層および前記半導体領域上に形成された第２の電極と、前記第３の半導体層上に形成された第３の電極と、を更に備えていることを特徴とする。
また、本発明は、第１導電型の半導体を含み、動作時の電流の主経路となる第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、前記電流の流路を横切る方向に交互に並ぶように形成された半導体装置において、前記第１の半導体層と前記第２の半導体層との間に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層と、前記第１の半導体層および前記第２の半導体層と接するように前記中間層の表面領域に形成され、または前記第１の半導体層、前記第２の半導体層、および前記中間層の表面を被覆するように形成された、第２導電型の半導体を含むボディ領域と、前記ボディ領域が形成された表面とは反対側の前記第１の半導体層の表面上に形成された、前記第１の半導体層とショットキー接合を形成する第３の電極と、を備え、前記第２の半導体層および前記第３の電極は、前記中間層によって隔てられていることを特徴とする半導体装置である。
また、本発明は、上記に記載の発明において、前記ボディ領域の表面領域において、前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む半導体領域と、絶縁膜を隔てて前記ボディ領域と隣接する第１の電極と、前記第２の半導体層および前記半導体領域上に形成された第２の電極とを更に備えることを特徴とする。
また、本発明は、第１導電型の半導体を含む第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、電流の流路を横切る方向に交互に並ぶように形成された半導体装置の製造方法において、前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む第３の半導体層上に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を形成する工程と、前記中間層をエッチングし、第１の溝を形成する工程と、第２導電型の半導体によって前記第１の溝を埋めることにより、前記第２の半導体層を形成する工程と、前記中間層をエッチングし、前記第１の溝と隔てて第２の溝を形成する工程と、前記中間層よりも不純物濃度が高い第１導電型の半導体によって前記第２の溝を埋めることにより、前記第１の半導体層を形成する工程と、を備え、前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられていることを特徴とする半導体装置の製造方法である。
また、本発明は、第１導電型の半導体を含む第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、電流の流路を横切る方向に交互に並ぶように形成された半導体装置の製造方法において、前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む第３の半導体層上に前記第１の半導体層を形成する工程と、前記第１の半導体層をエッチングし、第１の溝を形成する工程と、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を前記第１の溝の表面に形成すると共に、前記中間層に第２の溝を形成する工程と、第２導電型の半導体によって前記第２の溝を埋めることにより、前記第２の半導体層を形成する工程と、を備え、前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられていることを特徴とする半導体装置の製造方法である。
また、本発明は、第１導電型の半導体を含む第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、電流の流路を横切る方向に交互に並ぶように形成された半導体装置の製造方法において、第２導電型の半導体を含む第３の半導体層上に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を形成する工程と、前記中間層をエッチングし、第１の溝を形成する工程と、第２導電型の半導体によって前記第１の溝を埋めることにより、前記第２の半導体層を形成する工程と、前記中間層をエッチングし、前記第１の溝と隔てて第２の溝を形成する工程と、前記中間層よりも不純物濃度が高い第１導電型の半導体によって前記第２の溝を埋めることにより、前記第１の半導体層を形成する工程と、を備え、前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられていることを特徴とする半導体装置の製造方法である。
また、本発明は、第１導電型の半導体を含む第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、電流の流路を横切る方向に交互に並ぶように形成された半導体装置の製造方法において、第２導電型の半導体を含む第３の半導体層上に前記第１の半導体層を形成する工程と、前記第１の半導体層をエッチングし、第１の溝を形成する工程と、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を前記第１の溝の表面に形成すると共に、前記中間層に第２の溝を形成する工程と、第２導電型の半導体によって前記第２の溝を埋めることにより、前記第２の半導体層を形成する工程と、を備え、前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられていることを特徴とする半導体装置の製造方法である。
本発明によれば、第１導電型の第1の半導体層と第２導電型の第２の半導体層との間に、第1の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を形成したので、飽和電流を増加させることができるという効果が得られる。
以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第1の実施形態による半導体装置１ａの断面構造を示している。本実施形態による半導体装置１ａはＭＯＳＦＥＴである。図において、高濃度のＮ型不純物を含むドレイン層１０１はＮ＋型Ｓｉ基板を構成している。ドレイン層１０１上には、ドレイン層１０１よりも不純物濃度の低いＮ型Ｓｉからなる中間層１０２が形成されている。中間層１０２には、中間層１０２の表面からドレイン層１０１まで中間層１０２を貫通する、断面が矩形状である複数のトレンチが形成されており、トレンチの表面には、トレンチを埋めるようにＮ型層１０３が形成されている。このＮ型層１０３は、ドレイン層１０１よりも不純物濃度が低く、中間層１０２よりも不純物濃度が高いＮ型Ｓｉからなる層であり、動作時の電流の主経路となるドリフト層を構成している。
また、中間層１０２には、Ｎ型層１０３と同様に中間層１０２を貫通する、断面が矩形状である複数のトレンチが形成されており、トレンチの表面には、トレンチを埋めるように、Ｐ型ＳｉからなるＰ型層１０４が形成されている。図示されるように、本実施形態の半導体装置１ａは、Ｎ型層１０３とＰ型層１０４が、中間層１０２を隔てて、動作時の電流の流路を横切る方向に交互に並んだスーパージャンクション構造を有している。
中間層１０２の表面領域には、Ｎ型層１０３およびＰ型層１０４と接し、Ｐ型層１０４よりも高濃度のＰ型不純物を含むＰ型ボディ領域１０５が形成されている。ドレイン層１０１とＰ型ボディ領域１０５は、中間層１０２、Ｎ型層１０３、およびＰ型層１０４によって隔てられている。Ｐ型層１０４およびＰ型ボディ領域１０５の表面領域には、Ｐ型ボディ領域１０５よりも高濃度のＰ型不純物を含むオーミック領域１０６が形成されている。また、Ｐ型ボディ領域１０５とオーミック領域１０６の表面領域には、両者にまたがるようにソース領域１０７が形成されている。ソース領域１０７は、Ｎ型層１０３よりも不純物濃度の高いＮ型の拡散領域である。
ソース領域１０７およびＮ型層１０３に挟まれたＰ型ボディ領域１０５の表面上には、例えばＳｉＯ２からなるゲート酸化膜１０８が形成され、ゲート酸化膜１０８上には、例えばポリシリコンからなるゲート電極膜１０９が形成されている。ゲート電極膜１０９はゲート端子Ｇに接続されている。ゲート電極膜１０９上には、例えばＳｉＯ２からなる層間絶縁膜１１０が形成されており、ゲート酸化膜１０８および層間絶縁膜１１０によって、ゲート電極膜１０９は他と絶縁されている。
オーミック領域１０６およびソース領域１０７上には、例えばＡｌからなるソース電極膜１１１が形成されている。ソース電極膜１１１はソース端子Ｓに接続されている。ソース電極膜１１１はオーミック領域１０６およびソース領域１０７とオーミック接触し、これにより、Ｐ型層１０４およびＰ型ボディ領域１０５はソース電極膜１１１と電気的に接続される。ドレイン層１０１において、Ｎ型層１０３と接する表面と対向する反対側の表面上には、例えばＴｉからなるドレイン電極膜１１２が形成されている。ドレイン電極膜１１２はドレイン端子Ｄに接続されている。
なお、Ｐ型層１０４はドレイン層１０１と中間層１０２の境界面よりも深く形成されていてもよい。また、Ｎ型層１０３もドレイン層１０１と中間層１０２の境界面よりも深く形成されていてもよい。
中間層１０２の不純物濃度は、例えば１．０×１０１４ｃｍ−３である。Ｎ型層１０３の不純物濃度は、例えば１．０×１０１６ｃｍ−３である。Ｐ型層１０４の不純物濃度は、例えば２．０×１０１６ｃｍ−３である。Ｐ型ボディ領域１０５の不純物濃度は例えば１．０×１０１７ｃｍ−３である。また、中間層１０２の膜厚は、例えば４０μｍであり、Ｐ型ボディ領域１０５の膜厚は、例えば２μｍである。
ソース電極膜１１１を接地し、ドレイン電極膜１１２に正電圧を印加し、ゲート電極膜１０９に正電圧を印加すると、ドレイン電極膜１１２からソース電極膜１１１へ向かって、ドレイン層１０１、Ｎ型層１０３、Ｐ型ボディ領域１０５、およびソース領域１０７を主に通って電流が流れる。その状態からゲート電極膜１０９に接地電圧を印加すると、電流は遮断される。
図２は、本実施形態の変形例による半導体装置１ｂの断面構造を示している。図において、図１と構造を区別しない部分には同一の符号を付与している。図示されるように、Ｐ型層１１３が形成されるトレンチはドレイン層１０１まで到達しておらず、図２のＰ型層１１３は図１のＰ型層１０４よりも浅く形成されている。発明者らは、このような構造にすると、半導体装置１ｂが破壊されにくくなることを確認した。
次に、中間層１０２を設けたことによる効果を説明する。以下、数値計算の結果を示す。まず、ドリフト層における深さ方向の抵抗値の計算結果を示す。図３は、本数値計算に用いたモデルの断面構造を示している。ドレイン層１０１の主面に平行な方向を横方向とし、Ｎ型層１０３の横方向の中心位置からＰ型層１０４の横方向の中心位置までを占める半セル構造をモデルとして用いた。また、このモデルの横方向の幅を４μｍ、Ｐ型層１０４の横方向の幅を０．５μｍ、Ｎ型層１０３の厚みを４０μｍとした。この計算においては、ソース電極膜１１１とドレイン電極膜１１２との間に２５Ｖの電圧を印加すると共に、ソース電極膜１１１とゲート電極膜１０９との間に１０Ｖの電圧を印加した状態を想定している。
図示される各領域の不純物濃度は、中間層１０２の横方向の幅が変化しても、以下のリサーフ条件を満足するように設定した。
（１）Ｎｐ×Ｗｐ＝Ｎｎ−×Ｗｎ−＋Ｎｎ×Ｗｎ
Ｎｐ，Ｎｎ−，Ｎｎは、それぞれＰ型層１０４、中間層１０２、Ｎ型層１０３の不純物濃度である。また、Ｗｐ，Ｗｎ−，ＷｎはそれぞれＰ型層１０４、中間層１０２、Ｎ型層１０３の横方向の幅である。
（２）Ｎｐ×Ｗｐ＝Ｑｐ、Ｎｎ−×Ｗｎ−＋Ｎｎ×Ｗｎ＝Ｑｎとし、Ｑｐ＝Ｑｎ≦２．０×１０１２ｃｍ−２となるように設定する。本数値計算においては、Ｑｐ＝Ｑｎ＝７．５×１０１１ｃｍ−２とした。また、本構造の有効面積ＳａをＳａ＝０．０６２５ｃｍ２とした。
中間層１０２の横方向の幅Ｗｎ−を変化させながら、電流の主経路であるＮ型層１０３の深さ方向の各位置での抵抗値を計算した。図４は計算結果を示している。図中の横軸はドレイン層１０１とＮ型層１０３の境界位置を基準位置（Ｙ＝４０μｍ）とした深さ方向の距離Ｙを示しており、縦軸は抵抗値を示している。図示されるように、Ｙ＝３５〜４０μｍ付近で抵抗値が最大となる。また、中間層１０２の幅が狭いほど抵抗値は高くなり、中間層１０２が存在しない従来構造（Ｗｎ−＝０）で抵抗値が最大となる。このように、中間層１０２を設けることによって、Ｎ型層１０３の抵抗値が減少することが示されている。
次に、Ｎ型層１０３の抵抗値を計算した結果を示す。図５は、本数値計算に用いたモデルの断面構造を示している。図３と同様の半セル構造を用い、リサーフ条件等は、前述した場合と同じである。Ｎ型層１０３の厚みＤｔが２０μｍと４０μｍである各場合について、Ｎ型層１０３の抵抗値を計算した。図６は計算結果を示している。図中の横軸は中間層１０２の横方向の幅Ｗｎ−を示しており、縦軸は抵抗値を示している。図示されるように、中間層１０２を設けたことにより、従来構造（Ｗｎ−＝０）よりも抵抗値が減少している。
次に、半導体装置１ａがオン状態で動作しているときの飽和電流（ＩＤ（ｓａｔ））を計算した結果を示す。数値計算に用いたモデルは図５と同じであり、リサーフ条件等は、前述した場合と同じである。ただし、ソース電極膜１１１とドレイン電極膜１１２との間に２５Ｖの電圧を印加すると共に、ソース電極膜１１１とゲート電極膜１０９との間に１０Ｖの電圧を印加した状態を想定して数値計算を行った。Ｎ型層１０３の厚みＤｔが２０μｍと４０μｍである各場合について、飽和電流を計算した。図７は計算結果を示している。図示されるように、中間層１０２を設けたことにより、従来構造（Ｗｎ−＝０）よりも飽和電流が増加している。
以下、中間層１０２を設けたことにより、従来構造よりも飽和電流が増加することの定性的な理由を説明する。スーパージャンクション構造を有するＭＯＳＦＥＴ等の半導体装置においては、ドリフト領域の不純物濃度を上げることができるので、スーパージャンクション構造を有していない半導体装置に比べて、ドリフト抵抗を大幅に下げることができる。２００Ｖ以上の中高耐圧ＭＯＳＦＥＴの場合、オン時の抵抗成分のうち、ドリフト領域の抵抗の占める割合が大きいため、その抵抗を下げることによって、オン抵抗を大きく下げることができる。
しかし、従来のスーパージャンクション構造の場合には、オン時の電流が増加してくると、ドリフト領域の電圧降下により、Ｐ型層の底部付近と、その横に位置するドリフト領域（Ｎ型層）との間の電位差が大きくなり、その領域のＰＮ接合部では空乏層が大きく広がる。例えば、Ｐ型層の底部付近の電位は０Ｖ近傍であり、Ｎ型層の電位は、電流をＩＤ、オン抵抗をＲｏｎとすると、ほぼＩＤ×Ｒｏｎとなる。この電位差に伴う空乏層の広がりにより、Ｐ型層の底部へ行くに従い、電流の流れる領域幅が減少するため、電流増加時のドリフト抵抗が増加し、飽和電流が減少するという不具合があった。この不具合を改善するため、本実施形態において示したように、Ｐ型層１０４とＮ型層１０３との間に中間層１０２を設けることによって、電流増加時のドリフト抵抗の増加を緩和し、飽和電流を増加させることができる。
Ｐ型層とＮ型層の間のＰＮ接合部から伸びる空乏層の幅は、ＰＮ接合部に生じる電位差とそれぞれの領域の不純物濃度によって決定される。図８（ａ）に示される従来のスーパージャンクション構造のＰ型層４０３の横方向中央からＮ型層４０２の横方向中央までの領域３０１における、ある電位差Ｖの時の空乏層中の電界分布は図８（ｂ）のようになる。図８（ｂ）からも分かるように、従来構造における空乏層中の電界分布は、Ｐ型層４０３およびＮ型層４０２の各領域において、不純物濃度で傾きが決まる1次元分布を示し、ＰＮ接合面で最高値を示す三角形状となる。この空乏層幅と電界強度Ｅとの積分値が、ＰＮ接合部に掛かっている電位差Vになり、三角形の面積に相当する。
これに対して、図９（ａ）に示される本実施形態によるスーパージャンクション構造ののＰ型層１０４の横方向中央からＮ型層１０３の横方向中央までの領域３０２における、ある電位差Ｖの時の空乏層中の電界分布は図９（ｂ）のようになる。ＰＮ接合面に中間層１０２を設けることによって、従来構造では三角形状であった電界分布に、中間層１０２に掛かる台形の部分が加わる。中間層１０２においては、不純物濃度が低いため、電界の傾きが緩やかになり、このような形状になる。このとき、ＰＮ接合部に掛かる電位差の大部分は、中間層１０２の電界Ｅと空乏層幅との積分であるＶｎ−で背負うこととなる。従来構造の場合で説明したのと同じ電位差Ｖが本実施形態による構造のＰＮ接合面にかかった場合、その大部分は中間層１０２にかかるため、Ｐ型層１０４およびＮ型層１０３にかかる電圧は小さくなり、Ｐ型層１０４およびＮ型層１０３の空乏層幅も小さくなる。
スーパージャンクション構造を有する半導体装置の場合、Ｐ型層のキャリア量とＮ型層のキャリア量は、ＰＮ接合面に対して垂直方向に切断した面内において等しくなるように設計されるため、セルサイズやＰ型層の幅、不純物濃度を同じにした場合、従来構造のＮ型層４０２に含まれるキャリア量と、本実施形態による構造の中間層１０２およびＮ型層１０３に含まれるキャリアの総量は等しくなる。例えば、本実施形態による構造において、中間層１０２の不純物濃度をＮ型層１０３の不純物濃度の１／１０とした場合、中間層１０２にキャリアはほとんど含まれていないと考えられるので、従来構造のＮ型層４０２と本実施形態による構造のＮ型層１０３に含まれるキャリアの量はほぼ等しくなる。
従来構造と本実施形態による構造のＰＮ接合面に同じ電位差Ｖが掛かった時、従来構造ではＮ型層４０２に空乏層が伸びるのに対し、中間層１０２を設けた本実施形態による構造ではＮ型層１０３には空乏層がほとんど伸びないため、Ｎ型層に残ったキャリアの数は、本実施形態による構造の方が多くなる。キャリアの量が増加すると、ドリフト抵抗が下がるという比例関係（図１０参照）があるため、残ったキャリア量の多い本実施形態による構造の方がドリフト抵抗が下がり、飽和電流が増加することとなる。
より具体的には、従来構造および本実施形態による構造のＰＮ接合面からＮ型層の横方向中央までの距離を一定距離ａとした場合、本実施形態による構造では不純物濃度の低い中間層１０２があるため、Ｎ型層１０３の不純物濃度は、従来構造のＮ型層４０２の不純物濃度と比較して高くなる（ＰとＮのキャリア量を等しくするリサーフ条件を確保するため）。また、ＰＮ接合面からＮ側に伸びる空乏層の幅について、従来構造の空乏層幅Ｗａに比べて、本実施形態による構造の空乏層幅Ｗｂの方が大きくなるが、Ｗｂのうちのほとんどは、中間層１０２内の幅であり、Ｎ型層１０３には空乏層がほとんど伸びない。従来構造の空乏化されていないＮ型層４０２の幅に比べ、本実施形態による構造のＮ型層１０３の幅は狭くなるが、それ以上にＮ型層１０３の不純物濃度が高くなっているため、ドリフト抵抗は従来構造と比べて下がり、飽和電流が増加する。
次に、本実施形態による半導体装置１ａの製造方法を、図１１〜図１６を用いて説明する。高濃度のＮ型不純物を含む半導体基板（Ｓｉ）を用意し、ドレイン層１０１とする（図１１（ａ））。このドレイン層１０１上に、エピタキシャル成長によって、低濃度のＮ型不純物を含むＮ型エピタキシャル層２０１を形成し、続けて、エピタキシャル成長によって、Ｐ型不純物を含むＰ型エピタキシャル層２０２をＮ型エピタキシャル層２０１上に形成する（図１１（ｂ））。Ｎ型エピタキシャル層２０１の不純物濃度は例えば１．０×１０１４ｃｍ−３であり、膜厚は例えば４０μｍである。Ｐ型エピタキシャル層２０２の不純物濃度は例えば１．０×１０１７ｃｍ−３であり、膜厚は例えば２μｍである。
続いて、Ｐ型エピタキシャル層２０２上に、ＣＶＤ（Chemical Vapor Deposition）酸化膜等からなるトレンチマスク酸化膜２０３を形成する。トレンチマスク酸化膜２０３の膜厚は例えば５００ｎｍである。このトレンチマスク酸化膜２０３上にレジスト２０４を塗布し、写真工程（露光および現像）を経て、レジスト２０４をパターニングする。このパターニングによって、Ｐ型層１０４を形成する位置に開口部が形成される（図１１（ｃ））。
続いて、レジスト２０４をマスクとしたＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって、トレンチマスク酸化膜２０３をエッチングした後、レジスト２０４を除去する。さらに、トレンチマスク酸化膜２０３をマスクとしたＲＩＥ等の異方性エッチングによって、Ｐ型エピタキシャル層２０２およびＮ型エピタキシャル層２０１を所定の位置までエッチングし、トレンチ２０５を形成すると共に、Ｐ型ボディ領域１０５および中間層１０２を形成する（図１２（ａ））。
このエッチングにおいて、図１に示される半導体装置１ａを製造する場合には、ドレイン層１０１の近傍までＮ型エピタキシャル層２０１をエッチングする。あるいは、ドレイン層１０１に達するまでＮ型エピタキシャル層２０１をエッチングし、さらにドレイン層１０１の一部をエッチングしてもよい。また、図２に示される半導体装置１ｂを製造する場合には、Ｐ型ボディ領域１０５と中間層１０２の境界から中間層１０２とドレイン層１０１の境界の間の所定位置までエッチングする。
トレンチ２０５を形成した際には、エッチング時に生じるダメージ層を除去することがより望ましい。例えば、まず、ＣＤＥ（ケミカルドライエッチング）により、トレンチ２０５の内壁をエッチングする。この工程により、角張ったトレンチ２０５の底部に丸みをもたせ、半導体装置の動作時の電界集中を緩和させると共に、内壁を滑らかにさせて、トレンチ形成時に生じた損傷層の一部を除去する。続いて、高温の酸素と半導体材料とを反応させて半導体材料の酸化物を生成するドライＯ２法（ドライ酸化）により、トレンチ２０５の側面および底面に犠牲酸化膜を形成する。続いて、フッ酸を含む薬液によってこの犠牲酸化膜をエッチングして除去し、トレンチ２０５の側面および底面を露出させる。さらに、例えば１０００℃以上の水素雰囲気中でアニールを行うと、Ｓｉ原子の移動（拡散）によって、欠陥等のストレスが緩和され、良好な結晶性が得られる。上述した処理によって、ドライエッチング時にトレンチ２０５の内壁に発生した損傷層が除去される。
トレンチ２０５を形成した後、Ｐ型不純物を含むドーパントガスをトレンチ２０５の側壁および底面に導入しながら、Ｐ型の単結晶Ｓｉをエピタキシャル成長させ、Ｐ型エピタキシャル層２０６を形成する（図１２（ｂ））。この際に、トレンチ２０５を埋めて、Ｐ型ボディ領域１０５の表面よりも上までＰ型単結晶Ｓｉを成長させる。図１２（ｂ）においては、Ｐ型エピタキシャル層２０６がトレンチマスク酸化膜２０３の表面よりも上まで成長している。Ｐ型エピタキシャル層２０６の不純物濃度は例えば２．０×１０１６ｃｍ−３である。
続いて、Ｐ型ボディ領域１０５の表面よりも上まで成長したＰ型エピタキシャル層２０６をＰ型ボディ領域１０５の表面近傍の高さまでＲＩＥ等によってエッチング（エッチバック）し、Ｐ型層１０４を形成する（図１２（ｃ））。このエッチング後、ＣＶＤ酸化膜等を表面に堆積させて、Ｐ型層１０４上のトレンチマスク酸化膜２０３の開口部を埋め込み、最初のトレンチマスク酸化膜２０３と、埋め込んだＣＶＤ酸化膜とによって新たなトレンチマスク酸化膜２０７を形成する。このトレンチマスク酸化膜２０７上にレジスト２０８を塗布し、写真工程を経て、レジスト２０８をパターニングする。このパターニングによって、Ｎ型層１０３を形成する位置に開口部が形成される（図１３（ａ））。
続いて、レジスト２０８をマスクとしたＲＩＥ等の異方性エッチングによって、トレンチマスク酸化膜２０７をエッチングした後、レジスト２０８を除去する。続いて、トレンチマスク酸化膜２０７をマスクとしたＲＩＥ等の異方性エッチングによって、Ｐ型ボディ領域１０５および中間層１０２を所定の位置までエッチングし、トレンチ２０９を形成する（図１３（ｂ））。このエッチングにおいては、ドレイン層１０１の近傍まで中間層１０２をエッチングする。あるいは、ドレイン層１０１に達するまで中間層１０２をエッチングし、さらにドレイン層１０１の一部をエッチングしてもよい。また、エッチング後に、前述した方法によって、ダメージ層を除去することがより望ましい。
続いて、Ｎ型不純物を含むドーパントガスをトレンチ２０９の側壁および底面に導入しながら、Ｎ型の単結晶Ｓｉをエピタキシャル成長させ、Ｎ型エピタキシャル層２１０を形成する（図１３（ｃ））。この際に、トレンチ２０９を埋めて、Ｐ型ボディ領域１０５の表面よりも上までＮ型単結晶Ｓｉを成長させる。図１３（ｃ）においては、Ｎ型エピタキシャル層２１０がトレンチマスク酸化膜２０７の表面よりも上まで成長している。Ｎ型エピタキシャル層２１０の不純物濃度は例えば１．０×１０１６ｃｍ−３である。
続いて、Ｐ型ボディ領域１０５の表面よりも上まで成長したＮ型エピタキシャル層２１０をＰ型ボディ領域１０５の表面近傍の高さまでＲＩＥ等によってエッチング（エッチバック）し、Ｎ型層１０３を形成する（図１４（ａ））。トレンチマスク酸化膜２０７を除去した後、高温の酸素雰囲気中での熱酸化等によって、Ｎ型層１０３、Ｐ型層１０４、およびＰ型ボディ領域１０５の表面上にゲート酸化膜１０８を形成する（図１４（ｂ））。ゲート酸化膜１０８の膜厚は例えば１００ｎｍである。
続いて、ＣＶＤ等によって、ポリシリコン等の電極材料をゲート酸化膜１０８上に堆積することによって、ゲート電極膜１０９を形成する。さらに、ゲート電極膜１０９上にレジスト２１１を塗布し、写真工程を経て、レジスト２１１をパターニングする（図１４（ｃ））。レジスト２１１をマスクとしたＲＩＥ等の異方性エッチングによって、ゲート電極膜１０９をエッチングした後、レジスト２１１を除去する。続いて、オーミック領域１０６を形成するため、レジスト２１２をゲート酸化膜１０８およびゲート電極膜１０９上に塗布し、写真工程を経て、レジスト２１２をパターニングする。このパターニングによって、オーミック領域１０６を形成する位置に開口部が形成される。続いて、レジスト２１２をマスクとしたイオン注入によって、Ｂ（ボロン）等のＰ型不純物をＰ型層１０４およびＰ型ボディ領域１０５の表面に注入し、注入領域２１３を形成する（図１５（ａ））。この注入においては、Ｐ型不純物は、ゲート酸化膜１０８を通過し、Ｐ型層１０４およびＰ型ボディ領域１０５の所定の深さまで注入される。
レジスト２１２を除去した後、ソース領域１０７を形成するため、レジスト２１４をゲート酸化膜１０８上に塗布し、写真工程を経て、レジスト２１４をパターニングする。このパターニングによって、ソース領域１０７を形成する位置に開口部が形成される。続いて、レジスト２１４をマスクとしたイオン注入によって、Ｐ（リン）やＡｓ（砒素）等のＮ型不純物をＰ型ボディ領域１０５の表面に注入し、注入領域２１５を形成する（図１５（ｂ））。この注入においては、Ｎ型不純物は、ゲート酸化膜１０８を通過し、Ｐ型ボディ領域１０５の所定の深さまで注入される。この際に、ゲート電極膜１０９がマスクとなり、ゲート電極膜１０９の下にはＮ型不純物の注入領域は形成されない。
レジスト２１４を除去した後、アニール等の熱処理を行うと、注入領域２１３および２１５中の不純物が拡散して、オーミック領域１０６およびソース領域１０７が形成される。オーミック領域１０６およびソース領域１０７の表面不純物濃度は、ソース電極膜１１１とオーミック接合を形成する程度の高濃度である。続いて、ＣＶＤ酸化膜等をゲート酸化膜１０８およびゲート電極膜１０９上に堆積し、層間絶縁膜１１０を形成する。さらに、レジスト２１６を層間絶縁膜１１０上に塗布し、写真工程を経て、レジスト２１６をパターニングする。このパターニングによって、ソース電極膜１１１とオーミック領域１０６およびソース領域１０７とを接触させるための開口部が形成される（図１５（ｃ））。
続いて、レジスト２１６をマスクとして層間絶縁膜１１０をエッチングした後、レジスト２１６を除去すると、オーミック領域１０６およびソース領域１０７の表面の一部が露出する（図１６（ａ））。露出したオーミック領域１０６、ソース領域１０７、および層間絶縁膜１１０上に、スパッタリング等によってＡｌ等の電極材料を堆積し、ソース電極膜１１１を形成する。ソース電極膜１１１上に図示せぬレジストを塗布し、写真工程によるレジストのパターニングを経て、エッチングによってソース電極配線およびゲート電極配線を形成する。また、ドレイン層１０１の裏面上に、スパッタリング等によってＴｉ等の電極材料を堆積し、ドレイン電極膜１１２を形成する（図１６（ｂ））。なお、上述した製造方法において、Ｐ型ボディ領域１０５を不純物拡散によって形成してもよい。
次に、本発明の第２の実施形態について説明する。図１７は、本実施形態による半導体装置１ｃの断面構造を示している。本実施形態による半導体装置１ｃもＭＯＳＦＥＴである。図において、図１と構造を区別しない部分には同一の符号を付与している。ドレイン層１０１よりも不純物濃度の低いＮ型ＳｉからなるＮ型層１２１に形成されたトレンチの表面に、内部に小さなトレンチを形成するように、Ｎ型層１２１よりも不純物濃度の低いＮ型Ｓｉからなる中間層１２２が形成されている。また、中間層１２２に形成されたトレンチの表面に、トレンチを埋めるように、Ｐ型ＳｉからなるＰ型層１２３が形成されている。図示されるように、本実施形態の半導体装置１ｃは、Ｎ型層１２１とＰ型層１２３が、中間層１２２を隔てて交互に繰り返されるスーパージャンクション構造を有している。
Ｎ型層１２１、中間層１２２、およびＰ型層１２３の表面領域には、Ｐ型層１２３よりも高濃度のＰ型不純物を含むＰ型ボディ領域１２４が形成されている。他の構造は図１と同様である。本実施形態の半導体装置１ｃにおいても、中間層１２２を設けたことにより、飽和電流を増加させることができる。
次に、本実施形態による半導体装置１ｃの製造方法を、図１８〜図２２を用いて説明する。高濃度のＮ型不純物を含む半導体基板（Ｓｉ）を用意し、ドレイン層１０１とする（図１８（ａ））。このドレイン層１０１上に、エピタキシャル成長によって、Ｎ型不純物を含むＮ型エピタキシャル層２２１を形成する（図１８（ｂ））。Ｎ型エピタキシャル層２２１の不純物濃度は例えば１．０×１０１６ｃｍ−３であり、膜厚は例えば４０μｍである。
続いて、Ｎ型エピタキシャル層２２１上に、ＣＶＤ酸化膜等からなるトレンチマスク酸化膜２２２を形成する。トレンチマスク酸化膜２２２の膜厚は、例えば５００ｎｍである。このトレンチマスク酸化膜２２２上にレジスト２２３を塗布し、写真工程を経て、レジスト２２３をパターニングする。このパターニングによって、中間層１２２およびＰ型層１２３を形成する位置に開口部が形成される（図１８（ｃ））。
続いて、レジスト２２３をマスクとしたＲＩＥ等の異方性エッチングによって、トレンチマスク酸化膜２２２をエッチングした後、レジスト２２３を除去する。さらに、トレンチマスク酸化膜２２２をマスクとしたＲＩＥ等の異方性エッチングによって、Ｎ型エピタキシャル層２２１を所定の位置（後の工程において形成されるＰ型ボディ領域１２４の底面からＮ型エピタキシャル層２２１とドレイン層１０１の境界までの範囲内の位置）までエッチングし、トレンチ２２４およびＮ型層１２１を形成する（図１９（ａ））。エッチング後に、前述した方法によって、ダメージ層を除去することがより望ましい。
続いて、Ｎ型不純物を含むドーパントガスをトレンチ２２４の側壁および底面に導入しながら、Ｎ型の単結晶Ｓｉを、膜厚が所定の膜厚に達するまでエピタキシャル成長させ、中間層１２２を形成する（図１９（ｂ））。このとき、トレンチ２２４は完全には埋め込まれず、トレンチ２２４の側壁および底面から成長したＮ型の単結晶Ｓｉによって囲まれた小さなトレンチ２２５が形成されている。中間層１２２の不純物濃度は例えば１．０×１０１４ｃｍ−３である。
続いて、トレンチ２２４を埋め戻す際に出来た小さなトレンチ２２５の側壁および底面に、Ｐ型不純物を含むドーパントガスを導入しながら、Ｐ型の単結晶Ｓｉをエピタキシャル成長させ、Ｐ型エピタキシャル層２２６を形成する（図１９（ｃ））。この際に、トレンチ２２５を埋めて、Ｎ型層１２１の表面よりも上までＰ型単結晶Ｓｉを成長させる。図１９（ｃ）においては、Ｐ型エピタキシャル層２２６がトレンチマスク酸化膜２２２の表面よりも上まで成長している。Ｐ型エピタキシャル層２２６の不純物濃度は例えば２．０×１０１６ｃｍ−３である。
続いて、Ｎ型層１２１の表面よりも上まで成長したＰ型エピタキシャル層２２６をＮ型層１２１の表面近傍の高さまでＲＩＥ等によってエッチング（エッチバック）し、Ｐ型層１２３を形成する（図２０（ａ））。トレンチマスク酸化膜２２２を除去した後、高温の酸素雰囲気中での熱酸化等によって、Ｎ型層１２１、中間層１２２、およびＰ型層１２３の表面上にゲート酸化膜１０８を形成する。ゲート酸化膜１０８の膜厚は例えば１００ｎｍである。さらに、ＣＶＤ等によって、ポリシリコン等の電極材料をゲート酸化膜１０８上に堆積することによって、ゲート電極膜１０９を形成する。このゲート電極膜１０９上にレジスト２２７を塗布し、写真工程を経て、レジスト２２７をパターニングする（図２０（ｂ））。
続いて、レジスト２２７をマスクとしたＲＩＥ等の異方性エッチングによって、ゲート電極膜１０９をエッチングした後、レジスト２２７を除去する。さらに、Ｐ型ボディ領域１２４を形成するため、ゲート電極膜１０９をマスクとしたイオン注入によって、Ｂ（ボロン）等のＰ型不純物を中間層１２２およびＰ型層１２３の表面に注入し、注入領域２２８を形成する（図２０（ｃ））。この注入においては、Ｐ型不純物は、ゲート酸化膜１０８を通過し、中間層１２２およびＰ型層１２３の所定の深さまで注入される。
イオン注入後、アニール等の熱処理を行うと、注入領域２２８中の不純物が拡散して、Ｐ型ボディ領域１２４が形成される（図２１（ａ））。続いて、ゲート酸化膜１０８およびゲート電極膜１０９上にレジスト２２９を塗布し、写真工程を経て、レジスト２２９をパターニングする。このパターニングによって、オーミック領域１０６を形成する位置に開口部が形成される。レジスト２２９をマスクとしたイオン注入によって、Ｐ型不純物をＰ型ボディ領域１２４の表面に注入し、注入領域２３０を形成する（図２１（ｂ））。この注入においては、Ｐ型不純物は、ゲート酸化膜１０８を通過し、Ｐ型ボディ領域１２４の所定の深さまで注入される。
レジスト２２９を除去した後、ソース領域１０７を形成するため、レジスト２３１をゲート酸化膜１０８上に塗布し、写真工程を経て、レジスト２３１をパターニングする。このパターニングによって、ソース領域１０７を形成する位置に開口部が形成される。続いて、レジスト２３１をマスクとしたイオン注入によって、Ｐ（リン）やＡｓ（砒素）等のＮ型不純物をＰ型ボディ領域１２４の表面に注入し、注入領域２３２を形成する（図２１（ｃ））。この注入においては、Ｎ型不純物は、ゲート酸化膜１０８を通過し、Ｐ型ボディ領域１２４の所定の深さまで注入される。この際に、ゲート電極膜１０９がマスクとなり、ゲート電極膜１０９の下にはＮ型不純物の注入領域は形成されない。
レジスト２３１を除去した後、アニール等の熱処理を行うと、注入領域２３０および２３２中の不純物が拡散して、オーミック領域１０６およびソース領域１０７が形成される。オーミック領域１０６およびソース領域１０７の表面不純物濃度は、ソース電極膜１１１とオーミック接合を形成する程度の高濃度である。続いて、ＣＶＤ酸化膜等をゲート酸化膜１０８およびゲート電極膜１０９上に堆積し、層間絶縁膜１１０を形成する。さらに、レジスト２３３を層間絶縁膜１１０上に塗布し、写真工程を経て、レジスト２３３をパターニングする。このパターニングによって、ソース電極膜１１１とオーミック領域１０６およびソース領域１０７とを接触させるための開口部が形成される（図２２（ａ））。
続いて、レジスト２３３をマスクとして層間絶縁膜１１０をエッチングした後、レジスト２３３を除去すると、オーミック領域１０６およびソース領域１０７の表面の一部が露出する（図２２（ｂ））。露出したオーミック領域１０６、ソース領域１０７、および層間絶縁膜１１０上に、スパッタリング等によってＡｌ等の電極材料を堆積し、ソース電極膜１１１を形成する。ソース電極膜１１１上に図示せぬレジストを塗布し、写真工程によるレジストのパターニングを経て、エッチングによってソース電極配線およびゲート電極配線を形成する。また、ドレイン層１０１の裏面上に、スパッタリング等によってＴｉ等の電極材料を堆積し、ドレイン電極膜１１２を形成する（図２２（ｃ））。なお、上述した製造方法において、Ｐ型ボディ領域１２４をエピタキシャル成長によって形成してもよい。
次に、本発明の第３の実施形態について説明する。図２３は、本実施形態による半導体装置１ｄの断面構造を示している。本実施形態による半導体装置１ｄはＩＧＢＴ（Insulated Gate Bipolar Transistor）である。図において、図２と構造を区別しない部分には同一の符号を付与している。図２におけるドレイン層１０１に代えて、P型不純物を含むコレクタ層１４１が設けられている。このコレクタ層１４１はＰ型Ｓｉ基板を構成している。
ソース領域１０７の位置には、ソース領域１０７と同一材料のエミッタ領域１４２が形成されている。ソース電極膜１１１の位置には、例えばＡｌからなるエミッタ電極膜１４３が形成されている。エミッタ電極膜１４３はエミッタ端子Ｅに接続されている。また、コレクタ層１４１の裏面上には、例えばＴｉからなるコレクタ電極膜１４４が形成されている。コレクタ電極膜１４４はコレクタ端子Ｃに接続されている。本実施形態の半導体装置１ｄにおいても、中間層１０２を設けたことにより、飽和電流を増加させることができる。
エミッタ電極膜１４３を接地し、コレクタ電極膜１４４に正電圧を印加した状態で、ゲート電極膜１０９に所定値以上の正電圧を印加すると、半導体装置１ｄはターンオンする。このとき、ゲート電極膜１０９の下にあるＰ型ボディ領域１０５の表面にチャネルが形成されて、エミッタ領域１４２中の電子がこのチャネルを通ってＮ型層１０３に流れ込む。また、コレクタ電極膜１４４には正電圧が印加されているので、コレクタ層１４１とＮ型層１０３との間のＰＮ接合が順バイアスされ、コレクタ層１４１からＮ型層１０３にホールが流れ込む。ホールの注入により、Ｎ型層１０３が伝導度変調される。
また、ゲート電極膜１０９に印加された正電圧を所定値以下の電圧まで下げると、半導体装置１ｄはターンオフする。このとき、Ｐ型ボディ領域１０５の表面に形成されていたチャネルが消滅し、エミッタ領域１４２からの電子の流入が止まる。Ｎ型層１０３内には依然として電子が存在する。Ｎ型層１０３内に蓄積したホールの大部分はＰ型ボディ領域１０５およびエミッタ領域１４２を通ってエミッタ電極膜１４３に流れ込むが、一部は、Ｎ型層１０３内に存在する電子と再結合して消滅する。Ｎ型層１０３内に蓄積したホールが全て消滅した時点で半導体装置１ｄは阻止状態となり、ターンオフが完了する。
図２４は、本実施形態の変形例による半導体装置１ｅの断面構造を示している。図において、図１７および図２３と構造を区別しない部分には同一の符号を付与している。Ｎ型層１２１、中間層１２２、およびＰ型層１２３等の構造は、第２の実施形態による半導体装置１ｃと同様である。
次に、本発明の第４の実施形態について説明する。図２５は、本実施形態による半導体装置１ｆの断面構造を示している。本実施形態による半導体装置１ｆは裏面ショットキー接合型ＩＧＢＴである。図において、図２３と構造を区別しない部分には同一の符号を付与している。図２３におけるコレクタ層１４１は設けられておらず、ドリフト層の裏面上には、Ｎ型層１０３とショットキー接合を形成するようなＭｏ等の金属からなるコレクタ電極膜１５１が形成されている。なお、ドリフト層の下にＮ型の半導体層を設け、その不純物濃度が、コレクタ電極膜１５１とショットキー接合を形成するような低不純物濃度となるようにしてもよい。本実施形態の半導体装置１ｆにおいても、中間層１０２を設けたことにより、飽和電流を増加させることができる。
この半導体装置１ｆの動作は、前述した半導体装置１ｄの動作と基本的に同じであるが、半導体装置１ｄにおいては、ＰＮ接合を介してホールが注入されているのに対して、半導体装置１ｆにおいては、ショットキー接合を介してホールが注入されるところが異なっている。このため、半導体装置１ｆにおいては、半導体装置１ｄと比較してホール注入量が低レベルとなっており、ターンオフ時に残留しているホールを少なくすることができる。その結果、半導体装置１ｄよりもさらにターンオフ時間が短縮され、高速スイッチング特性が改善されている。
図２６は、本実施形態の変形例による半導体装置１ｇの断面構造を示している。図において、図２４および図２５と構造を区別しない部分には同一の符号を付与している。Ｎ型層１２１、中間層１２２、およびＰ型層１２３等の構造は、第３の実施形態による半導体装置１ｅと同様である。
次に、本発明の第５の実施形態について説明する。図２７は、本実施形態による半導体装置１ｈの断面構造を示している。図において、図１と構造を区別しない部分には同一の符号を付与している。本実施形態による半導体装置１ｈはＭＯＳＦＥＴである。ドレイン層１０１上には、図１における中間層１０２、Ｎ型層１０３、Ｐ型層１０４の各々に対応した中間層１６１、Ｎ型層１６２、Ｐ型層１６３が形成されている。中間層１６１、Ｎ型層１６２、およびＰ型層１６３の表面上には、これらを被覆するようにＰ型ボディ領域１６４が形成されている。Ｐ型ボディ領域１６４の表面領域には、オーミック領域１０６およびソース領域１６５が形成されている。
Ｐ型ボディ領域１６４の表面から、Ｐ型ボディ領域１６４を貫通してＮ型層１６２の内部に到達する深さまで形成されたトレンチの表面にゲート酸化膜１６６が形成され、ゲート酸化膜１６６の表面上に、トレンチを埋めるようにゲート電極膜１６７が形成されている。このように、本実施形態による半導体装置１ｈはトレンチゲート構造のＭＯＳＦＥＴである。ゲート電極膜１６７上には、ゲート電極膜１６７とソース電極膜１６９を絶縁するための層間絶縁膜１６８が形成されている。本実施形態の半導体装置１ｈにおいても、中間層１６１を設けたことにより、飽和電流を増加させることができる。
次に、本実施形態による半導体装置１ｈの製造方法を、図２８〜図３３を用いて説明する。高濃度のＮ型不純物を含む半導体基板（Ｓｉ）を用意して、ドレイン層１０１とする。このドレイン層１０１上に、エピタキシャル成長によって、低濃度のＮ型不純物を含むＮ型エピタキシャル層２４１を形成する（図２８（ａ））。Ｎ型エピタキシャル層２４１の不純物濃度は例えば１．０×１０１４ｃｍ−３であり、膜厚は例えば４０μｍである。
続いて、Ｎ型エピタキシャル層２４１上に、ＣＶＤ酸化膜等からなるトレンチマスク酸化膜２４２を形成する。このトレンチマスク酸化膜２４２の膜厚は例えば５００ｎｍである。トレンチマスク酸化膜２４２上にレジスト２４３を塗布し、写真工程を経て、レジスト２４３をパターニングする。このパターニングによって、Ｎ型層１６２を形成する位置に開口部が形成される（図２８（ｂ））。
続いて、レジスト２４３をマスクとしたＲＩＥ等の異方性エッチングによって、トレンチマスク酸化膜２４２をエッチングした後、レジスト２４３を除去する。さらに、トレンチマスク酸化膜２４２をマスクとしたＲＩＥ等の異方性エッチングによって、Ｎ型エピタキシャル層２４１を所定の位置まで（ドレイン層１０１の表面まで、あるいはドレイン層１０１表面よりも深い位置まででもよい）エッチングし、トレンチ２４４を形成すると共に、中間層１６１を形成する（図２８（ｃ））。このエッチング後に、前述した方法によって、ダメージ層を除去することがより望ましい。
トレンチ２４４を形成した後、Ｎ型不純物を含むドーパントガスをトレンチ２４４の側壁および底面に導入しながら、Ｎ型の単結晶Ｓｉをエピタキシャル成長させ、Ｎ型エピタキシャル層２４５を形成する（図２９（ａ））。この際に、トレンチ２４４を埋めて、中間層１６１の表面よりも上までＮ型単結晶Ｓｉを成長させる。図２９（ａ）においては、Ｎ型エピタキシャル層２４５がトレンチマスク酸化膜２４２の表面よりも上まで成長している。Ｎ型エピタキシャル層２４５の不純物濃度は例えば１．０×１０１６ｃｍ−３である。
続いて、中間層１６１の表面よりも上まで成長したＮ型エピタキシャル層２４５を中間層１６１の表面近傍の高さまでＲＩＥ等によってエッチング（エッチバック）し、Ｎ型層１６２を形成する（図２９（ｂ））。このエッチング後、ＣＶＤ酸化膜等を表面に堆積させて、Ｎ型層１６２上のトレンチマスク酸化膜２４２の開口部を埋め込み、最初のトレンチマスク酸化膜２４２と、埋め込んだＣＶＤ酸化膜とによって新たなトレンチマスク酸化膜２４６を形成する。このトレンチマスク酸化膜２４６上にレジスト２４７を塗布し、写真工程を経て、レジスト２４７をパターニングする。このパターニングによって、Ｐ型層１６３を形成する位置に開口部が形成される（図２９（ｃ））。
続いて、レジスト２４７をマスクとしたＲＩＥ等の異方性エッチングによって、トレンチマスク酸化膜２４６をエッチングした後、レジスト２４７を除去する。続いて、トレンチマスク酸化膜２４６をマスクとしたＲＩＥ等の異方性エッチングによって、中間層１６１を所定の位置までエッチングし、トレンチ２４８を形成する（図３０（ａ））。このエッチングにおいて、ドレイン層１０１の近傍まで中間層１６１をエッチングしてもよいし、ドレイン層１０１に達するまで中間層１６１をエッチングし、さらにドレイン層１０１の一部をエッチングしてもよい。また、図２７におけるＰ型ボディ領域１６４と中間層１６１の境界から中間層１６１とドレイン層１０１の境界の間の所定位置までエッチングしてもよい。また、エッチング後に、前述した方法によって、ダメージ層を除去することがより望ましい。
続いて、トレンチマスク酸化膜２４６を除去した後（さらにダメージ層除去を行うことがより望ましい）、Ｐ型不純物を含むドーパントガスをトレンチ２４８の側壁および底面、中間層１６１およびＮ型層１６２の表面に導入しながら、Ｐ型の単結晶Ｓｉをエピタキシャル成長させ、Ｐ型エピタキシャル層２４９を形成する（図３０（ｂ））。この際に、トレンチ２４８を埋めると共に、中間層１６１およびＮ型層１６２上で所定の厚さ（例えば３μｍ）となるようにＰ型単結晶Ｓｉを成長させる。図３０（ｂ）においては、Ｐ型エピタキシャル層２４９が中間層１６１およびＮ型層１６２の表面上でほぼ平坦となるように成長している。トレンチ２４８に埋め込まれたＰ型単結晶ＳｉはＰ型層１６３を構成している。Ｐ型層１６３およびＰ型エピタキシャル層２４９の不純物濃度は例えば２．０×１０１６ｃｍ−３である。
続いて、Ｐ型エピタキシャル層２４９上に、ＣＶＤ酸化膜等からなるトレンチマスク酸化膜２５０を形成する。このトレンチマスク酸化膜２５０上にレジスト２５１を塗布し、写真工程を経て、レジスト２５１をパターニングする。このパターニングによって、ゲート電極膜１６７を形成する位置に開口部が形成される（図３０（ｃ））。レジスト２５１をマスクとしたＲＩＥ等の異方性エッチングによって、トレンチマスク酸化膜２５０をエッチングした後、レジスト２５１を除去する。続いて、トレンチマスク酸化膜２５０をマスクとしたＲＩＥ等の異方性エッチングによって、Ｐ型エピタキシャル層２４９およびＮ型層１６２を所定の位置（Ｐ型エピタキシャル層２４９とＮ型層１６２の境界位置よりも下）までエッチングし、トレンチ２５２を形成する（図３１（ａ））。
続いて、トレンチマスク酸化膜２５０を除去した後（さらにダメージ層除去を行うことがより望ましい）、トレンチ２５２の側壁および底面とＰ型エピタキシャル層２４９の表面上にゲート酸化膜１６６（または酸窒化膜）を形成する。ゲート酸化膜１６６の膜厚は例えば１００ｎｍである。さらに、ＣＶＤ等によって、トレンチ２５２を埋めるようにポリシリコン等の電極材料をゲート酸化膜１６６上に堆積することによって、ゲート電極膜１６７を形成する（図３１（ｂ））。
続いて、ゲート電極膜１６７上にレジストを塗布し、写真工程を経て、ゲート電極配線と接触する位置のポリシリコンを残すようにレジストをパターニングする（図示せず）。レジストをマスクとしたＲＩＥ等のエッチングによって、ゲート酸化膜１６６が露出するまでゲート電極膜１６７をエッチングした後、レジストを除去する。トレンチ内部に残ったポリシリコンによってゲート電極膜１６７が構成される。続いて、チャネル部のしきい値電圧を調整するため、Ｂ（ボロン）等のＰ型不純物をＰ型エピタキシャル層２４９の表面に注入し、注入領域２５３を形成する（図３１（ｃ））。
続いて、アニール等の熱処理を行うと、注入領域２５３中の不純物が拡散して、Ｐ型ボディ領域１６４が形成される（図３２（ａ））。さらに、オーミック領域１０６を形成するため、レジスト２５４をゲート酸化膜１６６およびゲート電極膜１６７上に塗布し、写真工程を経て、レジスト２５４をパターニングする。このパターニングによって、オーミック領域１０６を形成する位置に開口部が形成される。続いて、レジスト２５４をマスクとしたイオン注入によって、Ｂ（ボロン）等のＰ型不純物をＰ型ボディ領域１６４の表面に注入し、注入領域２５５を形成する（図３２（ｂ））。
レジスト２５４を除去した後、ソース領域１６５を形成するため、レジスト２５６をゲート酸化膜１６６上に塗布し、写真工程を経て、レジスト２５６をパターニングする。このパターニングによって、注入領域２５５がマスクされ、ソース領域１６５を形成する位置に開口部が形成される。続いて、レジスト２５６をマスクとしたイオン注入によって、Ｐ（リン）やＡｓ（砒素）等のＮ型不純物をＰ型ボディ領域１６４の表面に注入し、注入領域２５７を形成する（図３２（ｃ））。
レジスト２５６を除去した後、アニール等の熱処理を行うと、注入領域２５５および２５７中の不純物が拡散して、オーミック領域１０６およびソース領域１６５が形成される。オーミック領域１０６およびソース領域１６５の表面不純物濃度は、ソース電極膜１６９とオーミック接合を形成する程度の高濃度である。続いて、ＣＶＤ酸化膜等をゲート酸化膜１６６およびゲート電極膜１６７上に堆積し、層間絶縁膜１６８を形成する。さらに、レジスト２５８を層間絶縁膜１６８上に塗布し、写真工程を経て、レジスト２５８をパターニングする。このパターニングによって、ソース電極膜１６９とオーミック領域１０６およびソース領域１６５とを接触させるための開口部が形成される（図３３（ａ））。
続いて、レジスト２５８をマスクとして層間絶縁膜１６８およびゲート酸化膜１６６をエッチングした後、レジスト２５８を除去する（図３３（ｂ））。露出したオーミック領域１０６、ソース領域１６５、および層間絶縁膜１６８上に、スパッタリング等によってＡｌ等の電極材料を堆積し、ソース電極膜１６９を形成する。ソース電極膜１６９上に図示せぬレジストを塗布し、写真工程によるレジストのパターニングを経て、エッチングによってソース電極配線およびゲート電極配線を形成する。また、ドレイン層１０１の裏面上に、スパッタリング等によってＴｉ等の電極材料を堆積し、ドレイン電極膜１１２を形成する（図３３（ｃ））。
次に、本発明の第６の実施形態について説明する。図３４は、本実施形態による半導体装置１ｉの断面構造を示している。本実施形態による半導体装置１ｉもトレンチゲート型ＭＯＳＦＥＴである。図において、図１７および図２７と構造を区別しない部分には同一の符号を付与している。Ｐ型ボディ領域１６４の表面から、Ｐ型ボディ領域１６４を貫通してＮ型層１７１の内部に到達する深さまで形成されたトレンチの表面にゲート酸化膜１６６が形成され、ゲート酸化膜１６６の表面上に、トレンチを埋めるようにゲート電極膜１６７が形成されている。本実施形態の半導体装置１ｉにおいても、中間層１２２を設けたことにより、飽和電流を増加させることができる。
次に、本発明の第７の実施形態について説明する。図３５は、本実施形態による半導体装置１ｊの断面構造を示している。本実施形態による半導体装置１ｊはトレンチゲート型ＩＧＢＴである。図において、図２３および図２７と構造を区別しない部分には同一の符号を付与している。図２３の中間層１０２、Ｐ型層１１３、エミッタ電極膜１４３の各々に対応して中間層１７２、Ｐ型層１７３、エミッタ電極膜１７４が形成されている。本実施形態の半導体装置１ｉにおいても、中間層１７２を設けたことにより、飽和電流を増加させることができる。
次に、本発明の第８の実施形態について説明する。図３６は、本実施形態による半導体装置１ｋの断面構造を示している。本実施形態による半導体装置１ｋは、トレンチゲート構造を有する裏面ショットキー接合型ＩＧＢＴである。図において、図２５および図３５と構造を区別しない部分には同一の符号を付与している。本実施形態の半導体装置１ｋにおいても、中間層１７２を設けたことにより、飽和電流を増加させることができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上述した説明で用いた不純物濃度や膜厚等の値は一例に過ぎず、半導体装置の仕様に応じて変更が可能である。また、上述した実施形態においては、第１導電型をＮ型、第２導電型をＰ型として説明を行ったが、第１導電型をＰ型、第２導電型をＮ型としてもよい。
本発明の第1の実施形態による半導体装置の断面構造を示す断面図である。 第１の実施形態の変形例による半導体装置の断面構造を示す断面図である。 数値計算に用いたモデルの断面図である。 数値計算の結果を示すグラフである。 数値計算に用いたモデルの断面図である。 数値計算の結果を示すグラフである。 数値計算の結果を示すグラフである。 従来のスーパージャンクション構造における電界分布を説明するための参考図である。 第１の実施形態によるスーパージャンクション構造における電界分布を説明するための参考図である。 キャリア量とドリフト抵抗の関係を示す参考図である。 第１の実施形態による半導体装置の製造方法を説明するための断面図である。 第１の実施形態による半導体装置の製造方法を説明するための断面図である。 第１の実施形態による半導体装置の製造方法を説明するための断面図である。 第１の実施形態による半導体装置の製造方法を説明するための断面図である。 第１の実施形態による半導体装置の製造方法を説明するための断面図である。 第１の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の第２の実施形態による半導体装置の断面構造を示す断面図である。 第２の実施形態による半導体装置の製造方法を説明するための断面図である。 第２の実施形態による半導体装置の製造方法を説明するための断面図である。 第２の実施形態による半導体装置の製造方法を説明するための断面図である。 第２の実施形態による半導体装置の製造方法を説明するための断面図である。 第２の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の第３の実施形態による半導体装置の断面構造を示す断面図である。 第３の実施形態の変形例による半導体装置の断面構造を示す断面図である。 本発明の第４の実施形態による半導体装置の断面構造を示す断面図である。 第４の実施形態の変形例による半導体装置の断面構造を示す断面図である。 本発明の第５の実施形態による半導体装置の断面構造を示す断面図である。 第５の実施形態による半導体装置の製造方法を説明するための断面図である。 第５の実施形態による半導体装置の製造方法を説明するための断面図である。 第５の実施形態による半導体装置の製造方法を説明するための断面図である。 第５の実施形態による半導体装置の製造方法を説明するための断面図である。 第５の実施形態による半導体装置の製造方法を説明するための断面図である。 第５の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の第６の実施形態による半導体装置の断面構造を示す断面図である。 本発明の第７の実施形態による半導体装置の断面構造を示す断面図である。 本発明の第８の実施形態による半導体装置の断面構造を示す断面図である。 従来の半導体装置の断面構造を示す断面図である。
符号の説明
１ａ、１ｂ、１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，４ 半導体装置、１０１，４０１ ドレイン層、１０２，１２２，１６１，１７２ 中間層、１０３，１２１，１６２，１７１，４０２ Ｎ型層、１０４，１１３，１２３，１６３，１７３，４０３ Ｐ型層、１０５，１２４，１６４，４０４ Ｐ型ボディ領域、１０６，４０５ オーミック領域、１０７，１６５，４０６ ソース領域、１０８，１６６，４０７ ゲート酸化膜、１０９，１６７，４０８ ゲート電極膜、１１０，１６８，４０９ 層間絶縁膜、１１１，１６９，４１０ ソース電極膜、１１２，４１１ ドレイン電極膜、２０１，２１０，２２１，２４１，２４５ Ｎ型エピタキシャル層、２０２，２０６，２２６，２４９ Ｐ型エピタキシャル層、２０３，２０７，２２２，２４２，２４６，２５０ トレンチマスク酸化膜、２０４，２０８，２１１，２１２，２１４，２１６，２２３，２２７，２２９，２３１，２３３，２４３，２４７，２５１，２５４，２５６，２５８ レジスト、２０５，２０９，２２４，２２５，２４４，２４８，２５２ トレンチ、２１３，２１５，２２８，２３０，２３２，２５３，２５５，２５７ 注入領域、１４１ コレクタ層、１４２ エミッタ領域、１４３，１７４ エミッタ電極膜、１４４，１５１ コレクタ電極膜

Claims (9)

  1. 第１導電型の半導体を含み、動作時の電流の主経路となる第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、前記電流の流路を横切る方向に交互に並ぶように形成された半導体装置において、
    前記第１の半導体層と前記第２の半導体層との間に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層と、
    前記第１の半導体層および前記第２の半導体層と接するように前記中間層の表面領域に形成され、または前記第１の半導体層、前記第２の半導体層、および前記中間層の表面を被覆するように形成された、第２導電型の半導体を含むボディ領域と、
    前記第１の半導体層、前記第２の半導体層、および前記中間層によって前記ボディ領域と隔てられて、前記第１の半導体層の表面上に形成された、前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む第３の半導体層と、
    を備え、
    前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられている
    ことを特徴とする半導体装置。
  2. 第１導電型の半導体を含み、動作時の電流の主経路となる第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、前記電流の流路を横切る方向に交互に並ぶように形成された半導体装置において、
    前記第１の半導体層と前記第２の半導体層との間に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層と、
    前記第１の半導体層および前記第２の半導体層と接するように前記中間層の表面領域に形成され、または前記第１の半導体層、前記第２の半導体層、および前記中間層の表面を被覆するように形成された、第２導電型の半導体を含むボディ領域と、
    前記第１の半導体層、前記第２の半導体層、および前記中間層によって前記ボディ領域と隔てられて、前記第１の半導体層の表面上に形成された、第２導電型の半導体を含む第３の半導体層と、
    を備え、
    前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられている
    ことを特徴とする半導体装置。
  3. 前記ボディ領域の表面領域において、前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む半導体領域と、
    絶縁膜を隔てて前記ボディ領域と隣接する第１の電極と、
    前記第２の半導体層および前記半導体領域上に形成された第２の電極と、
    前記第３の半導体層上に形成された第３の電極と、
    を更に備えていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 第１導電型の半導体を含み、動作時の電流の主経路となる第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、前記電流の流路を横切る方向に交互に並ぶように形成された半導体装置において、
    前記第１の半導体層と前記第２の半導体層との間に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層と、
    前記第１の半導体層および前記第２の半導体層と接するように前記中間層の表面領域に形成され、または前記第１の半導体層、前記第２の半導体層、および前記中間層の表面を被覆するように形成された、第２導電型の半導体を含むボディ領域と、
    前記ボディ領域が形成された表面とは反対側の前記第１の半導体層の表面上に形成された、前記第１の半導体層とショットキー接合を形成する第３の電極と、
    を備え、
    前記第２の半導体層および前記第３の電極は、前記中間層によって隔てられている
    ことを特徴とする半導体装置。
  5. 前記ボディ領域の表面領域において、前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む半導体領域と、
    絶縁膜を隔てて前記ボディ領域と隣接する第１の電極と、
    前記第２の半導体層および前記半導体領域上に形成された第２の電極と
    を更に備えることを特徴とする請求項４に記載の半導体装置。
  6. 第１導電型の半導体を含む第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、電流の流路を横切る方向に交互に並ぶように形成された半導体装置の製造方法において、
    前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む第３の半導体層上に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を形成する工程と、
    前記中間層をエッチングし、第１の溝を形成する工程と、
    第２導電型の半導体によって前記第１の溝を埋めることにより、前記第２の半導体層を形成する工程と、
    前記中間層をエッチングし、前記第１の溝と隔てて第２の溝を形成する工程と、
    前記中間層よりも不純物濃度が高い第１導電型の半導体によって前記第２の溝を埋めることにより、前記第１の半導体層を形成する工程と、
    を備え、
    前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられている
    ことを特徴とする半導体装置の製造方法。
  7. 第１導電型の半導体を含む第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、電流の流路を横切る方向に交互に並ぶように形成された半導体装置の製造方法において、
    前記第１の半導体層よりも不純物濃度の高い第１導電型の半導体を含む第３の半導体層上に前記第１の半導体層を形成する工程と、
    前記第１の半導体層をエッチングし、第１の溝を形成する工程と、
    前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を前記第１の溝の表面に形成すると共に、前記中間層に第２の溝を形成する工程と、
    第２導電型の半導体によって前記第２の溝を埋めることにより、前記第２の半導体層を形成する工程と、
    を備え、
    前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられている
    ことを特徴とする半導体装置の製造方法。
  8. 第１導電型の半導体を含む第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、電流の流路を横切る方向に交互に並ぶように形成された半導体装置の製造方法において、
    第２導電型の半導体を含む第３の半導体層上に、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を形成する工程と、
    前記中間層をエッチングし、第１の溝を形成する工程と、
    第２導電型の半導体によって前記第１の溝を埋めることにより、前記第２の半導体層を形成する工程と、
    前記中間層をエッチングし、前記第１の溝と隔てて第２の溝を形成する工程と、
    前記中間層よりも不純物濃度が高い第１導電型の半導体によって前記第２の溝を埋めることにより、前記第１の半導体層を形成する工程と、
    を備え、
    前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられている
    ことを特徴とする半導体装置の製造方法。
  9. 第１導電型の半導体を含む第１の半導体層と、第２導電型の半導体で溝を埋めることにより形成された第２の半導体層とが、電流の流路を横切る方向に交互に並ぶように形成された半導体装置の製造方法において、
    第２導電型の半導体を含む第３の半導体層上に前記第１の半導体層を形成する工程と、
    前記第１の半導体層をエッチングし、第１の溝を形成する工程と、
    前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体を含む中間層を前記第１の溝の表面に形成すると共に、前記中間層に第２の溝を形成する工程と、
    第２導電型の半導体によって前記第２の溝を埋めることにより、前記第２の半導体層を形成する工程と、
    を備え、
    前記第２の半導体層および前記第３の半導体層は、前記中間層によって隔てられている
    ことを特徴とする半導体装置の製造方法。
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