WO2015049838A1 - 炭化珪素半導体装置 - Google Patents

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silicon carbide
trench
base region
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PCT/JP2014/004744
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巨裕 鈴木
佐智子 青井
渡辺　行彦
明高 添野
正樹 小西
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株式会社デンソー
トヨタ自動車株式会社
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Definitions

  • the present disclosure relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device having a trench gate.
  • SiC silicon carbide
  • SiC has attracted attention as a power device material that can provide high electric field breakdown strength. Since the SiC semiconductor device has a high electric field breakdown strength, a large current can be controlled. Therefore, it is expected to be utilized for controlling a hybrid car motor.
  • SiC semiconductor device In the SiC semiconductor device, it is effective to increase the channel density in order to pass a larger current. For this reason, MOSFETs having a trench gate structure are adopted and put into practical use in silicon transistors.
  • This trench gate structure is naturally applicable to a SiC semiconductor device, but there is a big problem when applied to SiC. That is, since SiC has a breakdown electric field strength 10 times that of silicon, SiC semiconductor devices are used in a state where a voltage nearly 10 times that of silicon devices is applied. Therefore, there is a problem that an electric field 10 times stronger than that of the silicon device is applied to the gate insulating film formed in the trench that has entered SiC, and the gate insulating film is easily broken at the corner of the trench. As calculated by simulation, when 1200 V was applied to the drain, an electric field of 10 MV / cm was concentrated on the trench gate. In order to withstand actual use, it is necessary to make it half or less of 5 MV / cm.
  • Patent Document 1 proposes an SiC semiconductor device in which a p-type layer is formed at the bottom of a trench constituting a trench gate structure.
  • a p-type layer is formed at the bottom of the trench that constitutes the trench gate structure.
  • the electric field concentration in the gate insulating film at the bottom of the trench is alleviated and the gate insulating film is prevented from being destroyed.
  • the p-type layer is formed only at the bottom of the trench, when the surge enters, the surge passes through the bottom of the trench gate structure and destroys the gate insulating film.
  • a p-type layer is also formed between adjacent trenches to suppress equipotential lines from entering between the trenches during reverse bias, thereby preventing the gate insulating film from being destroyed.
  • SiC is a wide band gap material
  • its internal potential is as large as 3V or more. For this reason, even if the source and drain are connected to 0V, a depletion layer to which about -3V is applied to the p-type layer naturally spreads around the p-type layer. Therefore, the depletion layer extending from the p-type layer narrows the current path between the p-type layers, causing a problem of increasing the on-resistance.
  • an object of the present disclosure is to provide a silicon carbide semiconductor device capable of suppressing an increase in on-resistance while preventing a gate insulating film from being destroyed.
  • a silicon carbide semiconductor device includes a substrate, a drift layer, a current distribution layer, a base region, a source region, a plurality of trenches, a gate insulating film, a gate electrode, and a source electrode. And an inversion MOSFET having a drain electrode and a bottom layer.
  • the substrate is made of silicon carbide and has the first or second conductivity type.
  • the drift layer is formed of silicon carbide of a first conductivity type formed on the substrate and having a lower impurity concentration than the substrate.
  • the current spreading layer is made of silicon carbide formed on the drift layer and having a first conductivity type impurity concentration higher than that of the drift layer.
  • the base region is formed on the current spreading layer and is made of second conductivity type silicon carbide.
  • the source region is formed in an upper layer portion of the base region and is made of first conductivity type silicon carbide having a higher concentration than the drift layer.
  • the plurality of trenches are formed from the surface of the source region to deeper than the base region, and are arranged in stripes with one direction as a longitudinal direction.
  • the gate insulating film is formed on the inner wall surface of the trench.
  • the gate electrode is formed on the gate insulating film in the trench.
  • the source electrode is electrically connected to the source region and the base region.
  • the drain electrode is formed on the back side of the substrate.
  • the bottom layer is disposed below the base region, covers the bottom of the trench including the corner at the bottom of the trench, has a depth greater than that of the current spreading layer, and has a second conductivity type. Yes.
  • the inversion type MOSFET forms an inversion type channel region on a surface portion of the base region located on a side surface of the trench by controlling a voltage applied to the gate electrode, and the source region, the current spreading layer, A current is passed between the source electrode and the drain electrode through the drift layer.
  • the current spreading layer is formed between the base region and the drift layer while forming the bottom layer so as to cover the bottom of the trench. For this reason, it becomes possible to alleviate electric field concentration in the gate insulating film at the bottom of the trench, and to prevent the gate insulating film from being destroyed.
  • a current path between the base region and the bottom layer, where the trench is in contact with the current spreading layer and the drift layer is not interrupted by the depletion layer. Secured. Thereby, the on-resistance can also be reduced.
  • FIG. 1 is a cross-sectional view of a trench gate structure MOSFET according to a first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view showing how the depletion layer spreads when the MOSFET shown in FIG. 1 is on.
  • FIG. 3 is a cross-sectional view showing how the depletion layer spreads when the structure shown in FIG. 1 without the n-type current distribution layer is turned on.
  • 4 (a) to 4 (c) are cross-sectional views showing manufacturing steps of the MOSFET shown in FIG. 5 (a) to 5 (c) are cross-sectional views showing the MOSFET manufacturing process following FIG.
  • FIG. 7 is a graph showing the relationship between the depth of the n-type current spreading layer and the gate electric field applied to the gate oxide film.
  • FIG. 8 is a graph showing the relationship between the depth of the n-type current spreading layer and the on-resistance.
  • FIG. 9 is a cross-sectional view of a MOSFET having a trench gate structure according to the second embodiment of the present disclosure.
  • FIG. 1 a cross-sectional configuration of a MOSFET having a trench gate structure according to the present embodiment will be described with reference to FIG.
  • This figure corresponds to the extracted two cells of the MOSFET. Although only two MOSFETs are shown in the figure, MOSFETs having the same structure as the MOSFET shown in FIG. 1 are arranged so as to be adjacent to each other in a plurality of rows.
  • the MOSFET shown in FIG. 1 is formed using an n + type layer 1 constituted by a SiC substrate or the like.
  • the n + -type layer 1 has an n-type impurity concentration such as phosphorus of 5.0 ⁇ 10 18 to 1.0 ⁇ 10 20 / cm 3 and a thickness of 100 to 400 ⁇ m. The thickness is 0 ⁇ 10 19 / cm 3 and the thickness is 100 ⁇ m.
  • An n ⁇ type drift layer 2 made of SiC is formed on the surface of the n + type layer 1, and the n type impurity concentration such as phosphorus is 7.0 ⁇ 10 15 to 1.0 ⁇ 10 16 / cm 3 , for example. The thickness is 8 to 12 ⁇ m.
  • the n-type impurity concentration is 8.0 ⁇ 10 15 / cm 3 and the thickness is 10 ⁇ m.
  • the impurity concentration of the n ⁇ type drift layer 2 may be constant in the depth direction, but the concentration distribution is inclined, and the n + type layer 1 side of the n ⁇ type drift layer 2 is the n + type layer. It is also possible to make the concentration higher than the side away from 1. In this way, since the internal resistance of the n ⁇ type drift layer 2 can be reduced, the on-resistance can be reduced.
  • An n-type current distribution layer 3 and a p-type base region 4 are formed on the surface layer portion of the n ⁇ -type drift layer 2, and an n + -type source region 5 and a p-type base region 4 are formed in an upper layer portion of the p-type base region 4.
  • a + -type contact layer 6 is formed.
  • the n-type current spreading layer 3 has an n-type impurity concentration such as phosphorus of 5.0 ⁇ 10 16 to 2.5 ⁇ 10 17 / cm 3 and a thickness of about 0.7 to 1.2 ⁇ m.
  • the n-type impurity concentration is 1.0 ⁇ 10 17 / cm 3 and the thickness is 1.0 ⁇ m.
  • the impurity concentration of the n-type current spreading layer 3 is larger than twice the distance of the depletion layer extending to the n-type current spreading layer 3 at the internal potential of SiC (about 3 V), and the p-type base region 3 and the p-type bottom layer 10 The distance between the two is set to a density that increases.
  • Equation 1 the distance L of the depletion layer that extends to the n-type current distribution layer due to the internal voltage of SiC is expressed as Equation 1.
  • Nd is the impurity concentration of the n-type current dispersion layer 3
  • the p-type base region 4 has a p-type impurity concentration such as boron or aluminum of 1.0 ⁇ 10 17 to 3.0 ⁇ 10 17 / cm 3 and a thickness of about 1.0 to 1.4 ⁇ m.
  • the p-type impurity concentration is 2.0 ⁇ 10 17 / cm 3 and the thickness is 1.2 ⁇ m.
  • the n + -type source region 5 has an n-type impurity concentration (surface concentration) of 1.0 ⁇ 10 20 to 3.0 ⁇ 10 20 / cm 3 (here 1.0 ⁇ 10 20 / cm 3 ) in the surface layer portion. 3 ) The thickness is about 0.5 ⁇ m.
  • the p + -type contact layer 6 is for bringing a source electrode 12 described later into contact with the p-type base region 4 with low resistance.
  • the p-type impurity concentration (surface concentration) of boron or aluminum in the surface layer portion is, for example,
  • the thickness is about 1.0 ⁇ 10 20 to 1.0 ⁇ 10 21 / cm 3 (here 1.0 ⁇ 10 20 / cm 3 ) and the thickness is about 0.7 ⁇ m.
  • the n + -type source region 5 is disposed on both sides of a trench gate structure described later, and the p + -type contact layer 6 is provided on the opposite side of the trench gate structure with the n + -type source region 5
  • the width is 0.8 to 1.2 ⁇ m and the n + type source region passes through the p type base region 4 and the n + type source region 5 and reaches the middle position of the thickness of the n type current spreading layer 3.
  • a trench 7 having a depth from the surface of 5 of 1.7 to 2.1 ⁇ m is formed.
  • the width of the trench 7 is 0.8 ⁇ m and the depth is 1.9 ⁇ m.
  • the interval (pitch) between adjacent trenches 7 is 4.0 ⁇ m.
  • the p-type base region 4 and the n + -type source region 5 are arranged so as to be in contact with the side surface of the trench 7.
  • the inner wall surface of the trench 7 is covered with a gate oxide film 8.
  • the thickness of the gate oxide film 8 is 60 to 80 nm, for example, and is 75 nm here.
  • the trench 7 is filled with a gate electrode 8 formed on the surface of the gate oxide film 8.
  • the gate electrode 8 is made of Poly-Si doped with impurities.
  • a trench gate structure is configured.
  • This trench gate structure is extended with the vertical direction in FIG. 1 as the longitudinal direction.
  • a plurality of trench gate structures are arranged in parallel in the left-right direction in FIG.
  • the n + type source region 5 and the p + type contact layer 6 described above are also extended along the longitudinal direction of the trench gate structure.
  • a p-type bottom layer 10 is formed so as to reach the n ⁇ -type drift layer 2 from a position separated from the lower surface of the p-type base region 4 by a predetermined distance while covering the bottom of the trench 7.
  • covering the bottom portion of the trench 7 means covering the corner portion at the bottom portion of the trench 7, and that the p-type bottom layer 10 is formed so as to extend from the bottom surface to the side surface of the trench 7. I mean.
  • the p-type bottom layer 10 is formed at a distance of 0.3 to 0.5 ⁇ m from the bottom surface of the p-type base region 4, and the interval is 0.4 ⁇ m here.
  • the p-type bottom layer 10 has a depth of, for example, 0.8 to 1.0 ⁇ m and a width that protrudes from the trench 7 to both sides by a predetermined distance.
  • the depth is 0.9 ⁇ m and the width from the trench 7 to both sides.
  • the width is 0.2 ⁇ m.
  • the p-type impurity concentration of the p-type bottom layer 10 such as boron or aluminum is, for example, 2.0 ⁇ 10 17 to 5.0 ⁇ 10 17 / cm 3 (here 5.0 ⁇ 10 17 / cm 3 ).
  • This concentration is, for example, twice or more that of the n-type current distribution layer 3 and spreads from the boundary with the n-type current distribution layer 3 during reverse bias (when a voltage is applied to the drain electrode 14 described later). In order not to be completely depleted by the depletion layer, the concentration is higher than the fully depleted condition.
  • a p-type layer formed of a p-type layer so as to reach the n ⁇ -type drift layer 2 while being in contact with the bottom surface of the p-type base region 4 between adjacent trenches 7 arranged in parallel.
  • a mold deep layer 11 is formed.
  • the lower surface of the p-type deep layer 11 has the same depth as the p-type bottom layer 10, and here, the depth from the lower surface of the p-type base region 4 is 1.3 ⁇ m.
  • the p-type deep layer 11 has a p-type impurity concentration such as boron or aluminum that is the same as that of the p-type bottom layer 10.
  • the concentration of the p-type deep layer 11 is not completely depleted by the depletion layer that spreads from the boundary with the n-type current distribution layer 3 during reverse bias (when a voltage is applied to the drain electrode 14 described later). In addition, the concentration is higher than the fully depleted condition.
  • a source electrode 12 and a gate wiring are formed on the surface of the n + -type source region 5 and the p + -type contact layer 6 and the surface of the gate electrode 9.
  • the source electrode 12 and the gate wiring are composed of a plurality of metals (for example, Ni / Al, etc.), and at least n-type SiC (specifically, the n + -type source region 5 and the gate electrode 9 in the case of n doping)
  • the portion in contact with n is composed of a metal capable of ohmic contact with n-type SiC.
  • At least a portion in contact with the p-type SiC is made of a metal capable of ohmic contact with the p-type SiC.
  • the source electrode 12 and the gate wiring are electrically insulated by being formed on the interlayer insulating film 13, and the source electrode 12 is n + type source through the contact hole formed in the interlayer insulating film 13.
  • the region 5 and the p + -type contact layer 6 are in electrical contact, and the gate wiring is in electrical contact with the gate electrode 9.
  • n + -type layer 1 On the back side of the n + -type layer 1 n + -type layer 1 and electrically connected to the drain electrode 14 are formed. With such a structure, an n-channel inversion type MOSFET having a trench gate structure is formed.
  • Such an inversion type MOSFET having a trench gate structure operates as follows.
  • the inversion layer is not formed in the p-type base region 4 before the gate voltage is applied to the gate electrode 9. Therefore, even if a positive voltage is applied to the drain electrode 14, it cannot reach the p-type base region 4, and no current flows between the source electrode 12 and the drain electrode 14.
  • the gate voltage is 0 V
  • an electric field is also applied between the drain and the gate.
  • the p-type bottom layer 10 having an n-type impurity concentration of 5.0 ⁇ 10 17 / cm 3 covers the bottom of the trench 7, the depletion layer entering the p-type bottom layer 10 is 0.2 ⁇ m or less.
  • the spread of the depletion layer is inversely proportional to the impurity concentration
  • the spread of the depletion layer of the n ⁇ type drift layer 2 is about 10 ⁇ m
  • the impurity concentration of the p type bottom layer 10 is 50 times or more that of the n ⁇ type drift layer 2.
  • the depletion layer spreads in the p-type bottom layer 10 only to the extent described above. For this reason, since the depletion layer does not reach the trench 7, the electric field can be hardly concentrated at the bottom of the trench 7 surrounded by the p-type bottom layer 10. As a result, the electric field concentration in the gate oxide film 8, particularly the electric field concentration at the bottom of the trench 7 in the gate oxide film 8 can be relaxed, and the gate oxide film 8 is prevented from being destroyed. Is possible.
  • the region extending from the lower surface of the p-type base region 4 to the p-type bottom layer 10 is a region where no p-type layer exists around the trench 7.
  • the electric field concentration is small, and the electric field strength applied to this protruding portion is about 4.4 MV / cm at a drain voltage of 1200V.
  • This is a voltage that does not cause dielectric breakdown even when applied to the gate oxide film 8.
  • the gate oxide film 8 is not destroyed and a breakdown voltage of 1200 V can be achieved.
  • the following operation is performed. Specifically, when the impurity concentration of SiC is as high as 1.0 ⁇ 10 17 / cm 3 , for example, the p-type base region 4 behaves as ⁇ 3 V even when the source voltage is 0 V. A depletion layer spreads from the base region 4 to the n-type current distribution layer 3 side. This spread amount is determined by the impurity concentration of the n-type current spreading layer 3.
  • the impurity concentration of the n-type current distribution layer 3 is 0.3 ⁇ m when the impurity concentration is 8.0 ⁇ 10 15 / cm 3 , and 0.08 ⁇ m when the impurity concentration is 1.0 ⁇ 10 17 / cm 3. there were.
  • FIG. 2 shows how the depletion layer spreads when the MOSFET is turned on when the impurity concentration of each part of the MOSFET according to this embodiment is the above-described concentration.
  • the depletion layer has a very high resistance and current hardly flows, in this embodiment, since the n-type current distribution layer 3 having a higher impurity concentration than the n ⁇ type drift layer 2 is provided, the spread of the depletion layer is suppressed. .
  • the region from the current accumulation layer formed by the portion where the trench 7 is in contact with the n-type current distribution layer 3 to the n ⁇ -type drift layer 2 is formed. A current path that is not blocked by the depletion layer is secured, and the on-resistance is reduced.
  • FIG. 3 shows how the depletion layer expands when the n-type current distribution layer 3 is eliminated from the MOSFET according to the present embodiment.
  • n-type current spreading layer 3 when not forming n-type current spreading layer 3, a portion thereof is n - type drift layer 2 becomes, n - so that the depletion layer spreads greatly in type drift layer 2.
  • the portion where the trench 7 is in contact with the n ⁇ -type drift layer 2 between the p-type base region 4 and the p-type bottom layer 10 is also surrounded by the depletion layer. Resistance increases.
  • the on-resistance can be further reduced by adopting the structure including the n-type current distribution layer 3 as in the present embodiment.
  • the electrons reach the n ⁇ type drift layer 2 through a path other than the depletion layer having a low resistance in the n type current spreading layer 3.
  • the resistance here was 0.4 ⁇ ⁇ cm 2 .
  • most of the current path is blocked by the depletion layer, resulting in a high resistance of 0.8 ⁇ ⁇ cm 2 .
  • the electrons that have reached the n ⁇ type drift layer 2 pass through the n + type layer 1 and reach the drain electrode 14.
  • the drift resistance at this time was 0.8 ⁇ ⁇ cm 2
  • the resistance value of the n + -type layer 1 was 0.25 ⁇ ⁇ cm 2 .
  • a low on-resistance of ⁇ ⁇ cm 2 can be achieved.
  • a low on-resistance can be realized in addition to a high breakdown voltage.
  • FIG. 1 Next, a method of manufacturing the trench gate type MOSFET shown in FIG. 1 will be described with reference to FIGS. 4 (a) to 6 (b).
  • n ⁇ type drift layer 2 is formed on an n + type layer 1 is prepared.
  • the n + -type SiC substrate was prepared as a n + -type layer 1, n - type drift layer 2 is epitaxially grown.
  • a part of the n-type current spreading layer 3 is formed on the surface of the n ⁇ -type drift layer 2.
  • n - the n-type impurity with respect to the surface portion of the type drift layer 2 e.g., nitrogen
  • the n-type current distribution layer 3 is formed.
  • a p-type impurity for example, boron or aluminum
  • Step shown in FIG. 5A epitaxial growth is further performed on the surface of the n-type current spreading layer 3 on which the p-type bottom layer 10 and part of the p-type deep layer 11 are formed, and the remainder of the n-type current spreading layer 3 is formed.
  • Step shown in FIG. 5B After the mask 21 made of LTO or the like is formed on the surface of the n-type current spreading layer 3, the mask 21 is opened in a region where the p-type deep layer 11 is to be formed through a photolithography process. That is, an opening having the same stripe layout as that of the p-type deep layer 11 is formed in the mask 21. Then, after ion implantation of p-type impurities (for example, boron or aluminum) is performed on the mask 21, activation is performed to form the remaining part of the p-type deep layer 11. Thereafter, the mask 21 is removed.
  • p-type impurities for example, boron or aluminum
  • a p-type base region 4 is epitaxially grown on the surfaces of the n-type current spreading layer 3 and the p-type deep layer 11.
  • n-type impurities for example, nitrogen
  • n-type impurities for example, boron or aluminum
  • Step shown in FIG. 6B After forming an etching mask (not shown) on the p-type base region 4, the n + -type source region 5 and the p + -type contact layer 6, the etching mask is opened in a region where the trench 7 is to be formed. Then, after performing anisotropic etching using an etching mask, the trench 7 is formed by performing isotropic etching or sacrificial oxidation process as necessary. Thereafter, the etching mask is removed.
  • a gate oxide film 8 is formed by performing a gate oxide film forming step. Specifically, the gate oxide film 8 is formed by gate oxidation (thermal oxidation) by a pyrogenic method using a wet atmosphere. Subsequently, after a polysilicon layer doped with n-type impurities is formed on the surface of the gate oxide film 8, an etch-back process or the like is performed to leave the gate oxide film 8 and the gate electrode 9 in the trench 7.
  • the interlayer insulating film 12 is patterned and connected to the n + type source region 5 and the p + type contact layer 6.
  • a contact hole is formed, and a contact hole connected to the gate electrode 9 is formed in another cross section.
  • the source material 12 and the gate wiring are formed by patterning the electrode material.
  • the drain electrode 14 is formed on the back surface side of the n + -type layer 1. Thereby, the MOSFET shown in FIG. 1 is completed.
  • the p-type bottom layer 10 is formed so as to cover the bottom of the trench 7, and the n-type current distribution layer is interposed between the p-type base region 4 and the n ⁇ -type drift layer 2. 3 is formed. For this reason, the electric field concentration in the gate oxide film 8 at the bottom of the trench 7 can be relaxed, the gate oxide film 8 can be prevented from being destroyed, and the on-resistance can be reduced. It becomes possible.
  • the p-type bottom layer 10 covers the bottom portion including the corner portion of the trench 7, and an experiment was conducted to clarify the effect of this. That is, when the p-type bottom layer 10 covers the corner portion of the bottom of the trench 7 as in this embodiment, the p-type bottom layer 10 is disposed only below the bottom surface of the trench 7 without covering the corner portion.
  • a comparison experiment was performed by changing the depth of the n-type current dispersion layer 3. Specifically, the depth of the n-type current distribution layer 3 from the lower surface of the p-type base region 4 was changed, and changes in the electric field strength and on-resistance applied to the gate oxide film 8 were examined.
  • the electric field strength (gate electric field) applied to the gate oxide film 8 has a dependency on the depth of the n-type current spreading layer 3, and the p-type base region 4. It was confirmed that the electric field strength increases as the depth of the n-type current dispersion layer 3 from the lower surface of the substrate increases.
  • the electric field strength is 5 MV / cm when the p-type bottom layer 10 does not cover the bottom corner of the trench 7.
  • the electric field strength was 1 MV / cm.
  • the electric field strength applied to the gate oxide film 8 is examined, the electric field strength is larger when the p-type bottom layer 10 covers the corner portion of the bottom of the trench 7 than when not covered. It was lowered.
  • the target electric field strength is, for example, 5 MV / cm.
  • the depth of the n-type current distribution layer 3 that can realize this is 1.1 ⁇ m when the corner portion of the trench 7 is covered with the p-type bottom layer 10, and 0.5 ⁇ m when the corner portion is not covered. It becomes. Therefore, it can be said that by covering the corner portion of the trench 7 with the p-type bottom layer 10, even if the n-type current distribution layer 3 is formed to a deeper position, the gate oxide film 8 can be prevented from being broken.
  • the on-resistance when the depth of the n-type current distribution layer 3 is 0.5 ⁇ m is 2.4 m ⁇ ⁇ cm 2 .
  • the on-resistance when the depth of the n-type current distribution layer 3 is 1.1 ⁇ m is 1.8 m ⁇ ⁇ cm 2 .
  • the bottom corner portion of the trench 7 is covered with the p-type bottom layer 10
  • the depth of the n-type current spreading layer 3 can be deeper than when not covered, in which case the covering is performed.
  • the on-resistance can be made smaller than when it is not covered.
  • covering the bottom corner portion of the trench 7 with the p-type bottom layer 10 has a great effect on the electric field relaxation in the gate oxide film 8 and can improve the trade-off between the low on-resistance and the low gate electric field. become.
  • the n-type current distribution layer 3 is deeper. More specifically, in order to obtain characteristics in which the electric field strength applied to the gate oxide film 8 is 5 MV / cm or less and the on-resistance is less than the value when the p-type bottom layer 10 does not cover the bottom corner of the trench 7.
  • the n-type current distribution layer 3 is preferably deeper than the bottom of the trench 7 in particular. Furthermore, it is necessary that the n-type current distribution layer 3 is shallower than the p-type bottom layer 10 or has the same depth.
  • the p-type base region 4 disposed on the n-type current spreading layer 3 is constituted by the first layer 4a and the second layer 4b having different concentrations.
  • the first layer 4a is a portion located on the surface side, that is, the n + type source region 5 or the p + type contact layer 6 side of the p type base region 4, and has a lower p type impurity concentration than the second layer 4b. Is set.
  • the first layer 4a has a depth from the surface of 0.95 ⁇ m and a p-type impurity concentration of 5.0 ⁇ 10 16 / cm ⁇ 3 .
  • the thickness of the first layer 4a is about 0.45 ⁇ m.
  • the second layer 4b is disposed closer to the n ⁇ type drift layer 2 than the first layer 4a, and has a thickness of 0.05 ⁇ m and a p-type impurity concentration of 7.0 ⁇ 10 17 / cm ⁇ 3 , for example. Yes.
  • the MOSFET having such a structure can be basically manufactured by the same manufacturing method as in the first embodiment. In other words, when the p-type base region 4 is formed, the amount of impurity concentration introduced during epitaxial growth is different between the formation of the second layer 4b and the formation of the first layer 4a. It may be the same as in the first embodiment.
  • the operation before the gate voltage is applied to the gate electrode 9 is the same as that in the first embodiment.
  • a depletion layer spreads between layers 2.
  • the concentration of the p-type base region 4 is increased only by the second layer 4b, the depletion layer remains in the second layer 4b having this high concentration. Therefore, even if the total thickness of the p-type base region 3 is 0.5 ⁇ m, the p-type base region 3 does not punch through, and no current flows between the source electrode 12 and the drain electrode 14. .
  • an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example.
  • the present disclosure can be applied to a channel type MOSFET.
  • a MOSFET having a trench gate structure has been described as an example, but the present disclosure can be applied to an IGBT having a similar trench gate structure.
  • the IGBT only changes the conductivity type of the substrate 1 from the n-type to the p-type with respect to the above-described embodiments, and the other structures and manufacturing methods are the same as those of the above-described embodiments.
  • the gate oxide film 8 formed by thermal oxidation has been described as an example of the gate insulating film.
  • the gate insulating film may include an oxide film or nitride film that is not thermally oxidized.
  • the drain electrode 14 may be formed after the source electrode 12 is formed.

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Abstract

　炭化珪素半導体装置は、基板（１）と、ドリフト層（２）と、電流分散層（３）と、ベース領域（４）と、ソース領域（５）と、トレンチ（７）と、ゲート絶縁膜（８）と、ゲート電極（９）と、ソース電極（１２）と、ドレイン電極（１４）と、ボトム層（１０）と、を有する。前記電流分散層は、前記ドリフト層の上に形成され、かつ、前記ドリフト層よりも第１導電型不純物濃度が高くされる。前記ボトム層は第２導電型を有し、前記ベース領域よりも下方に配置され、前記トレンチの底部におけるコーナー部を含めて前記トレンチの底部を覆い、前記電流分散層以上の深さとされる。

Description

炭化珪素半導体装置 関連出願の相互参照
　本開示は、２０１３年１０月２日に出願された日本出願番号２０１３－２０７５２５号に基づくもので、ここにその記載内容を援用する。
　本開示は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。
　近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
　ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。シミュレーションによって計算したところ、ドレインに１２００Ｖ印加した場合、トレンチゲートには１０ＭＶ／ｃｍの電界が集中していた。実際の使用に耐えるには、半分の５ＭＶ／ｃｍ以下にする必要がある。
　このような問題を解決するものとして、特許文献１において、トレンチゲート構造を構成するトレンチの底部にｐ型層を形成したＳｉＣ半導体装置が提案されている。このように、トレンチゲート構造を構成するトレンチの底部にｐ型層を形成することで、トレンチ底部におけるゲート絶縁膜内での電界集中を緩和し、ゲート絶縁膜が破壊されることを防止している。また、トレンチの底部のみにｐ型層を形成したのでは、サージが浸入した場合にサージがトレンチゲート構造の底部を通り、ゲート絶縁膜を破壊してしまう。このため、隣り合うトレンチの間にもｐ型層を形成し、逆バイアス時にトレンチの間に等電位線が入り込むことを抑制し、ゲート絶縁膜が破壊されることを防止している。
　しかしながら、ＳｉＣはワイドバンドギャップの材料であるため、その内部電位が３Ｖ以上と大きい。このため、ソースやドレインを０Ｖに接続しておいても、ｐ型層の周り全域に、ｐ型層に－３Ｖ程度を印加した程度の空乏層が自然に広がる。したがって、ｐ型層から伸びた空乏層によって、各ｐ型層の間における電流経路が狭まり、オン抵抗を上昇させるという問題が発生する。
日本特開２００１－２６７５７０号公報
　本開示は上記点に鑑みて、ゲート絶縁膜が破壊されることを防止しつつ、オン抵抗の上昇を抑制できる炭化珪素半導体装置を提供することを目的とする。
　本開示の一態様に係る炭化珪素半導体装置は、基板と、ドリフト層と、電流分散層と、ベース領域と、ソース領域と、複数本のトレンチと、ゲート絶縁膜と、ゲート電極と、ソース電極と、ドレイン電極と、ボトム層とを有する反転型ＭＯＳＦＥＴを備える。
　前記基板は、炭化珪素からなり、第１または第２導電型を有する。前記ドリフト層は、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなる。前記電流分散層は、前記ドリフト層の上に形成され、かつ、前記ドリフト層よりも第１導電型不純物濃度が高くされた炭化珪素からなる。前記ベース領域は、前記電流分散層の上に形成され、第２導電型の炭化珪素からなる。前記ソース領域は、前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素からなる。
前記複数本のトレンチは、前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向としてストライプ状に並列されている。前記ゲート絶縁膜は、前記トレンチの内壁面に形成される。前記ゲート電極は、前記トレンチ内において、前記ゲート絶縁膜の上に形成される。前記ソース電極は、前記ソース領域および前記ベース領域に電気的に接続される。前記ドレイン電極は、前記基板の裏面側に形成される。前記ボトム層は、前記ベース領域よりも下方に配置され、前記トレンチの底部におけるコーナー部を含めて前記トレンチの底部を覆い、前記電流分散層以上の深さとされ、第２導電型を有している。前記反転型ＭＯＳＦＥＴは、前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域と前記電流分散層および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す。
　前記炭化珪素半導体装置では、前記トレンチの底部を覆うように前記ボトム層を形成しつつ、前記ベース領域と前記ドリフト層との間に前記電流分散層を形成している。このため、前記トレンチの底部における前記ゲート絶縁膜内での電界集中を緩和することが可能となり、前記ゲート絶縁膜が破壊されることを防止できる。また、前記ベース領域と前記ボトム層との間において前記トレンチが前記電流分散層と接している部分により構成される電流蓄積層から前記ドリフト層までの間が空乏層で遮断されていない電流通路が確保される。これにより、オン抵抗も低減できる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、本開示の第１実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図２は、図１に示すＭＯＳＦＥＴのオン時における空乏層の広がり方を示した断面図である。 図３は、図１に示すＭＯＳＦＥＴからｎ型電流分散層を無くした構造のオン時における空乏層の広がり方を示した断面図である。 図４（ａ）～図４（ｃ）は、図１に示すＭＯＳＦＥＴの製造工程を示した断面図である。 図５（ａ）～図５（ｃ）は、図４（ｃ）に続くＭＯＳＦＥＴの製造工程を示した断面図である。 図６（ａ）および図６（ｂ）は、図５（ｃ）に続くＭＯＳＦＥＴの製造工程を示した断面図である。 図７は、ｎ型電流分散層の深さとゲート酸化膜に加わるゲート電界との関係を示したグラフである。 図８は、ｎ型電流分散層の深さとオン抵抗との関係を示したグラフである。 図９は、本開示の第２実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
　まず、図１を参照して、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面構成について説明する。この図は、ＭＯＳＦＥＴの２セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの２セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。
　図１に示すＭＯＳＦＥＴは、ＳｉＣ基板などによって構成されたｎ+型層１を用いて形成されている。ｎ+型層１は、リン等のｎ型不純物濃度が例えば５．０×１０18～１．０×１０20／ｃｍ3、厚さ１００～４００μｍとされ、ここではｎ型不純物濃度を１．０×１０19／ｃｍ3、厚さを１００μｍとしている。このｎ+型層１の表面には、ＳｉＣからなるｎ-型ドリフト層２が形成され、リン等のｎ型不純物濃度が例えば７．０×１０15～１．０×１０16／ｃｍ3、厚さ８～１２μｍ、ここではｎ型不純物濃度を８．０×１０15／ｃｍ3、厚さを１０μｍとしている。ｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型層１側の方がｎ+型層１から離れる側よりも高濃度となるようにすることもできる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
　このｎ-型ドリフト層２の表層部にはｎ型電流分散層３およびｐ型ベース領域４が形成されており、さらに、ｐ型ベース領域４の上層部分にはｎ+型ソース領域５およびｐ+型コンタクト層６が形成されている。
　ｎ型電流分散層３は、リン等のｎ型不純物濃度が例えば５．０×１０16～２．５×１０17／ｃｍ3、厚さ０．７～１．２μｍ程度で構成され、ここではｎ型不純物濃度を１．０×１０17／ｃｍ3、厚さを１．０μｍとしている。ｎ型電流分散層３の不純物濃度は、ＳｉＣの内部電位（約３Ｖ）においてｎ型電流分散層３に伸びる空乏層の距離の２倍よりも、ｐ型ベース領域３とｐ型ボトム層１０との間の距離の方が大きくなる濃度に設定されている。具体的には、ＳｉＣの内部電圧によってｎ型電流分散層に伸びる空乏層の距離Ｌは、数式１のように表される。数式１において、Ｎｄは、ｎ型電流分散層３の不純物濃度、ε0は、真空の誘電率（＝８．８５４×１０-14Ｆ／ｃｍ）、ｑは素電荷（＝１．６×１０-19Ｃ）、Ｋｓは炭化珪素の比誘電率（＝約１０）、Ψｄは、炭化珪素の内部電位（＝約３Ｖ）である。このため、ｐ型ベース領域３とｐ型ボトム層１０との間の距離の方が数式１で示されるＬを２倍した値よりも大きくなるように、ｎ型電流分散層３の不純物濃度を設定してある。例えば、Ｎｄ＝１×１０17／ｃｍ3の場合、数式１の右辺が０．３６４μｍになる。なお、数式１は、ｎ型電流分散層３側にのみ空乏層が伸びることを仮定した式であるため、実際に空乏層が伸びる距離は数式１よりも短くなる。
Figure JPOXMLDOC01-appb-M000001
 ｐ型ベース領域４は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０17～３．０×１０17／ｃｍ3、厚さ１．０～１．４μｍ程度で構成され、ここではｐ型不純物濃度を２．０×１０17／ｃｍ3、厚さを１．２μｍとしている。
　ｎ+型ソース領域５は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が１．０×１０20～３．０×１０20／ｃｍ3（ここでは１．０×１０20／ｃｍ3）、厚さ０．５μｍ程度で構成されている。ｐ+型コンタクト層６は、後述するソース電極１２をｐ型ベース領域４に低抵抗で接触させるためのものであり、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０20～１．０×１０21／ｃｍ3（ここでは１．０×１０20／ｃｍ3）、厚さ０．７μｍ程度で構成されている。ｎ+型ソース領域５は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層６は、ｎ+型ソース領域５を挟んでトレンチゲート構造と反対側に備えられている。
　また、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型電流分散層３の厚みの途中位置に達するように、例えば幅が０．８～１．２μｍ、ｎ+型ソース領域５の表面からの深さが１．７～２．１μｍのトレンチ７が形成されている。ここでは、トレンチ７の幅を０．８μｍ、深さを１．９μｍとしており、例えば隣り合うトレンチ７の間の間隔（ピッチ）を４．０μｍとしている。このトレンチ７の側面と接するように上述したｐ型ベース領域４およびｎ+型ソース領域５が配置されている。
　さらに、トレンチ７の内壁面はゲート酸化膜８にて覆われている。ゲート酸化膜８の厚みは、例えば６０～８０ｎｍとされ、ここでは７５ｎｍとしている。また、トレンチ７は、ゲート酸化膜８の表面に形成されたゲート電極８によって埋め尽くされている。ゲート電極８は、不純物をドープしたＰｏｌｙ－Ｓｉによって構成されている。
　このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中の左右方向において並列させられることでストライプ状とされている。また、上述したｎ+型ソース領域５およびｐ+型コンタクト層６もトレンチゲート構造の長手方向に沿って延設された構造とされている。
　また、トレンチ７の底部を覆いつつ、ｐ型ベース領域４の下面から所定距離離間した位置よりｎ-型ドリフト層２に達するように、ｐ型ボトム層１０が形成されている。ここで、トレンチ７の底部を覆うとは、トレンチ７の底部におけるコーナー部を含めて覆うという意味であり、トレンチ７の底面から側面に至るようにｐ型ボトム層１０が形成されていることを意味している。例えば、ｐ型ボトム層１０は、ｐ型ベース領域４の底面から０．３～０．５μｍ離間して形成され、ここではその間隔を０．４μｍとしている。また、ｐ型ボトム層１０は、例えば深さが０．８～１．０μｍ、幅がトレンチ７から両側に所定距離突き出す幅とされ、ここでは深さを０．９μｍ、幅をトレンチ７から両側に０．２μｍずつ突き出す幅としている。ｐ型ボトム層１０のボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば２．０×１０17～５．０×１０17／ｃｍ3（ここでは５．０×１０17／ｃｍ3）としている。この濃度は、例えばｎ型電流分散層３の２倍以上の濃度とされ、逆バイアス時（後述するドレイン電極１４に電圧が印加された時）にｎ型電流分散層３との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。
　さらに、複数本が並列されたトレンチ７のうち隣り合うもの同士の間に、ｐ型ベース領域４の底面に接しつつｎ-型ドリフト層２に達するように、ｐ型層にて構成されたｐ型ディープ層１１が形成されている。例えば、ｐ型ディープ層１１は、下面がｐ型ボトム層１０と同じ深さとされ、ここではｐ型ベース領域４の下面からの深さを１．３μｍとしている。ｐ型ディープ層１１におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、ｐ型ボトム層１０と同じ濃度とされている。このため、ｐ型ディープ層１１の濃度も、逆バイアス時（後述するドレイン電極１４に電圧が印加された時）にｎ型電流分散層３との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。
　また、ｎ+型ソース領域５およびｐ+型コンタクト層６の表面やゲート電極９の表面には、ソース電極１２やゲート配線（図示せず）が形成されている。ソース電極１２およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域５やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、これらのうち少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層６やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１２およびゲート配線は、層間絶縁膜１３上に形成されることで電気的に絶縁されており、層間絶縁膜１３に形成されたコンタクトホールを通じて、ソース電極１２はｎ+型ソース領域５およびｐ+型コンタクト層６と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
　そして、ｎ+型層１の裏面側にはｎ+型層１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
　このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
　まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域４に反転層が形成されない。したがって、ドレイン電極１４に正の電圧を加えたとしても、ｐ型ベース領域４内に到達することはできず、ソース電極１２とドレイン電極１４との間に電流が流れない。
　次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝１２００Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１４に電圧を加えても逆バイアスになる。このため、ｐ型ベース領域４とｎ型電流分散層３およびｎ-型ドリフト層２（電流拡散層２ａを含む）の間より、空乏層が広がる。このとき、ｐ型ベース領域４の濃度が２．０×１０17／ｃｍ3と高いため、ｎ型電流分散層３の濃度が１．０×１０17／ｃｍ3であっても、空乏層は殆どｎ-型ドリフト層２側に広がることになり、１０μｍ程の広がりとなる。このため、ｐ型ベース領域４がパンチスルーすることはなく、ソース電極１２とドレイン電極１４との間に電流は流れない。
　また、ゲート電圧が０Ｖになっているため、ドレイン－ゲート間にも電界がかかる。この場合、ｎ型不純物濃度が５．０×１０17／ｃｍ3のｐ型ボトム層１０がトレンチ７の底部を覆っているため、ｐ型ボトム層１０に侵入する空乏層は０．２μｍ以下となる。すなわち、空乏層の広がりが不純物濃度に反比例し、かつ、ｎ-型ドリフト層２の空乏層の広がりが１０μｍ程で、ｐ型ボトム層１０の不純物濃度がｎ-型ドリフト層２の５０倍以上なので、上記した値程度しかｐ型ボトム層１０内に空乏層が広がらない。このため、トレンチ７まで空乏層が到達しないので、ｐ型ボトム層１０に囲まれたトレンチ７の底部には電界の集中が殆ど起こらないようにできる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ７の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
　なお、トレンチ７のうちｐ型ベース領域４の下面から突き出してｐ型ボトム層１０に至るまでの間は、トレンチ７の周囲にｐ型層が存在しない領域となっている。しかしながら、ここではそのトレンチ７の突き出し量が少ないので電界集中は少なく、ドレイン電圧１２００Ｖにおいて、この突き出し部分に掛かる電界強度は４．４ＭＶ／ｃｍ程度となる。これは、ゲート酸化膜８に加わっても絶縁破壊されないレベルの電圧である。このため、本実施形態の構造によれば、ドレイン電極１４に１２００Ｖの電圧が印加されたとしてもゲート酸化膜８は破壊されず、耐圧１２００Ｖを達成することが可能となる。
　続いて、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝２Ｖ、ソース電圧＝０Ｖ）には、次のような動作を行う。具体的には、ＳｉＣは不純物濃度が例えば１．０×１０17／ｃｍ3のように高い場合、ソース電圧が０Ｖであってもｐ型ベース領域４が－３Ｖのように振舞うため、ｐ型ベース領域４からｎ型電流分散層３側に空乏層が広がる。この広がり量は、ｎ型電流分散層３の不純物濃度によって決まる。シミュレーションによって調べたところ、ｎ型電流分散層３の不純物濃度が８．０×１０15／ｃｍ3の場合には０．３μｍ、１．０×１０17／ｃｍ3の場合には０．０８μｍであった。
　図２は、本実施形態にかかるＭＯＳＦＥＴの各部の不純物濃度を上記した濃度とした場合のオン時における空乏層の広がり方を示している。空乏層は非常に高抵抗で電流が流れ難いが、本実施形態ではｎ-型ドリフト層２よりも高不純物濃度のｎ型電流分散層３を備えているため、空乏層の広がりが抑制される。このため、ｐ型ベース領域４とｐ型ボトム層１０との間においてトレンチ７がｎ型電流分散層３と接している部分により構成される電流蓄積層からｎ-型ドリフト層２までの間が空乏層で遮断されていない電流通路が確保され、オン抵抗が低減される。
　一方、図３は、本実施形態にかかるＭＯＳＦＥＴのうちｎ型電流分散層３を無くした構造においてオン時における空乏層の広がり方を示している。この図に示すように、ｎ型電流分散層３を形成していない場合、その部分がｎ-型ドリフト層２となり、ｎ-型ドリフト層２において空乏層が大きく広がることになる。このため、ｐ型ベース領域４とｐ型ボトム層１０との間においてトレンチ７がｎ-型ドリフト層２と接している部分も空乏層によって囲まれてしまい、電流通路が確保されなくなって、オン抵抗が高くなる。
　したがって、本実施形態のように、ｎ型電流分散層３を備えた構造とすることで、よりオン抵抗の低減を図ることが可能となる。
　そして、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域４のうちトレンチ７に接している表面に反転層が形成されると共に、ｎ型電流分散層３のうちトレンチ７に接している表面に電流蓄積層が形成される。このため、ソース電極１２から注入された電子はｎ+型ソース領域５からｐ型ベース領域４に形成された反転層および電流蓄積層を通った後、ｎ型電流分散層３に到達する。これにより、比較的高不純物濃度とされたｎ型電流分散層３内において電流の流れる範囲が広められた状態でソース電極１２とドレイン電極１４との間に電流を流すことができる。このとき、ｎ+型ソース領域５から電流蓄積層までの抵抗は０．６ｍΩ・ｃｍ2である。
　ここで、電子はｎ型電流分散層３のうち低抵抗である空乏層以外の経路を通ってｎ-型ドリフト層２に到達する。ここでの抵抗は０．４Ω・ｃｍ2であった。図３に示すようなｎ型電流分散層３が無い構造では、空乏層によって電流経路の大部分が塞がれてしまうため、高抵抗となり、０．８Ω・ｃｍ2であった。
　また、ｎ-型ドリフト層２に到達した電子は、ｎ+型層１を通り、ドレイン電極１４に到達する。このときのドリフト抵抗は、０．８Ω・ｃｍ2となり、ｎ+型層１の抵抗値は０．２５Ω・ｃｍ2となった。これらの抵抗は、図２、図３の構造共に同じである。
　したがって、図２に示した本実施形態の構造の場合、ゲート電圧を２０Ｖ、ゲート酸化膜８の厚みを７５ｎｍとしたとき、オン抵抗が２．０５（＝０．６＋０．４＋０．８＋０．２５）Ω・ｃｍ2という低オン抵抗を達成できる。これに対して、図３の構造では、オン抵抗が２．４５（＝０．６＋０．８＋０．８＋０．２５）となり、図２に示した本実施形態の構造と比べて０．４Ω・ｃｍ2大きくなる。このように、本実施形態のＭＯＳＦＥＴによれば、高耐圧に加えて低オン抵抗化も実現できる。
　次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について、図４（ａ）～図６（ｂ）を参照して説明する。
　〔図４（ａ）に示す工程〕
　まず、ｎ+型層１の上にｎ-型ドリフト層２が形成された構造のものを用意する。例えば、ｎ+型層１としてｎ+型ＳｉＣ基板を用意し、ｎ-型ドリフト層２をエピタキシャル成長させる。
　〔図４（ｂ）に示す工程〕
　ｎ-型ドリフト層２の表面に、ｎ型電流分散層３の一部を形成する。例えば、ｎ-型ドリフト層２の表層部に対してｎ型不純物（例えば窒素）をイオン注入すること、もしくはｎ-型ドリフト層２のエピタキシャル成長条件を途中で変更してｎ型不純物濃度を高めることにより、ｎ型電流分散層３を形成する。
　〔図４（ｃ）に示す工程〕
　ｎ型電流分散層３の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ボトム層１０およびｐ型ディープ層１１の形成予定領域においてマスク２０を開口させる。つまり、マスク２０にｐ型ボトム層１０およびｐ型ディープ層１１と同じストライプ状のレイアウトの開口部が形成されるようにする。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことでｐ型ボトム層１０を形成すると共にｐ型ディープ層１１の一部を形成する。その後、マスク２０を除去する。
　〔図５（ａ）に示す工程〕
　再び、ｐ型ボトム層１０およびｐ型ディープ層１１の一部が形成されたｎ型電流分散層３の表面にさらにエピタキシャル成長させ、ｎ型電流分散層３の残部を形成する。
　〔図５（ｂ）に示す工程〕
　ｎ型電流分散層３の表面にＬＴＯなどで構成されるマスク２１を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１１の形成予定領域においてマスク２１を開口させる。つまり、マスク２１にｐ型ディープ層１１と同じストライプ状のレイアウトの開口部が形成されるようにする。そして、マスク２１上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行った後、活性化を行うことでｐ型ディープ層１１の残部を形成する。その後、マスク２１を除去する。
　〔図５（ｃ）に示す工程〕
　ｎ型電流分散層３およびｐ型ディープ層１１の表面に、ｐ型ベース領域４をエピタキシャル成長させる。
　〔図６（ａ）に示す工程〕
　図示しないが、ｎ+型ソース領域５の形成予定領域が開口するマスクを形成したのち、このマスクの上からｎ型不純物（例えば窒素）をイオン注入し、その後、マスクを除去する。また、ｐ+型コンタクト層６の形成予定領域が開口するマスクを形成したのち、このマスクの上からｎ型不純物（例えばボロンやアルミニウム）をイオン注入し、その後、マスクを除去する。そして、活性化を行うことで、ｎ+型ソース領域５およびｐ+型コンタクト層６を形成する。
　〔図６（ｂ）に示す工程〕
　ｐ型ベース領域４、ｎ+型ソース領域５およびｐ+型コンタクト層６の上に、図示しないエッチングマスクを成膜したのち、トレンチ７の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７を形成する。この後、エッチングマスクを除去する。
　次に、ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ７内にゲート酸化膜８およびゲート電極９を残す。
　この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域５やｐ+型コンタクト層６に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１２やゲート配線を形成する。また、ｎ+型層１の裏面側にドレイン電極１４を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
　以上説明したように、本実施形態では、トレンチ７の底部を覆うようにｐ型ボトム層１０を形成しつつ、ｐ型ベース領域４とｎ-型ドリフト層２との間にｎ型電流分散層３を形成している。このため、トレンチ７の底部におけるゲート酸化膜８内での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となると共に、オン抵抗の低減を図ることが可能となる。
　ここで、ｐ型ボトム層１０にてトレンチ７のコーナー部を含めた底部を覆うようにしているが、これによる効果を明らかにするための実験を行った。すなわち、本実施形態のようにｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆った場合と、コーナー部を覆わずにトレンチ７の底面の下方にのみｐ型ボトム層１０を配置した場合とで、ｎ型電流分散層３の深さを変化させて比較実験を行った。具体的には、ｐ型ベース領域４の下面からのｎ型電流分散層３の深さを変化させ、ゲート酸化膜８に加わる電界強度やオン抵抗の変化について調べた。
　その結果、図７に示すように、ゲート酸化膜８に加わる電界強度（ゲート電界）については、ｎ型電流分散層３の深さに対して依存性を有しており、ｐ型ベース領域４の下面からのｎ型電流分散層３の深さが深くなるほど電界強度が大きくなることが確認された。そして、ｎ型電流分散層３の深さが０．５μｍの場合について比較すると、ｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆っていない場合には電界強度が５ＭＶ／ｃｍであったのに対し、コーナー部を覆った場合には電界強度が１ＭＶ／ｃｍであった。このため、ゲート酸化膜８に加わる電界強度について検討してみると、ｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆った場合の方が覆っていない場合と比較して電界強度を低下させられていた。
　また、ゲート酸化膜８の絶縁破壊を考慮すると、目標とする電界強度が例えば５ＭＶ／ｃｍになる。そして、それを実現することができるｎ型電流分散層３の深さは、トレンチ７のコーナー部をｐ型ボトム層１０によって覆った場合には１．１μｍ、覆っていない場合には０．５μｍとなる。したがって、トレンチ７のコーナー部をｐ型ボトム層１０によって覆うことで、より深い位置までｎ型電流分散層３を形成したとしても、ゲート酸化膜８の破壊を防止することが可能になると言える。
　一方、図８に示すように、ｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆わない場合において、ｎ型電流分散層３の深さが０．５μｍであったときのオン抵抗は、２．４ｍΩ・ｃｍ2となる。これに対して、コーナー部を覆う場合において、ｎ型電流分散層３の深さが１．１μｍであったときのオン抵抗は１．８ｍΩ・ｃｍ2となる。
　ここで、ｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆った場合、覆っていない場合と比較して、ｎ型電流分散層３の深さが同じであれば、覆っていない場合の方がオン抵抗が小さくなる。しかしながら、ｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆った場合には覆っていない場合よりもより深くまでｎ型電流分散層３の深さを深くでき、その場合には、覆った場合の方が覆っていない場合よりもオン抵抗を小さくできる。
　よって、ｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆うことはゲート酸化膜８内における電界緩和に大きな効果があり、低オン抵抗と低ゲート電界のトレードオフ改善を図ることが可能になる。
　なお、上記の目標とする特性、低オン抵抗かつ低ゲート電界を得るためには、ｎ型電流分散層３の深さがより深い方が良い。より詳しくは、ゲート酸化膜８に加わる電界強度が５ＭＶ／ｃｍ以下かつオン抵抗がｐ型ボトム層１０にてトレンチ７の底部のコーナー部を覆っていない場合の値以下となる特性を得るためには、ｎ型電流分散層３の深さが特にトレンチ７の底部よりも深い方が良い。さらに、ｐ型ボトム層１０よりもｎ型電流分散層３の深さが浅いか同じ深さまでである必要がある。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ型電流拡散層３の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図９に示すように、本実施形態では、ｎ型電流分散層３の上に配置したｐ型ベース領域４を濃度の異なる第１層４ａと第２層４ｂとによって構成している。第１層４ａは、表面側、つまりｐ型ベース領域４のうちｎ+型ソース領域５やｐ+型コンタクト層６側に位置する部分であり、第２層４ｂよりもｐ型不純物濃度が低く設定されている。例えば、第１層４ａは、表面からの深さが０．９５μｍ、ｐ型不純物濃度が５．０×１０16／ｃｍ-3とされている。この第１層４ａの上に表面からの深さが０．５μｍのｎ+型ソース領域５が形成されていることから、第１層４ａの厚みは０．４５μｍ程度とされている。第２層４ｂは、第１層４ａよりもｎ-型ドリフト層２側に配置されており、例えば厚みが０．０５μｍ、ｐ型不純物濃度が７．０×１０17／ｃｍ-3とされている。この他の構成については、第１実施形態と同様である。このような構造のＭＯＳＦＥＴは、基本的には第１実施形態と同様の製造方法によって製造可能である。つまり、ｐ型ベース領域４を形成する際に、エピタキシャル成長時の不純物濃度の導入量を第２層４ｂを形成する際と第１層４ａを形成する際とで異ならせるようにすれば、その他は第１実施形態と同様で良い。
　続いて、本実施形態にかかるＭＯＳＦＥＴの動作について説明する。
　まず、ゲート電極９にゲート電圧を印加する前の状態の動作は第１実施形態と同様である。次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝１２００Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１４に電圧を加えると、ｐ型ベース領域４とｎ型電流分散層３およびｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域４の濃度を第２層４ｂだけ高くしているため、空乏層はこの濃度の高い第２層４ｂで留まる。このため、ｐ型ベース領域３の全体の厚さが０．５μｍであっても、ｐ型ベース領域３がパンチスルーすることはなく、ソース電極１２とドレイン電極１４との間に電流は流れない。
　続いて、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝２Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加される。このため、ｐ型ベース領域４のうちトレンチ７に接している表面に反転層が形成されると共に、ｎ型電流分散層３のうちトレンチ７に接している表面に電流蓄積層が形成される。これにより、ソース電極１２から注入された電子はｎ+型ソース領域５からｐ型ベース領域４に形成された反転層および電流蓄積層を通った後、ｎ型電流分散層３に到達する。
　そして、ｎ+型ソース領域５から電流蓄積層までの抵抗は、ｐ型ベース領域４の厚さが第１実施形態よりも薄くなり、０．７μｍであったのが０．５μｍになったため、０．４ｍΩ・ｃｍ2となった。この他の部分の抵抗については、第１実施形態と同様である。このため、本実施形態の構造の場合、ゲート電圧を２０Ｖ、ゲート酸化膜８の厚みを７５ｎｍとしたとき、オン抵抗が１．８５（＝０．４＋０．４＋０．８＋０．２５）Ω・ｃｍ2という低オン抵抗を達成できる。これに対して、上記した図３の構造では、オン抵抗が２．４５であったことから、本実施形態の構造と比べて０．６Ω・ｃｍ2大きくなる。このように、本実施形態のＭＯＳＦＥＴによれば、高耐圧に加えて更なる低オン抵抗化も実現できる。
　（他の実施形態）
　本開示は上記した実施形態に限定されるものではなく、適宜変更が可能である。
　例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本開示を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本開示を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
　また、上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１４の形成工程に関しても、ソース電極１２の形成後などとしても構わない。

Claims (8)

  1. 　炭化珪素からなる第１または第２導電型の基板（１）と、
    　前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    　前記ドリフト層の上に形成され、かつ、該ドリフト層よりも第１導電型不純物濃度が高くされた炭化珪素からなる電流分散層（３）と、
    　前記電流分散層の上に形成された第２導電型の炭化珪素からなるベース領域（４）と、
    　前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（５）と、
    　前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本がストライプ状に並列されたトレンチ（７）と、
    　前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、
    　前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
    　前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１２）と、
    　前記基板の裏面側に形成されたドレイン電極（１４）と、
    　前記ベース領域よりも下方に配置され、前記トレンチの底部におけるコーナー部を含めて該トレンチの底部を覆い、前記電流分散層以上の深さとされた第２導電型のボトム層（１０）と、を有し、
    　前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域と前記電流分散層および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置。
  2. 　前記電流分散層は、前記トレンチの底部よりも深い位置まで形成されている請求項１に記載の炭化珪素半導体装置。
  3. 　複数本が並列された前記トレンチのうち隣り合うもの同士の間において、前記ベース領域に接しつつ前記ドリフト層に達する第２導電型のディープ層（１１）が備えられている請求項１または２に記載の炭化珪素半導体装置。
  4. 　前記ボトム層および前記ディープ層の不純物濃度は、前記ドレイン電極に対して電圧が印加される逆バイアス時に、前記電流分散層との境界部から広がる空乏層によって完全空乏化しない濃度に設定されている請求項３に記載の炭化珪素半導体装置。
  5. 　前記ボトム層および前記ディープ層の不純物濃度は、前記電流分散層の不純物濃度の２倍以上とされている請求項４に記載の炭化珪素半導体装置。
  6. 　前記ベース領域は、前記ソース領域側に位置する第１層（４ａ）と前記電流分散層側に位置する第２層（４ｂ）とを有し、前記第２層の方が前記第１層よりも不純物濃度が高くされている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 　前記電流分散層の不純物濃度は、炭化珪素の内部電位によって該電流分散層内に伸びる空乏層の距離の２倍よりも前記ベース領域と前記ボトム層との間の距離の方が大きくなる濃度に設定されている請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  8. 　前記炭化珪素の内部電位によって該電流分散層内に伸びる空乏層の距離は、真空の誘電
    率をε0、素電荷をｑ、炭化珪素の比誘電率をＫｓ、炭化珪素の内部電位をΨｄとして、
    Figure JPOXMLDOC01-appb-M000002
     　である請求項７に記載の炭化珪素半導体装置。
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