JPWO2017043606A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JPWO2017043606A1
JPWO2017043606A1 JP2017538525A JP2017538525A JPWO2017043606A1 JP WO2017043606 A1 JPWO2017043606 A1 JP WO2017043606A1 JP 2017538525 A JP2017538525 A JP 2017538525A JP 2017538525 A JP2017538525 A JP 2017538525A JP WO2017043606 A1 JPWO2017043606 A1 JP WO2017043606A1
Authority
JP
Japan
Prior art keywords
trench
silicon carbide
base region
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017538525A
Other languages
English (en)
Other versions
JP6741010B2 (ja
Inventor
弘 塩見
弘 塩見
秀憲 北井
秀憲 北井
福田　憲司
憲司 福田
秀人 玉祖
秀人 玉祖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of JPWO2017043606A1 publication Critical patent/JPWO2017043606A1/ja
Application granted granted Critical
Publication of JP6741010B2 publication Critical patent/JP6741010B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

炭化珪素半導体装置は、基板と、ドリフト層と、第１ベース領域と、トレンチ電流拡散層と、第２ベース領域と、ボディー領域と、ソース領域と、コンタクト領域と、トレンチとゲート絶縁酸化膜と、ゲート電極と、ソース電極と、ドレイン電極とを有している。電流拡散層は、分離した第１ベース領域の間を埋める。第２ベース領域は、トレンチ電流拡散層の両側に設けられている。ボディー領域は、トレンチ電流拡散層と第２ベース領域との上に設けられている。ソース領域は、ボディー領域の上に設けられている。トレンチは、ソース領域の表面から、ソース領域とのボディー領域を貫通しトレンチ電流拡散層に達するように設けられている。トレンチの底面は、第１ベース領域の中央部と垂直方向に離間して重なり合っている。中央部の水平方向の幅は、トレンチの底面の幅よりも大きい。

Description

本開示は、炭化珪素半導体装置に関する。本出願は、２０１５年９月９日に出願した日本特許出願である特願２０１５−１７７６６４号と、２０１５年９月９日に出願した日本特許出願である特願２０１５−１７７６８５号と、２０１５年９月９日に出願した日本特許出願である特願２０１５−１７７７０１号とに基づく優先権を主張し、当該日本特許出願に記載された全ての記載内容を援用するものである。また本出願は、日本特許出願である特願２０１４−１３４８９８号に記載された全ての記載内容を援用するものである。
炭化ケイ素(SiC)パワー半導体は、スイッチング損失の劇的な減少のために、供給電源を含む各種の電源装置、太陽光発電コンバーター、空調機、エレベーターや鉄道車両のモーター制御に用いられている。
埋め込みによる損傷を避けるために、低濃度不純物を注入したp型エピタキシャル層を利用した埋め込み・エピタキシャル層型MOSFETが開発されてきた(非特許文献１)。
国際公開第２０１３／１５７２５９号 特開２００８−１４７２３２号公報
S.Harada, M.Kato, M.Okamoto, T.Yatsuo, K.Fukuda and K.Arai, Mater. Sci. Forum 527-529 (2006) 1281
本開示に係る炭化珪素半導体装置は、基板と、ドリフト層と、第１ベース領域と、トレンチ電流拡散層と、第２ベース領域と、ボディー領域と、ソース領域と、コンタクト領域と、トレンチとゲート絶縁酸化膜と、ゲート電極と、ソース電極と、ドレイン電極とを備えている。基板は、第１導電型を有しかつ炭化珪素からなる。ドリフト層は、基板の上に設けられ、第１導電型を有しかつ炭化珪素からなる。第１ベース領域は、ドリフト層の上に設けられ、中央と中央の両側とに分離し、第２導電型を有しかつ炭化珪素からなる。電流拡散層は、分離した第１ベース領域の間を埋める。トレンチ電流拡散層は、第１ベース領域と電流拡散層との上に設けられ、第１導電型を有しかつ炭化珪素からなる。第２ベース領域は、トレンチ電流拡散層の両側に設けられ、第２導電型を有しかつ炭化珪素からなる。ボディー領域は、トレンチ電流拡散層と第２ベース領域との上に設けられ、第２導電型を有しかつ炭化珪素からなる。ソース領域は、ボディー領域の上に設けられ、第１導電型を有しかつ炭化珪素からなる。コンタクト領域は、第２導電型を有しかつ炭化珪素からなる。トレンチは、ソース領域の表面から、ソース領域とのボディー領域を貫通しトレンチ電流拡散層に達するように設けられている。ゲート絶縁酸化膜は、トレンチの内壁面とソース領域の一部を覆うように設けられている。ゲート電極は、トレンチ内に設けられている。ソース電極は、ソース領域およびコンタクト領域の一部を覆いボディー領域に電気的に接続されている。ドレイン電極は、基板の裏面側に設けられている。トレンチの底面は、第１ベース領域の中央部と垂直方向に離間して重なり合っている。中央部の水平方向の幅は、トレンチの底面の幅よりも大きい。
図１Ａは、本開示のSiCトレンチ型半導体装置の第１例の断面図である。 図１Ｂは、本開示のSiCトレンチ型半導体装置の第１ベース領域の図２ＫにおけるIB-IB線に沿った断面図である。 図２Ａは、SiCトレンチ型半導体装置を作製する第１工程図である。 図２Ｂは、SiCトレンチ型半導体装置を作製する第２工程図である。 図２Ｃは、SiCトレンチ型半導体装置を作製する第３工程図である。 図２Ｄは、SiCトレンチ型半導体装置を作製する第４工程図である。 図２Ｅは、SiCトレンチ型半導体装置を作製する第５工程図である。 図２Ｆは、SiCトレンチ型半導体装置を作製する第６工程図である。 図２Ｇは、SiCトレンチ型半導体装置を作製する第７工程図である。 図２Ｈは、SiCトレンチ型半導体装置を作製する第８工程図である。 図２Ｉは、SiCトレンチ型半導体装置を作製する第９工程図である。 図２Ｊは、SiCトレンチ型半導体装置を作製する第１０工程図である。 図２Ｋは、SiCトレンチ型半導体装置の第２例を表す断面図である。 図３は、オン抵抗と耐圧の、第１ベース領域の幅依存性を示す図である。 図４は、トレンチの酸化膜の最大電界強度（Ｅｏｘ）のドレイン電圧依存性を示す図である。 図５は、オン抵抗と耐圧の、セルピッチ依存性を示す図である。 図６は、オン抵抗のボディー領域１０７を形成するp型エピタキシャル膜の濃度依存性示す図である。 図７は、第１ベース領域と第２ベース領域が段差構造である場合のシミュレーションにおいてチャンネル電流の広がりと、ドレイン電流とドレイン電圧との関係を表す図である。 図８は、第１ベース領域接続部間距離(奥方向)と特性オン抵抗および帰還容量の関係を表す図である。 図９Ａは、従来構造の半導体外周構造を表す図である。 図９Ｂは、本開示の実施形態２−１の半導体外周構造を表す図である。 図９Ｃは、本開示の実施形態２−１の変形例の半導体外周構造を表す図である。 図１０Ａは、従来構造の半導体外周構造を表す図である。 図１０Ｂは、本開示の実施形態２−２の半導体外周構造を表す図である。 図１１Ａは、従来構造の半導体外周構造を表す図である。 図１１Ｂは、本開示の実施形態２−３の半導体外周構造を表す図である。 図１２Ａは、本開示の半導体外周構造における不純物濃度を表す図である。 図１２Ｂは、従来例の半導体外周構造における不純物濃度を表す図である。 図１３Ａは、本開示の半導体外周構造における電界集中を表す図である。 図１３Ｂは、従来例の半導体外周構造における電界集中を表す図である。 図１４Ａは、本開示によるトレンチエッチング後であってマスク除去前の走査型電子顕微鏡によるトレンチ断面写真である。 図１４Ｂは、図１４Ａに初期のマスク３１３を重ね合わせた説明図である。 図１４Ｃは、本開示によるトレンチエッチングにおけるサブトレンチ抑制薄膜を説明する概念図である。写真のスケールは、１目盛り0.2μm、１０目盛りで2.00μmである(図１８、図１９Ａ〜図１９Ｄについて同じ)。 図１５は、本開示によるアニール処理を行うアニール処理装置の概略図である。 図１６は、本開示によるトレンチ幅と耐圧、オン抵抗の関係を表す図である。 図１７Ａは、本開示によるアニール処理をする前のダメージを有するトレンチ側壁のSEM画像である。 図１７Ｂは、固形SiCと温度1500℃で本開示によるアニール処理をした後のダメージが除去され滑らかなトレンチ側壁のSEM画像である。 図１８は、トレンチ加工後の走査型電子顕微鏡によるトレンチ断面写真である。 図１９Ａは、表２のサンプル１の条件でトレンチ加工後にアニール処理したときのトレンチの走査型電子顕微鏡による断面写真である。 図１９Ｂは、表２のサンプル２の条件でトレンチ加工後にアニール処理したときのトレンチの走査型電子顕微鏡による断面写真である。 図１９Ｃは、表２のサンプル３の条件でトレンチ加工後にアニール処理したときのトレンチの走査型電子顕微鏡による断面写真である。 図１９Ｄは、表２のサンプル４の条件でトレンチ加工後にアニール処理したときのトレンチの走査型電子顕微鏡による断面写真である。 図２０は、実施形態３の縦型炭化珪素半導体装置の製造方法を示すフローチャートである。 図２１は、実施形態３の縦型炭化珪素半導体装置の製造方法の変形例を示すフローチャートである。
［本開示が解決しようとする課題］
SiCトレンチ型MOSFETは、トレンチ側壁に高いセル密度と高いチャンネル移動度があり、低いオン抵抗を有する事が期待されている。しかし同時に、トレンチ底のゲート酸化膜と高いチャンネル移動度を有するチャンネルを形成するpエピタキシャル層において高電界になると予想される。高電界は、ゲート酸化膜の信頼性と、高いチャンネル移動度を有する低濃度不純物が注入されたp-エピタキシャル層のパンチ・スルーとに問題を引き起こす。
SiCトレンチ型MOSFETの作製では、高耐圧に作製できても、低オン抵抗の実現が難しかったり(非特許文献１)、低オン抵抗を実現しながら高耐圧破壊の抑制が難しかったり(特許文献１、特許文献２)、両立は困難である。本開示は、高耐圧での破壊を抑制して、低オン抵抗を実現することを目的とする。
［本開示の効果］
本開示では、SiCトレンチ型半導体装置のトレンチ底直下に離間してn-ドリフト層にトレンチ底を保護するようにpベース層を埋め込む。またソース領域とチャンネル領域の周辺の諸特性を最適化して高耐圧、かつ、低オン抵抗を実現する。トレンチ底直下に離間して埋め込まれて形成されたpベース層により効率よくゲート酸化膜に集中する高電界を下げる事ができる。またそれぞれp-エピタキシャル層、n-エピタキシャル層から構成されたチャネル層とトレンチ電流拡散層により、低オン抵抗を実現できる。
［実施形態の説明］
最初に本開示の実施形態を列記して説明する。
（１）本開示に係る炭化珪素半導体装置は、基板と、ドリフト層と、第１ベース領域と、トレンチ電流拡散層と、第２ベース領域と、ボディー領域と、ソース領域と、コンタクト領域と、トレンチとゲート絶縁酸化膜と、ゲート電極と、ソース電極と、ドレイン電極とを備えている。基板は、第１導電型を有しかつ炭化珪素からなる。ドリフト層は、基板の上に設けられ、第１導電型を有しかつ炭化珪素からなる。第１ベース領域は、ドリフト層の上に設けられ、中央と中央の両側とに分離し、第２導電型を有しかつ炭化珪素からなる。電流拡散層は、分離した第１ベース領域の間を埋める。トレンチ電流拡散層は、第１ベース領域と電流拡散層との上に設けられ、第１導電型を有しかつ炭化珪素からなる。第２ベース領域は、トレンチ電流拡散層の両側に設けられ、第２導電型を有しかつ炭化珪素からなる。ボディー領域は、トレンチ電流拡散層と第２ベース領域との上に設けられ、第２導電型を有しかつ炭化珪素からなる。ソース領域は、ボディー領域の上に設けられ、第１導電型を有しかつ炭化珪素からなる。コンタクト領域は、第２導電型を有しかつ炭化珪素からなる。トレンチは、ソース領域の表面から、ソース領域とのボディー領域を貫通しトレンチ電流拡散層に達するように設けられている。ゲート絶縁酸化膜は、トレンチの内壁面とソース領域の一部を覆うように設けられている。ゲート電極は、トレンチ内に設けられている。ソース電極は、ソース領域およびコンタクト領域の一部を覆いボディー領域に電気的に接続されている。ドレイン電極は、基板の裏面側に設けられている。トレンチの底面は、第１ベース領域の中央部と垂直方向に離間して重なり合っている。中央部の水平方向の幅は、トレンチの底面の幅よりも大きい。
（２）上記（１）に係る炭化珪素半導体装置において、トレンチの底面と中央部とは、垂直方向に0.05μｍ以上0.5μｍ以下離間していてもよい。
（３）上記（２）に係る炭化珪素半導体装置において、中央部の水平方向の幅は、トレンチの底面の幅よりも0.1μ以上0.5μm以下大きくてもよい。
（４）上記（３）に係る炭化珪素半導体装置において、電流拡散層の不純物濃度は、1.0×1016cm-3以上4.0×1017cm-3以下であり、かつ、第１ベース領域の中央部と両側部の各々との間にある電流拡散層の水平方向の幅は、0.7μm以上1.5μm以下であってもよい。
（５）上記（４）に係る炭化珪素半導体装置において、ボディー領域の垂直方向の厚みは、0.5μm以上1.5μm以下であり、かつ、ボディー領域の不純物濃度は、1.0×1016cm-3以上3.0×1017cm-3以下であってもよい。ソース領域の垂直方向の厚みは、0.1μm以上0.4μm以下であり、かつ、ソース領域の不純物濃度は、2.0×1018cm-3以上1.0×1020cm-3以下であってもよい。トレンチ電流拡散層の垂直方向の厚みは、0.3μm以上1.0μm以下であってもよい。トレンチ電流拡散層の不純物濃度は、5.0×1016cm-3以上1.0×1017cm-3以下であってもよい。
（６）上記（２）〜（５）のいずれかに係る炭化珪素半導体装置において、第１ベース領域の中央部と第１ベース領域の両側部の各々との水平方向における第１離間距離は、第１ベース領域の中央部と第２ベース領域の端部との水平方向における第２離間距離よりも大きくてもよい。第１離間距離と第２離間距離との差は、0.2μm以上であり、第１ベース領域の厚み以下であり、かつ0.6μm以下であってもよい。
（７）上記（６）に係る炭化珪素半導体装置において、第１ベース領域の中央部と第１ベース領域の両側部の各々は、第１ベース領域接続部によりに接続されていてもよい。第１ベース領域接続部は、第１ベース領域の長手方向において周期的に設けられていてもよい。
（８）上記（７）に係る炭化珪素半導体装置において、長手方向において隣り合う２つの第１ベース領域接続部の間隔は、10μm以上200μm以下であってもよい。
［実施形態の詳細］
次に、本開示の実施形態の詳細について説明する。なお以下の図において、同一または相当部分には同一符号を付している。また、以下に記載する各実施形態の少なくとも一部を組み合わせてもよい。
＜実施形態１＞
（実施形態１−１）
図１Ａ、図１Ｂおよび図２Ｋは、本開示のSiCトレンチ型半導体装置（炭化珪素トレンチ型MOSFET（Metal Oxide Semiconductor Field Effect Transistor））の構成を示す図である。
SiCトレンチ型半導体装置は、基板１０１と、ドリフト層１０２と、第１ベース領域１０３(PBA1)と、電流拡散層１０４と、トレンチ電流拡散層１０５と、第２ベース領域１０６(PBA2)と、ボディー領域１０７と、ソース領域１０８と、コンタクト領域１０９と、トレンチ１１０と、絶縁酸化膜１１１(ゲート絶縁膜)と、ゲート電極１１２と、ソース電極１１３と、ドレイン電極１１４とを含む。第１ベース領域１０３は、第１ベース領域中央部１０３ａと、第１ベース領域左側部１０３ｂと、第１ベース領域右側部１０３ｃと、第１ベース領域接続部１０３ｄとを有する。
基板１０１は、炭化珪素からなる。基板１０１は、第１導電型を有する。ドリフト層１０２は、基板の上に形成されている。ドリフト層１０２は、炭化珪素からなる。ドリフト層１０２は、低不純物濃度の第１導電型（ｎ型）を有する。第１ベース領域１０３と電流拡散層１０４とは、ドリフト層１０２の上に形成されている。第１ベース領域１０３は、炭化珪素からなる。第１ベース層１０３は、高不純物濃度の第２導電型（ｐ型）を有する。第１ベース領域１０３は、断面視において、中央と、中央の両側とに分離している。第１ベース領域中央部１０３ａの両側に、第１ベース領域左側部１０３ｂと第１ベース領域右側部１０３ｃとがある。電流拡散層１０４は、分離した第１ベース領域１０３の間を埋めている。
トレンチ電流拡散層１０５と第２ベース領域１０６とは、第１ベース領域１０３と電流拡散層１０４の上に形成されている。トレンチ電流拡散層１０５は、炭化珪素からなる。トレンチ電流拡散層１０５は、高不純物濃度の第１導電型を有する。第２ベース領域１０６は、トレンチ電流拡散層１０５の両側に形成されている。第２ベース領域１０６は、炭化珪素からなる。第２ベース領域１０６は、高不純物濃度の第２導電型を有する。
ボディー領域１０７は、トレンチ電流拡散層１０５と第２ベース領域１０６との上に形成されている。ボディー領域１０７は、炭化珪素からなる。ボディー領域１０７は、第２導電型を有する。ソース領域１０８は、ボディー領域１０７の上に形成されている。ソース領域１０８は、炭化珪素からなる。ソース領域１０８は、高不純物濃度の第１導電型を有する。ソース領域１０８は、ボディー領域１０７の両側に形成されている。コンタクト領域１０９は、炭化珪素からなる。コンタクト領域１０９は、ソース領域１０８とほぼ同じ高さを有する。コンタクト領域１０９は、高不純物濃度の第２導電型を有する。
トレンチ１１０は、ソース領域１０８の表面からソース領域１０８とのボディー領域１０７を貫通しトレンチ電流拡散層１０５に達するように略垂直に形成されている。ゲート絶縁酸化膜１１１は、トレンチ１１０の内壁面とソース領域１０８の一部を覆うように形成されている。ゲート電極１１２は、トレンチ１１０内において、絶縁酸化膜の中に形成されている。ゲート電極は、トレンチ内に設けられている。ソース電極１１３は、ソース領域１０８およびコンタクト領域１０９の一部を覆う。ソース電極１１３は、ボディー領域１０７に電気的に接続されている。ドレイン電極１１４は、基板１０１の裏面側に形成されている。
トレンチ１１０の底面は分離した第１ベース領域１０３の中央部１０３ａと垂直方向に離間して重なり合っている。中央部１０３ａの水平方向（トレンチの底面と平行な方向）の幅はトレンチ１１０の底面の幅よりも大きい。
トレンチ１１０の底面と、分離した第１ベース領域１０３の中央部１０３ａとは、垂直方向に0.05μm以上0.5μm以下離間していてもよい。中央部１０３ａの水平方向の幅は、トレンチ１１０の底面の幅よりも0.1μm以上0.5μm以下大きくてもよい。電流拡散層１０４の不純物濃度は1.0×1016cm-3以上4.0×1017cm-3以下であってもよい。第１ベース領域１０３の中央部１０３ａと、各両側部の第１ベース領域１０３（第１ベース領域左側部１０３ｂまたは第１ベース領域右側部１０３ｃ）との間にある電流拡散層１０４の水辺方向の幅は0.7μm以上1.5μm以下であってもよい。
ボディー領域１０７の垂直方向（トレンチの底面に垂直な方向）の厚みは0.5μm以上1.5μm以下であってもよい。ボディー領域１０７の不純物濃度は、1.0×1016cm-3以上3.0×1017cm-3以下であってもよい。ソース領域の垂直方向の厚みは、0.1μm以上0.4μm以下であってもよい。ソース領域の不純物濃度は、2.0×1018cm-3以上1.0×1020cm-3以下であってもよい。トレンチ電流拡散層１０５の垂直方向の厚みは0.3μm以上1.0μm以下であってもよい。トレンチ電流拡散層１０５の不純物濃度は、5.0×1016cm-3以上1.0×1017cm-3以下であってもよい。
第１ベース領域中央部１０３ａと、第１ベース領域の両側部の各々（第１ベース領域左側部１０３ｂまたは第１ベース領域右側部１０３ｃ）との電流拡散層１０４を挟む離間距離１２２（第１離間距離）は、第１ベース領域中央部１０３ａと第２ベース領域１０６の側部との電流拡散層１０４を挟む水平方向の離間距離１２３（第２離間距離）よりも大きくてもよい。離間距離１２２と水平方向離間距離１２３との差は、0.2μm以上で、第１ベース領域の厚み以下であり、かつ0.6μm以下であってもよい。
第１ベース領域中央部１０３ａと第１ベース領域左側部１０３ｂとは、その長手方向において各第１ベース領域接続部３ｄにより周期的に接続されていてもよい（図１Ｂ参照）。第１ベース領域中央部１０３ａと第１ベース領域右側部１０３ｃとは、その長手方向において各第１ベース領域接続部３ｄにより周期的に接続されていてもよい。第１ベース領域の長手方向に隣接する第１ベース領域接続部３ｄの接続間隔（つまり長手方向において隣り合う２つの第１ベース領域接続部の間隔）は10μm以上200μm以下であってもよい。
次に、図２Ａ−図２Ｋに従って、SiCトレンチ型半導体装置の作製方法を説明する。
図２Ａは、4H-SiC基板の作製を示した図である。最初に、150mmφの4H-SiC{0001}基板を用意する。この基板は、改良レーリー法により成長させたインゴットをスライスし、鏡面研磨することにより作成したものである。基板の抵抗率は0.017Ωcmで、厚さは400μｍである。
図２Ｂは、SiCエピタキシャル成長によるドリフト層の作製を示した図である。CVD(Chemical Vapor Deposition)装置で、基板１０１の上に窒素ドープ濃度が8×1015cm-3で、膜厚が10μmの1200Ｖ耐圧の素子用のドリフト層を作製する。基板温度は1550℃、原料ガスは、シラン、プロパン、ドーパントガスは、窒素、キャリアガスは水素であり圧力は100mbar(10kPa)とする。
図２Ｃは、イオン注入のためのマスク形成を示す図を表しており、例えば膜厚が1.6μmのTEOS酸化膜１１５を形成する。RFエッチング(CHF3+O2)で、スルー膜80nmを残して注入部をエッチングする。
図２Ｄは、基板上のドリフト層１０２にスルー膜を介してAlイオン注入を行い、第１ベース領域１０３を作製する工程図である。第１ベース領域中央部１０３ａを作製する所定のマスクをして、濃度2×1018cm-3以上9×1018cm-3以下のAlイオン注入を、深さ0.5以上1.5μm以下で行う。
図２Ｅは、第１ベース領域１０３を作製したマスク酸化膜を除去してから、再度80nmスルー膜を形成して、スルー膜を通して窒素イオンを注入して電流拡散層１０４を作成する工程を示す図である。電流拡散層１０４の濃度は2×1016cm-3以上2×1017cm-3以下である。濃度が2×1016cm-3より小さいと抵抗が高くなり、電流拡がり層の役割を果たさない。濃度が2×1017cm-3より大きいと第１ベース領域１０３との間でアバランシェ絶縁破壊が発生する。電流拡散層１０４の濃度は、より好ましくは3×1016cm-3以上1×1017cm-3以下である。電流拡散層１０４の水平方向の幅は0.7μm以上1.5μm以下が望ましい。電流拡散層１０４は、ドリフト層１０２に、窒素イオンを注入して形成される。
図２Ｆは、n型エピタキシャル膜(トレンチ電流拡散層１０５)を、所定の濃度、厚みを0.3μm以上1.0μm以下で作製し、その後第２ベース領域１０６を作製する工程図を表している。トレンチ電流拡散層１０５の濃度は、2×1016cm-3以上2×1017cm-3以下の間である。濃度が2×1016cm-3より小さいと高抵抗になり、トレンチ電流拡散層の機能を果たさない。濃度が2×1017cm-3より大きいとpエピタキシャル層に形成されるチャネルの閾値を下げるという悪影響が発生する。濃度はさらに望ましくは5×1016cm-3以上1×1017cm-3以下である。トレンチ電流拡散層１０５の厚みは、0.3μm以上、1.0μm以下が望ましい。厚みが0.3μmより小さいと、横方向に広がるための抵抗が高くなりトレンチ電流拡散層の役割を果たさなくなる。厚みが1.0μmより大きいと、ドリフト層から電界がトレンチの酸化膜にまで進入して酸化膜の信頼性が落ちる。トレンチ電流拡散層１０５は濃度を調整してエピタキシャル成長のみで作成できるが、エピキシャル成長で膜を形成後、濃度をイオン注入で制御することもできる。エピタキシャル成長のみで作製するとイオン注入ダメージがなく、トレンチ電流拡散層１０５の抵抗が下がり望ましい。エピタキシャル成長後に、イオン注入で濃度を最適化する場合は、トレンチ電流拡散層５とチャネルの出口部に近い、上部の濃度を上げて、チャネルから電流の広がりを促進すると同時に、第１ベース領域に近いトレンチ電流拡散層１０５の下部の濃度を下げることで、電界が第１ベース領域の間から進入してアバランシェ絶縁破壊が発生することを抑制できる。第２ベース領域１０６は、所定のマスクをして(図示せず)、濃度が2×1018cm-3以上9×1018cm-3以下、深さが0.5μm以上1.0μm以下で、Alイオン注入すると第２ベース領域６が両側に作製される。
図２Ｇは、ボディー領域１０７のためのp型エピタキシャル膜の作製を示す工程図である。p型エピタキシャル膜は、濃度を１×1016cm-3以上3×1017cm-3以下とし、厚みを0.5μm以上1.5μm以下とし、望ましくは0.7μm以上1.3μm以下とする。厚みが0.7μｍより小さいと短チャネル効果が発生する。また厚みが1.3μｍより大きいと、チャネル抵抗が大きくなりすぎる。あるいは、nエピタキシャル層を形成して、イオン注入でその一部をp層にしてもよい。
図２Ｈは、ソース領域８とコンタクト領域１０９の作製を示す工程図である。ソース領域１０８は、ボディー領域１０７のためのp型エピタキシャル膜に燐イオンを注入して作製する。濃度は2×1018cm-3以上1×1020cm-3以下とし、深さは0.1μm以上0.4μm以下として高濃度n型ソース領域１０８を形成する。この濃度より小さいとソース電極の接触抵抗が上昇する。この濃度より大きいと結晶性を劣化させてリーク電流が増えるだけでなく、イオン注入による不純物の広がりで実質のチャネル長が短くなり閾値を下げてしまう。
続いて、コンタクト領域１０９形成のための酸化膜マスクを形成後、Alを部分的にイオン注入してコンタクト領域１０９を作製する。濃度は2×1018cm-3以上10×1018cm-3以下とし、深さは0.1μm以上1.5μm以下として、高濃度p型コンタクト領域を形成する。イオン注入の深さはp-層に、より望ましくはp+層まで深く注入するのが良い。この後、表面酸化膜を除去し、保護膜を形成してAr雰囲気中、活性化アニールを行う。温度は1600℃以上1750℃以下とし、時間は5分以上30分以下で行う。
図２Ｉは、トレンチ１１０を形成する工程図である。まず膜厚が1.6μmのTEOS酸化膜をエッチングマスクとして形成し、RFエッチング(CHF3+O2)を用いてトレンチエッチング用開口を形成する。その後、該酸化膜をマスクとしてSF6とO2ガスを用いてエッチングによりトレンチ１１０を形成する。
トレンチ底部はn型エピタキシャル膜(トレンチ電流拡散層１０５)に露出し、トレンチ直下の第１ベース領域中央部１０３ａに接しないように、かつ、トレンチ上から見て第１ベース領域中央部と重複しその両翼で均等に覆われるようにする。トレンチ深さは0.5μm以上2.3μm以下とする。トレンチ幅は0.5μm以上3μm以下とする。トレンチ底部と第１ベース領域中央部１０３ａの離間距離は0.05μm以上0.5μm以下とする。
図２Ｊは、ゲート絶縁酸化膜１１を作製する工程を示す図である。絶縁酸化膜１１１は、温度1100℃以上1370℃以下で、O2ドライ酸化により、厚みが50nm以上150nm以下になるように作製する。その後、温度1100℃以上1370℃以下、N2O(N2 10%希釈)にて、30分以上360分以下の間アニールする。あるいは、堆積酸化膜で厚み50nm以上150nm以下とした後、同条件でアニールしてもよい。
図２Ｋは、本開示のSiCトレンチ型半導体装置を表す完成図である。ポリシリコン製ゲート電極１１２を作製し、ソース電極１１３をNi/Tiスパッタ形成後、1000℃で2分のRTA(Rapid Thermal Anneal)を行う。
さらに、TEOS/PSGを材料とする層間絶縁膜１１８を作製する。次に、AlSiをスパッタ法で形成してソース配線１１９とする。次に、窒化膜／ポリイミドからなる保護膜１２０を作製する。最後にドレイン電極１１４を作製して本開示のSiC半導体装置が完成する。
以上のように構成される炭化珪素トレンチ型MOSFETでは、ゲート電極１１２に正の電圧を印加した場合には、トレンチ１１０側壁のゲート絶縁膜１１１と接するｐ型炭化珪素チャネル層(ボディー領域１０７)の界面近傍付近に反転層が形成され、MOSFETがオンする。チャネルから流れ出た電子はトレンチ電流拡散層１０５に拡がり、第１ベース領域１０３の間を経てドリフト層１０２に流れ出る。トレンチ電流拡散層１０５と電流拡散層１０４の導電性が高いことで低いオン抵抗を実現できる。
一方、ゲート電極１１２に電圧を印加しない場合には、埋込領域(pベース領域)とドリフト層１０２の間に広がる空乏層に電界がかかる。アバランシェ発生時にはトレンチ電流拡散層１０５でゲート酸化膜１１１が離間しているため高い電界がかからない。また、埋込領域とボディー領域１０７でソース領域１０８が離間されていることでソース領域１０８の電界が緩和され、ソース領域１０８の濃度を下げてもパンチ・スルーによるアバランシェの発生を抑制できる。
本開示では、SiCトレンチ型半導体装置のトレンチ底直下に、トレンチ底から離間して、トレンチ底を保護するようにpベース層からなる第１ベース領域中央部１０３ａをn-ドリフト層１０２に埋め込んでいる。従って、本開示では低濃度でかつエピタキシャル層であるトレンチ電流拡散層１０５の上に酸化膜が形成されている。
この利点は、離間しないでイオン注入層である第１ベース領域中央部１０３ａがトレンチ底に露出した状態で酸化膜形成のための高温熱処理をすると、イオン注入層がバンチングし粗面になり、局所的な電界集中が発生し、耐圧低下、リーク電流が増す等の問題が発生することを避けられることである。
また、離間すると、絶縁酸化膜１１１と、高濃度のp層である第２ベース領域１０６と第１ベース領域中央部１０３ａとの間に低濃度のn層であるトレンチ電流拡散層１０５が挟まれることにより、絶縁酸化膜１１１への電界集中が低下されることになる。従って、離間距離は、第１ベース領域中央部１０３ａのイオン注入層の表面がバンチングしない程度に離れていればよい(イオン注入層の表面がトレンチ底に直に露出しない程度)。ただし、離間しすぎて電流パスが長くなりオン抵抗特性が高くならない程度がよい。
（実施形態１−２）
図３は、実施形態１−１で作製したSiC半導体装置のトレンチ底に設置した第１ベース領域中央部１０３ａの幅に対する耐圧（ブレークダウン電圧）と特性オン抵抗との関係を示す図である。トレンチ１１０の底幅を１μｍに固定して、第１ベース領域中央部１０３ａの幅を0(無し)、1μm(トレンチ１０の底と同じ幅)、1.4μm(片側0.2μm、全体で0.4μm)、1.8μm(片側0.4μm、全体で0.8μm)の４条件のMOSFETを製作した。
第１ベース領域中央部１０３ａの幅が1.8μmと1.4μmで製作したMOSFETについては、それぞれ、1185Vと1216Vであり設計耐圧1200Vはほぼ維持されていた。しかし、トレンチ底幅と同幅にした第１ベース領域中央部１０３ａの幅が1.0μmおよび無い(0μm)場合については、耐圧はそれぞれ570V、330Vと半分以下に極端に低下(悪化)することが分かった。
一方の特性オン抵抗は、第１ベース領域中央部１０３ａが無い(0μm)場合やトレンチ幅と同幅である第１ベース領域中央部１０３ａの幅(PBA1幅)が1.0μmの場合は、特性オン抵抗が3.2mΩ・cm2から2.6mΩ・cm2に低下(良化)した。
図４は、図１Ａで示す第１ベース領域右側部１０３ｃまたは第１ベース領域左側部１０３ｂと、中央部との間の距離１２２(PBA1間距離)が1.3μm、トレンチ幅が1μmの場合に、第１ベース領域中央部１０３ａの幅１２１(PBA1幅)を変えた場合の、トレンチ部酸化膜最大電界強度(Eox)のドレイン電圧依存性を示している。第１ベース領域中央部１０３ａの幅を1μmより大きくすると、Eoxを下げることができる。酸化膜の信頼性を考えると、Eoxは4MV/cm以下が必要であり、望ましくは2MV/cm以下である。
図５は、特性オン抵抗(単位面積あたりのオン抵抗で、以下、オン抵抗と略す)と耐圧の第１ベース領域中央部１０３ａの幅１２１の依存性を示している。第１ベース領域中央部１０３ａの幅１２１がトレンチ幅と同じ場合、トレンチ下部に電界が集中して耐圧が落ちるため、トレンチ幅以上が必要である。
別途、第１ベース領域中央部１０３ａと第２ベース領域の水平方向の離間距離１２３を0.9μmまで狭くすると、電界がトレンチ部まで進入しないため第１ベース領域中央部１０３ａ幅をトレンチ幅の1μmまで狭めても耐圧は維持できた。
しかし第１ベース領域中央部１０３ａと第２ベース領域の水平方向の離間距離１２３を狭めるとオン抵抗が上がるという問題が発生するため低いオン抵抗と耐圧を両立するには、第１ベース領域中央部１０３ａ幅はトレンチ幅以上が必要である。望ましくは、バラツキも考え耐圧維持にはトレンチ１１０からの張り出しは0.1μm以上必要である。
一方、第１ベース領域中央部１０３ａの幅１２１は2μm程度までは、オン抵抗が上がらないが、それ以上になると、トレンチ電流拡散層１０５での電流の横方向流れの抵抗成分が無視できなくなる。すなわち、トレンチからの張り出しは0.5μm以下が望ましい。
よって以上のことから、第１ベース領域中央部１０３ａの幅はトレンチ底幅より、0.2μm以上2μm以下、好ましくは0.1μm以上0.5μm以下程度広いことが望ましい。
図５は、オン抵抗特性と耐圧特性のセルピッチ依存性を示している。セルピッチを縮めても耐圧を維持できて、オン抵抗を下げることができることから、図４、図５に示された各依存性はセルピッチを縮小しても維持できることがわかった。
（実施形態１−３）
実施形態１−１と同じ工程で、第１ベース領域左側部１０３ｂまたは右側部１０３ｃと第２ベース領域１０６の端部の重なりとオン抵抗の関係を検討した。
図７は第１ベース領域１０３と第２ベース領域１０６が段差構造(階段構造)である場合のシミュレーションにおけるチャンネル電流の広がりと、ドレイン電流とドレイン電圧との関係を表す図である。
第１ベース領域中央部１０３ａと第２ベース領域の端部との距離より第１ベース領域中央部１０３ａと第１ベース領域左側部１０３ｂまたは右側部１０３ｃとの距離より大きくして横たわる空間を広げ、電流通路を広げることで、オン抵抗を3mΩ・cm2と低減した。
第１ベース領域１０３と第２ベース領域１０６の段差は0.2μm以上、第１ベース領域１０３の厚み以下が望ましい。0.2μmより小さいと電流が拡がる効果がなく第１ベース領域１０３の厚みより大きくても、低オン抵抗化における段差の効果が現れない。具体的には0.6μmより大きくても効果がない。
（実施形態１−４）
図６は、第１ベース領域中央部と第２ベース領域の水平方向の離間距離１２３がc=0.9μmの場合の、オン抵抗特性のボディー領域７を形成するp型エピタキシャル膜の濃度依存性を示している。
第１ベース領域中央部１０３ａと第２ベース領域１０６の水平方向の離間距離１２３の寸法とMOS界面条件を変えることで、高濃度ｐ層でも低いオン抵抗を実現できることがわかる。p型エピタキシャル膜の濃度は、1×1016cm-3以上3×1017cm-3以下である。
（実施形態１−５）
図１Ｂは図２Ｋの半導体装置において、第１ベース領域１０３を、IB-IB線で、基板１０１と平行に切断した平面を表している。また、図２Ｋの半導体装置を図１ＢにおけるIA-IA線で基板１０１と垂直に切断した断面が図１Ａである。
図１Ｂにおいてトレンチ１１０は第１ベース領域中央部１０３ａと重なるように配置され、トレンチ１１０は第１ベース領域中央部１０３ａの長手方向に延在している。また、第１ベース領域中央部１０３ａと第１ベース領域左側部１０３ｂ、および、第１ベース領域中央部１０３ａと第１ベース領域右側部１０３ｃは、第１ベース領域接続部１０３ｄで接続されている。第１ベース領域接続部１０３ｄは、図２Ｄにおける第１ベース領域１０３の作成時に電流拡散層１０４に所定のマスク(図示せず)をして、同時に作製される。
第１ベース領域１０３の接続は、第１ベース領域の第１ベース領域中央部１０３ａと、第１ベース領域左側部１０３ｂと、第１ベース領域右側部１０３ｃとの電位を同じに保つために行われる。第１ベース領域１０３の接続は、同じチップ内の面内で電位のばらつきを抑えるため、同一接地ピッチで周期的に行う。
図８に、第１ベース領域接続部１０３ｄの接地ピッチと特性オン抵抗および帰還容量(Crss)の関係を表した。第１ベース領域１０３の接地ピッチ１２４を短縮すると、第１ベース領域接続部１０３ｄにより電流拡散層１０４が少なくなるため、その分オン抵抗は上昇する。逆に、第１ベース領域１０３の接地ピッチ１２４を長くすると接続部１０３ｄが少なくなり、半導体装置の高速動作では、トレンチ直下の第１ベース領域中央部１０３ａの接地が不十分なため帰還容量が大きくなり発振等で高速動作ができない。よって、接地ピッチは、図８より、10μm以上200μm以下がよいことがわかる。
＜実施形態２＞
本開示では、半導体の外周かつ最表面となるp-層に不純物濃度の高いp+領域を埋め込み、終端構造を作製する。従って、当該半導体装置作製工程で最表面となるp-層が作製されていれば半導体の種類によらず適用が可能である。
特に、発明者が出願中の発明、特願２０１４−１３４８９８に開示された、図６に示す縦型SiC半導体装置の外周終端構造に好適である。図６において、ドリフト層の上にn-エピタキシャル膜で形成されるトレンチ電流拡散層１０５の上層に、第２ベース領域１０６がp-エピタキシャル膜で形成され、その外周構造がそのまま本開示の外周終端構造形成に利用できるからである。
（実施形態２−１）
本開示の最も簡単な構成、半導体の外周かつ最表面となるp-層に不純物濃度の高いp+領域を埋め込んだ外周終端構造を説明する。図９Ａに比較のために従来構造の外周終端構造の概略図を、図９Ｂおよび図９Ｃに本開示の外周終端構造の概略図を示す。
図９Ａに示す従来の外周終端構造の作製の概略を説明する。炭化珪素単結晶基板は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板の最大径は、たとえば75mmφであり、好ましくは100mmφ以上である。炭化珪素基板、たとえば｛0001｝面または｛0001｝面から8°以下オフした面である。炭化珪素単結晶基板の厚みは、たとえば400μmで、抵抗率はたとえば0.017Ωcmである。
次に炭化珪素単結晶基板の上に、シラン、プロパンを原料、ドーパントガスを窒素、キャリアガスを水素とするCVD装置で、炭化珪素単結晶基板にドナー濃度を8×1015cm-3、厚み10μmのエピタキシャル層を形成すると、1200V耐圧の素子用のドリフト層となる。
そのエピタキシャル層上にイオン注入により終端耐圧構造を形成する。トランジスタ動作を行う活性部を囲むように、レジストマスク(図示せず)を利用して、高濃度層２０１および高濃度層２０２の活性部境界領域をアルミニウムのイオン注入により形成する。濃度は8×1019cm-3である。
さらに、レジストマスク(図示せず)により、第１電界緩和層２０４、第２電界緩和層２０５の領域を3×107cm-3のアルミニウムのイオン注入で同時に形成し、イオン注入マスクにより(図示せず)第１電界緩和層２０４の領域だけ、3×1017cm-3のアルミニウムを追加して注入して濃度差を形成する。
この第１電界緩和層２０４、第２電界緩和層２０５のイオン注入の際には、高濃度層２０１の部分と重なるようにイオン注入を行うことで、お互いの領域の間に薄い濃度領域が発生することを避けるようにする。第１電界緩和層２０４、第２電界緩和層２０５の幅はいずれも40μm、深さはいずれも0.7μmである。
最後に最外周端部にドナー濃度5×1019cm-3でリンの注入を行い、チャネルストップ層２０６を作製する。そして1700℃、20分の活性化アニールを行うと、従来の外周終端構造が形成される。チャネルストップ層２０６は、1×1018cm-3以上1×1021cm-3以下のドナー濃度層の範囲で適宜選択すればよい。
次に、図９Ｂに示す本開示の外周終端構造の作製の概略を、従来例を参照しながら、主に相異点を説明する。本開示では、第１電界緩和層２０４、第２電界緩和層２０５に加えてp-電界拡がり層２０７が追加構成される。p-電界拡がり層２０７とドリフト層２０３の間に構成されるpnダイオードで終端部の電界を緩和することができる。
まず、従来例に示した基板１０１の上に作製されたドリフト層２０３上に、シラン、プロパンを原料、ドーパントガスをガス化したトリメチルアルミニウム、キャリアガスを水素とするＣＶＤ装置で、後に高濃度層２０１、第１電界緩和層２０４、第２電界緩和層２０５およびp-電界拡がり層２０７となる領域に、アクセプター濃度が5×1015cm-3、厚みが0.5μmのp-エピタキシャル層(図示せず)を形成する。p-電界拡がり層２０７はそのままの濃度で残るため、3×1015cm-3以上3×1017cm-3以下のアクセプター濃度の範囲で適宜選択する。
その上に、イオン注入により本開示の終端耐圧構造を形成する。まず、トランジスタ動作を行う活性部を囲むように、レジストマスク(図示せず)を利用して高濃度層２０１、高濃度層２０２の活性部境界領域をアルミニウムのイオン注入により形成する。濃度は8×1019cm-3である。
以下、従来例の図９Ａの作製方法と同じ作製方法で新構造の図９Ｂの、第１電界緩和層２０４、第２電界緩和層２０５を作製する。p-エピタキシャル層のうち、第１電界緩和層２０４、第２電界緩和層２０５を作製して残った領域がp-電界拡がり層２０７となる。
第１電界緩和層２０４、第２電界緩和層２０５の領域にイオン注入の際には、高濃度層２０１の部分と重なるようにイオン注入を行うことで、お互いの領域の間に薄い濃度領域が発生することを避けるようにするのは従来例と同じである。第１電界緩和層２０４、第２電界緩和層２０５、およびp-電界拡がり層２０７の幅はいずれも40μm、深さはいずれも0.7μmとした。
最後に最外周端部にドナー濃度5×1019cm-3でリンの注入を行い、チャネルストップ層２０６を作製する。そして1700℃、20分の活性化アニールを行うと、本開示の外周終端構造が形成される。以上のようにして、半導体装置の外周終端構造が製造される。
半導体装置の外周終端構造は、半導体装置の表面外周部に耐圧維持のための電界緩和層を有する。ドリフト層２０３は、第１導電型薄膜により形成されている。第２導電型薄膜は、第１導電型薄膜の上に形成されている。第２導電型薄膜は、半導体装置の外周に向かって濃度が低下するように異なる濃度を有して連続する高濃度層２０１と、第１電界緩和層２０４と、第２電界緩和層２０５と、電界拡がり層２０７とを有する。つまり、第２導電型薄膜は、第１不純物濃度を有する高濃度層と、高濃度層の外周において高濃度層と連なりかつ第１不純物濃度よりも低い第２不純物濃度を有する第１電界緩和層と、第１電界緩和層の外周において第１電界緩和層と連なりかつ第２不純物濃度よりも低い第３不純物濃度を有する第２電界緩和層と、第２電界緩和層の外周において第２電界緩和層と連なり第３不純物濃度よりも低い第４不純物濃度を有する第１電界拡がり層と含む。チャネルストップ層２０６は、表面外周部の最終端に位置し、電界拡がり層２０７と連結され、ドリフト層２０３より高い不純物濃度を有し、第１導電型を有する。電界緩和層は３個以上でもよい。
以上のように作製した新構造を従来構造と比較すると、新構造では、第１電界緩和層２０４と第２電界緩和層２０５は、相対的にp-層の中にp+層が形成されていることにより、その境界はpn接合ではなく、高濃度p層、低濃度p層の接合、いわゆるHigh-Low接合となる。
このため、高濃度層２０１からチャネルストップ層２０６までの間は、ビルトインポテンシャルが発生しないため、なだらかな電界分布になり電界集中が発生しない。1200V耐圧の素子用のドリフト層の上に作製した従来の外周終端構造の最大耐圧が1350Vに対して、新外周終端構造では最大耐圧は1440Vである。
また、実施形態２−１の変形例として、図９Ｃに示すように、ドリフト層２０３とp-エピタキシャル層(図示せず)の間に、n電界拡がり層２１０を挿入してもよい。つまり、ドリフト層２０３と第２導電型薄膜の間に、ドリフト層２０３よりも高不純物濃度の第１導電型薄膜により形成される第１導電型電界拡がり層２１０（第２電界付拡がり層）があってもよい。第２導電型薄膜および第１導電型電界拡がり層２１０は、エピタキシャル成長法、イオン注入法いずれの方法で作製してもよい。以上の構造により、さらに電界集中を緩和させて素子の耐圧向上が図れる。
（実施形態２−２）
次に、実施形態２−１で作製した基本的な本開示の外周終端構造に、さらに電界集中緩和のための空間変調を加えた本開示の実施形態２−２について、図１０Ｂを用いて、適宜、実施形態２−１を示す図９Ｂを参照しながら、説明する。
本開示では、シラン、プロパンを原料、ドーパントガスを窒素、キャリアガスを水素とするCVD装置で、炭化珪素基板にドナー濃度を3×1015cm-3、実施形態１−１の厚み10μmを30μmに増やしたエピタキシャル層を形成する。エピタキシャル層としては、3300V耐圧の素子用のドリフト層を利用する。
従来の、図１０Ａに示された開示では、外周終端部での電界集中をさらに抑制するため、第１電界緩和層２０４と第２電界緩和層２０５の境界の両側付近に空間変調された第１電界緩和層２０４ａ、２０４ｂ、２０４ｃ、２０４ｄを設け、および、第２電界緩和層２０５の外側に空間変調された第２電界緩和層２０５ａ、２０５ｂ、２０５ｃ、２０５ｄを形成していた。
第１電界緩和層２０４ａ、２０４ｂ、２０４ｃ、２０４ｄのそれぞれの幅は、例えば、12μm、9μm、6μm、3μmで、それぞれの間隔は、順に3μm、6μm、9μm、12μmである。このように間隔を連続的に変化させることで、図１０Ｂに示す第１電界緩和層２０４の領域と第２電界緩和層２０５の領域の境界、および、第２電界緩和層２０５とp-電界拡がり層２０７の境界に電界が集中することを避けられた。
この従来の空間変調された第１電界緩和層２０４ａ〜２０４ｄ、および、第２電界緩和層２０５ａ〜２０５ｄは、実施形態２−１と比較される従来例において第１電界緩和層２０４、第２電界緩和層２０５を作製する際のレジストマスク(図示せず)を空間変調することで作製することができる。
実施形態２−２に係る外周終端構造を作製するには、まず、基板１０１の上に形成した3300V耐圧の素子用のドリフト層２０３上に、シラン、プロパンを原料、ドーパントガスをガス化したトリメチルアルミニウム、キャリアガスを水素とするCVD装置で、アクセプター濃度を5×1015cm-3、0.5μmのp-エピタキシャル層を形成する。
その上に、イオン注入により終端耐圧構造を形成する。まず、トランジスタ動作を行う活性部を囲むように、レジストマスクを利用して(図示せず)、高濃度層２０１、高濃度層２０２の活性部境界領域を濃度8×1019cm-3でアルミニウムのイオン注入により形成する。
以下、従来の図１０Ａの作製方法と同じ作製方法で新構造図１０Ｂを作製すればよい。
第１電界緩和層２０４および第２電界緩和層２０５は、少なくともその外周側に隣接する電界緩和層または電界拡がり層２０７の中で、外周に向かって段段と消滅するように空間変調されて埋め込まれた構造をさらに有していてもよい。つまり、半導体装置は、第１電界拡がり層２０７の中に位置する複数の埋込領域２０５ａ〜２０５ｄをさらに有していてもよい。複数の埋込領域の各々の幅は、半導体装置の外周に向かうにつれて小さくなっている。複数の埋込領域の各々は、第２導電型である。複数の埋込領域のうち、隣り合う２つの埋込領域同士の間隔は、半導体装置の外周に向かうにつれて大きくなっていてもよい。
図１２Ａおよび図１２Ｂに、それぞれ新構造（図１０Ｂ）と従来構造（図１０Ａ）の濃度分布を示す。従来構造ではドリフト層のn-に、p+層が形成されて境界部分２１１が構成されている。一方、新構造では、相対的にp-層の中でp+層が形成されて境界部分２１２が構成されている。これにより、その境界はpn接合ではなく、高濃度p層、低濃度p層の接合、いわゆるHigh-Low接合であることがわかる。
このため、ビルトインポテンシャルが発生しないため、なだらかな電界分布になり電界集中が発生しない。そのことを次に示す。
図１３Ａおよび図１３Ｂに、それぞれ新構造（図１０Ｂ）と従来構造（図１０Ａ)の電界分布を示す。各濃度は各電界強度を示している。
図１３Ａおよび図１３Ｂをみると、従来構造（図１０Ａ）の電界が集中した境界部分２１３に比べて、新構造（図１０Ｂ）では境界部分２１４においては電界集中が抑制されており、耐圧がp層底部全体で維持され、端部での絶縁破壊を抑制できていることがわかる。
3300Ｖ耐圧の素子用のドリフト層上に作製した従来構造の最大耐圧が3600Vに対して、新構造では最大耐圧は4050Vであった。
（実施形態２−３）
実施形態２−１の変形例（図９Ｃ）に示したように、ドリフト層２０３とp-エピタキシャル層(図示せず)の間に、n電界拡がり層２１０を挿入するとさらに電界集中を緩和させて素子の耐圧向上が図れる。
図１１Ｂを参照して、実施形態２−１の変形に実施形態２−２を適用した実施形態２−３について、主に相違点を中心に説明する。
実施形態２−２と同様、基板として、シラン、プロパンを原料、ドーパントガスを窒素、キャリアガスを水素とするCVD装置で、炭化珪素基板にドナー濃度が3×1015cm-3、厚みが30μmのエピタキシャル層を形成する。エピタキシャル層は、3300V耐圧の素子用のドリフト層である。
必要に応じてトランジスタ部を作製するイオン注入工程のあと、同じCVD装置でドナー濃度を5×1016cm-3、厚み0.5μmのエピタキシャル層を形成し、n電界拡がり層２１０を作製する。
その上に、シラン、プロパンを原料、ドーパントガスをガス化したトリメチルアルミニウム、キャリアガスを水素とするCVD装置で、アクセプター濃度が1×1017cm-3、厚みが1.6μmのp-エピタキシャル層(図示せず)を形成する。
さらに、レジストマスク(図示せず)により、第１電界緩和層２０４、第２電界緩和層２０５(第２電界緩和層２０５ａ、２０５ｂ、２０５ｃ、２０５ｄを含む)の領域を4×1017cm-3のアルミニウムのイオン注入で形成し、イオン注入マスク（図示せず）により第１電界緩和層２０４(第１電界緩和層２０４ａ、２０４ｂ、２０４ｃ、２０４ｄを含む)の領域だけ、4×1017cm-3のアルミニウムを追加して注入して濃度差を形成する。高濃度層２０１の部分と重なるようにイオン注入を行うことで、お互いの領域の間に薄い濃度領域が発生することを避けるようにする。第１電界緩和層２０４、第２電界緩和層２０５の幅はいずれも40μm、深さはいずれも0.7μmである。
最後に最外周端部にドナー濃度5×1019cm-3でリンの注入を行い、チャネルストップ層２０６を作製し1700℃、20分の活性化アニールを行うと図１１Ｂに示す新構造が完成する。従来の図１１Ａ(図１０Ａと同じ)は最大耐圧が3600Vに対して、新構造では最大耐圧は4150Ｖであった。複数の埋込領域２０５ａ〜２０５ｄの各々は、第１電界拡がり層２０７の内部に配置されている。複数の埋込領域２０５ａ〜２０５ｄの各々は、n電界拡がり層２１０から離間していてもよい。
（実施形態２−４）
以上説明した外周終端構造の端部に電界集中が発生しない本開示に固有の効果は、通常の平面型または縦型トランジスタあるいはダイオードにも適用できるが、特にトレンチ構造のトランジスタに好適である。トレンチ構造のトランジスタに必要なドリフト層上に作製されるp層、あるいは、n層とｐ層を流用することができて、新たな付加工程が必要としないからである。
図１Ａおよび図２Ｋは本開示の縦型SiC半導体装置の断面図を表している。
図１Ａおよび図２Ｋの縦型SiC半導体装置においては、n-のドリフト層１０２の上に、さらに低濃度のn-のトレンチ電流拡散層１０５がエピタキシャル薄膜で形成され、次にボディー領域１０７がp-エピタキシャル薄膜で形成される。
従って、図１Ａのドリフト層１０２は本開示のドリフト層２０３として、図１Ａのトレンチ電流拡散層１０５は本開示のn電界拡がり層２１０として、図１Ａのボディー領域１０７は本開示のp-エピタキシャル層(図示せず)として構成すれば、本開示のn電界拡がり層２１０の作製、p-エピタキシャル層の作製の追加の２工程が不要となり、実施形態２−３（図１１Ｂ）が作製される。
また、トレンチ電流拡散層１０５が存在しないトレンチ構造のトランジスタであれば、図１Ａのボディー領域１０７を本開示のp-エピタキシャル層とし、n電界拡がり層２１０のない本開示の実施形態２−１（図９Ｂ）または実施形態２−２（図１０Ｂ）に示す構造が作製される。
半導体装置はトレンチを有するSiC半導体素子であってもよい。ドリフト層を形成する第１導電型薄膜は、SiC半導体素子のドリフト層を形成する第１導電型薄膜であってもよい。言い換えれば、第１導電型薄膜は、炭化珪素半導体素子のドリフト領域を含む。第２導電型薄膜は、SiC半導体素子のボディー領域を形成する第２導電型薄膜であってもよい。第２導電型薄膜は、炭化珪素半導体素子のボディー領域を含んでいてもよい。第１導電型電界拡がり層を形成する高濃度薄膜は、SiC半導体素子のトレンチ電流拡散層を形成する第１導電型低濃度薄膜であってもよい。言い換えれば、第１導電型電界拡がり層（第２電界拡がり層）は、炭化珪素半導体素子のトレンチ電流拡散層を含んでいてもよい。
本開示は、半導体素子の外周終端構造の端部に電界集中が発生しない構造であり、通常の平面型または縦型トランジスタあるいはダイオードに適用でき、特にトレンチ構造のトランジスタに好適であり、製造工程の短縮化に利用できる。
＜実施形態３＞
本開示による半導体装置の製造方法では、SiCからなるウエハにおいてサブトレンチを抑制しながらトレンチ部を形成加工し、トレンチ部の側壁にできたダメージ部を除去するために準熱平衡状態で水素アニールすることが特徴となる。
固体SiCソースが存在する準熱平衡状態でトレンチ部を水素アニールすることにより、SiCからなるウエハのトレンチ側壁およびその底部を平滑化しながら粗面を抑制し、同時にトレンチ肩部を丸化することができる。
こうしてトレンチ側壁およびその底部が平滑化することにより、素子にTDDB(経時的絶縁破壊)の劣化を発生させず、信頼性の向上が図ることができる。
また、トレンチ肩部を丸化することにより、ゲート酸化膜やゲート電極のカバレッジが良くなり、電界集中を抑制し、リーク電流低減に効果がある。
（実施形態３−１）
図１Ａに、トレンチを有する縦型炭化珪素半導体装置の一例を示す。
トレンチを有する縦型炭化珪素半導体装置１００は、トレンチの幅が、0.2μm以上0.6μm以下である。トレンチの上部角の曲率半径が0.1μm以上である。トレンチの幅は、0.5μm以上であってもよい。トレンチの上部角の曲率半径は、0.1μm以上であってもよい。トレンチの幅は、0.2μm以上0.6μm以下であってもよい。好ましくは、トレンチの壁面にダメージがない。
図２Ａ〜図２Ｋに当該トレンチを有する縦型炭化珪素半導体装置の製造方法(工程)を示す（実施形態１−１参照）。
図１５に本開示に係るアニール処理装置３１１の概略図を示し、このアニール処理装置において行うアニール処理について説明する。
縦型炭化珪素半導体装置からなるSiCウエハのトレンチ形成工程(図２Ｉ)において、トレンチ加工後、トレンチ加工されたSiCウエハを本開示に係る図１５のアニール処理装置３１１に入れ、本開示に係るアニール処理をする。
アニールにはSiC固体ソースが用いられ、試料の表面のダメージ層を除去し、表面改質を行う。固体ソースは、立方晶型のほうが、六方晶型より、表面からSiの供給が増えるので望ましい。
まず、図１５のアニール処理装置３１１が準備される（図２０：Ｓ１０）。アニール処理装置３１１は、ガス注入と排出が可能な部屋を有する。部屋の内部には、SiCウエハ載置台３０６と、SiC塗布材でコーティングされたカーボン製部材３０５が配置されている。SiCウエハ載置台３０６は、SiC塗布材でコーティングされたカーボン製部材で構成されている。部材３０５は、SiCウエハ３０４が置かれる載置台３０６の上部および下部を覆うように、SiCウエハ３０４の表面積より大きい面積を持つSiC塗布材でコーティングされている。水素ガスがその間を流入・流出できるように構成されている。なお、SiC塗布材とは、SiCが塗布された部材である。
トレンチが加工された縦型炭化珪素半導体装置からなるSiCウエハ３０４は、このSiCウエハ載置台３０６に載せられる（図２０：Ｓ２０）。その後、部屋が真空引きにされる。真空引き後、水素ガスをアニール処理装置３１１に導入し、水素ガスを流しながら、ポンプとアングル弁を調整しながら、部屋の圧力を12kPaに固定する。
部屋の温度を昇温し、1500℃になったら、18分間保持する(アニール処理条件：1500℃、18分、12kPa)。SiCウエハ３０４に、準熱平衡状態での水素熱処理を施すことにより、トレンチ部側壁やその底を平滑化し、その肩を丸くすることが可能である。
つまり、部屋に水素ガスを充填して真空引きをした準熱平衡状態で、炭化珪素塗布材を誘導加熱して炭化珪素塗布材をエッチングし、炭化珪素塗布材から供給された珪素により縦型炭化珪素半導体装置のトレンチがアニールされる（図２０：Ｓ３０）。アニール処理は、たとえば1400℃以上1600℃以下の温度で行われる。
その後、降温し水素ガスをパージ後、ウエハを取り出す。
本開示が適用される炭化珪素半導体装置トレンチ構造体は、例えば、本開示者の出願中の発明、特願２０１４−１３４８９８の実施例１およびその図１に描かれる炭化珪素半導体装置とすることができる。
また、本開示が適用される炭化珪素半導体装置トレンチ構造体の製造方法は、例えば、特願２０１４−１３４８９８の実施例１のステップＳ90のトレンチ形成工程の一部または全部として、適用する事ができる。
（実施形態３−２）
図１５に本開示のアニール処理装置３１１の具体例を示す。
本開示のアニール処理装置３１１には、熱処理をする空間を要する容器(部屋)と、高周波発生器３２１と高周波発生器によって発生される高周波を放射するコイル３２２と、その高周波によって誘導加熱される被発熱体または被加熱体(炭化珪素(SiC)が塗布されたカーボン材)と、熱処理用のガスを供給するガス供給部(図示せず)と、容器内の圧力を制御するポンプおよびアングル弁(図示せず)とが備わっている。
当該アニール処理装置３１１は、ガス供給部からガス(水素)を供給し、高周波により被加熱体を誘導加熱させ、炭化珪素塗布材３０５から、エッチングすることで、Siが供給され、SiCウエハ３０４のトレンチ側壁３０３（図１４Ｃ参照）がアニール処理される。
つまり、縦型炭化珪素半導体装置のトレンチのアニール処理装置は、水素ガスを注入および排出でき、かつ、真空引きし得る部屋を有している。部屋には炭化珪素塗布材で構成されたウエハ載置台が配置されている。ウエハ載置台を上方と下方から覆うように炭化珪素塗布材が配置されている。炭化珪素塗布材は、ウエハ載置台に面している。炭化珪素塗布材は、ウエハ載置台を取り囲むように配置されている。高周波発生器とコイルとは、炭化珪素塗布材を誘導加熱する。アニール処理装置３１１は、部屋に水素ガスを充填して真空引きをした準熱平衡状態で、炭化珪素塗布材を誘導加熱して、炭化珪素塗布材をエッチングし、供給された珪素(Si)によりトレンチをアニール処理するように構成されている。
図１７Ａは、アニール処理をする前のトレンチ作成時に生じたダメージを有するトレンチ側壁SEM画像である。図１７Ｂは、固形SiCと温度1500℃で本開示によるアニール処理をした後のダメージが除去され滑らかなトレンチ側壁のSEM画像である。トレンチ側壁をみるとアニール処理前にあった筋状のダメージが除去されているのがわかる。この半導体製造装置の製造方法において、準熱平衡状態で、かつ水素雰囲気でアニール処理することにより、トレンチ側壁およびその底部を平滑化しながら粗面を抑制し、同時にトレンチ肩部を丸化することができる。
（実施形態３−３）
実施形態３−１に係るトレンチ形成工程(図２Ｉ)におけるエッチング技法について説明する。まず、トレンチエッチングする前に、トレンチエッチングのマスクパターン材として、例えばAPCVD(Atmospheric Pressure Chemical Vapor Deposition:常圧化学的気相成長法)により、エピタキシャル層上に、酸化シリコン(SiO2)を堆積させる。酸化シリコン膜は、例えば1μmの厚さになるように制御している。
次に、酸化シリコン膜上にフォトレジストを塗布し、パターンを露光し、現像することにより、トレンチ部のフォトレジストが開口される。そして、酸化シリコンを、例えばCF4(四フッ化炭素)、CHF3(トリフルオロメタン)、C2F6(六フッ化エタン)、CCl4(四塩化炭素)あるいはH2(水素)などを含む混合ガスにより、酸化シリコン膜をエッチングしてトレンチ開口部パターニングする。酸化シリコン膜がパターンニングできた後、フォトレジストを、例えば酸素アッシャーなどで除去する。以上により、炭化珪素ウエハ上にパターンマスクが設けられる。
酸化シリコンをパターンマスクとして、炭化珪素基板をドライエッチング装置でトレンチエッチングする。
ドライエッチング装置は、ICP-RIE(Inductively Coupled Plasma Reactive Ion Etching：誘導結合型プラズマ反応性エッチング)を使用する。ICPは、高密度なプラズマを発生させることができる。ウエハ上部にあるコイルで誘導結合型プラズマを発生させ、炭化珪素ウエハを静電チャックされたホルダーにはバイアス電力を供給する。バイアス電力は、炭化珪素ウエハと上部コイル間に電位差を生じさせ、プラズマによる炭化珪素基板をエッチングさせるためである。
トレンチエッチング装置内には、例えばSF6(六フッ化硫黄)、SiCl4(四塩化ケイ素)、(SiHCl3(トリクロロシラン)、SiH2Cl2(ジクロロシラン)、SiH3Cl(モノクロロシラン)を代表とする塩素系ガス、あるいはフッ素系ガス、または、O2(酸素)などを含む混合ガスにより、酸化シリコンマスクパターンの開口部から炭化珪素をエッチングしてトレンチ加工をする。
当実施形態ではフッ素系ガスを用いたところ、上述のガス中でサブトレンチ抑制薄膜３０２が形成され、トレンチ底のサブトレンチが抑制されるのが観察された。ゲートトレンチ形成後、酸化シリコンマスクパターンを、例えばフッ酸等酸で除去する。
つまり、炭化珪素ウエハをウエハ載置台に載置する前において、炭化珪素ウエハ上に、開口部を有する酸化シリコン薄膜のパターンマスクが設けられる（図２１：Ｓ１）。次に、準熱平衡状態であって所定のガス中で、開口部において炭化珪素ウエハをドライエッチングしてトレンチが形成される（図２１：Ｓ２）。トレンチを形成する際に、酸化シリコン薄膜の開口部の側壁と酸化シリコン薄膜の平坦部とを覆うサブトレンチ抑制薄膜が形成される。サブトレンチ抑制薄膜により、トレンチ底のサブトレンチの発生が抑制される。
図１４Ａに本開示によるトレンチエッチング後、マスク除去前の走査型電子顕微鏡によるトレンチ断面写真を示した。
図１４Ａに初期のマスク３１３を重ね合わせた図１４Ｂをみると、酸化シリコン(SiO2)薄膜が開口された当該開口部の側壁と平坦部を覆うようにサブトレンチ抑制薄膜３０２が形成されているのがわかる。
図１４Ｃに本開示によるトレンチエッチングにおけるサブトレンチ抑制薄膜の形成を模式的に説明する概念図を示した。
表１に、トレンチエッチング加工後のアニール処理において、水素ガス雰囲気中の炭化珪素塗布材３０５、炭化珪素(SiC)ウエハ載置台３０６の反応式を示す。
SiCが水素と反応し、SiとC2H2などの炭化水素化合物を生成され、SiC表面から、Siが抜けてゆく。従来技術では、例えばSiH4(シランガス)等を供給して、その反応によりSiを生成させている例があるが、本実施形態では、SiC個体ソースを用いて、その反応によりSiを生成し、準熱平衡状態でトレンチ面を処理している。
本実施形態では、トレンチマスク幅0.6μmで加工し、トランジスタ動作確認を得た。
図１８に、トレンチ加工後の走査型電子顕微鏡による断面写真を示す。トレンチマスク幅は0.6μmで、トレンチ加工し、マスク除去後のトレンチ幅は0.7μmであった。
図１９Ａ〜図１９Ｄに、次の表２の各条件でトレンチ加工後のアニール処理した走査型電子顕微鏡による断面写真を示す。
トレンチマスク幅1umで加工し、サンプル３(図１９Ｃ)時に、トレンチアニール処理後のトレンチの上部角の曲率半径は0.15μmであった。表２のサンプル３およびサンプル４でトレンチ上部角がはっきりと丸化することが分かる。サンプル４の1605℃で処理した場合は、トレンチの上部角の曲率半径が大きくなり、トレンチの上部の角の領域であるソース部まで除去されるため、好ましくない。また、サンプル１の1350℃で処理した場合は、トレンチ側壁およびその底部が平滑化されないため、好ましくない。従って、1400℃以上1600℃以下で処理し、好ましくは1500℃で処理することが好ましい。
1μm程度のトレンチ開口幅の従来例がある(富士電機時報Vol.81No.6(2008)p454(74))。従来技術では、一般的にトレンチ幅がより狭くなると、例えばSiH4(シランガス)等を供給しても、狭トレンチ幅のため、狭トレンチ内部に十分なガス供給が困難になると推察される。
一方で、本実施形態のように炭化珪素個体原料を使用すると、被加工物も炭化珪素材のため、つまり、熱力学的に準熱平衡状態であるため、狭トレンチ幅であっても、トレンチ側壁は平滑できる。例えば0.2μmのトレンチ幅のトレンチであってもトレンチ側壁は平滑できると推察できる。
＜実施形態１の付記＞
（付記１）
炭化珪素からなる第１導電型の基板(１)と、
前記基板の上に形成され、低不純物濃度の第１導電型の炭化珪素からなるドリフト層(２)と、
前記ドリフト層(２)の上に形成される、両端と中央で分離した高不純物濃度の第２導電型の炭化珪素からなる第１ベース領域(３)と前記分離した第１ベース領域(３)の間を埋める電流拡散層(４)と、
前記第１ベース領域(３)と前記電流拡散層(４)の上に形成される、高不純物濃度の第１導電型の炭化珪素からなるトレンチ電流拡散層(５)と前記トレンチ電流拡散層(５)の両端に形成された高不純物濃度の第２導電型の炭化珪素からなる第２ベース領域(６)と、
前記トレンチ電流拡散層(５)と第２ベース領域(６)との上に形成される、第２導電型の炭化珪素からなるボディー領域(７)と、
前記ボディー領域(７)の上に形成される高不純物濃度の第１導電型の炭化珪素からなるソース領域(８)と、前記ボディー領域(７)の両端に形成された前記ソース領域(８)と同じ高さを有する高不純物濃度の第２導電型の炭化珪素からなるコンタクト領域(９)と、
前記ソース領域(８)の表面から前記ソース領域(８)と前記のボディー領域(７)を貫通し前記トレンチ電流拡散層(５)に達するように略垂直に形成されたトレンチ(１０)と、
前記トレンチ(１０)の内壁面と前記ソース領域(８)の一部を覆うように形成されたゲート絶縁酸化膜(１１)と、
前記トレンチ(１０)内において、前記ゲート絶縁酸化膜(１１)の中に形成されたゲート電極(１２)と、
前記ソース領域(８)および前記コンタクト領域(９)の一部を覆い前記ボディー領域(７)に電気的に接続されたソース電極(１３)と、
前記基板(１)の裏面側に形成されたドレイン電極(１４)を備え、
前記トレンチ(１０)の底面は前記分離した第１ベース領域(３)の中央部(３ａ)と垂直方向に離間して重なり合って、かつ、前記中央部(３ａ)の水平方向幅は前記トレンチ(１０)の底面の幅よりも大きいことを特徴とする炭化珪素トレンチ型MOSFET。
（付記２）
前記トレンチ(１０)の底面と前記分離した第１ベース領域(３)の中央部(３ａ)とは前記垂直方向に0.05μｍ乃至0.5μｍ離間していることを特徴とする付記１に記載する炭化珪素トレンチ型MOSFET。
（付記３）
前記中央部(３ａ)の水平方向幅は前記トレンチ(１０)の底面の幅よりも0.1μm乃至0.5μm大きいことを特徴とする付記２に記載する炭化珪素トレンチ型MOSFET。
（付記４）
前記電流拡散層(４)の不純物濃度は1.0×1016cm-3乃至4.0×1017cm-3、かつ、第１ベース領域(３)の中央部(３ａ)と各両端部の第１ベース領域(３)と前記電流拡散層(４)の水辺方向幅は0.7μm乃至1.5μmであることを特徴とする付記３に記載する炭化珪素トレンチ型MOSFET。
（付記５）
前記ボディー領域(７)の垂直方向厚みは0.5μm乃至1.5μm、かつ、その濃度は1.0×1016cm-3乃至3.0×1017cm-3であって、
前記ソース領域の垂直方向厚みは0.1μm乃至0.4μm、かつ、その濃度は2.0×1018cm-3乃至1.0×1020cm-3であって、
前記トレンチ電流拡散層(５)の垂直方向厚みは0.3μm乃至1.0μm、かつ、その濃度は5.0×1016cm-3乃至1.0×1017cm-3であることを特徴とする付記４に記載する炭化珪素トレンチ型MOSFET。
（付記６）
前記第１ベース領域中央部(３ａ)と前記第１ベース領域左端部(３ｂ)および右端部(３ｃ)との前記電流拡散層(４)を挟む離間距離(２２)が、前記第１ベース領域中央部(３ａ)と前記第２ベース領域(６)の端部との前記電流拡散層(４)を挟む水平方向離間距離(２３)よりも大きく、その差が0.2μm以上で、前記第１ベース領域の厚み以下かつ0.6μm以下であることを特徴とする付記２乃至付記５のいずれか１項に記載する炭化珪素トレンチ型MOSFET。
（付記７）
さらに前記第１ベース領域中央部(３ａ)と前記第１ベース領域左端部(３ｂ)および右端部(３ｃ)は、その長手方向において各前記第１ベース領域接続部(３ｄ)により周期的に接続されていることを特徴とする付記６に記載する炭化珪素トレンチ型MOSFET。
（付記８）
前記長手方向に隣接する前記第１ベース領域接続部(３ｄ)の接続間隔は10μm以上、200μm以下であることを特徴とする付記７に記載する炭化珪素トレンチ型MOSFET。
＜実施形態２の付記＞
（付記１）
その表面外周部に耐圧維持のための電界緩和層を有する半導体装置の外周終端構造であって、
第１導電型薄膜により形成されたドリフト層(３)と、
その上に形成され第２導電型薄膜から形成され該半導体装置の外周に向かって濃度が低下するように異なる濃度を有して連続する高濃度層(１)、第１電界緩和層(４)、第２電界緩和層(５)、および、電界拡がり層(７)と、
前記表面外周部の最終端に位置し前記電界拡がり層(７)と連結され前記ドリフト層(３)より高濃度の第１導電型のチャネルストップ層(６)と、
から構成されることを特徴とする外周終端構造。
（付記２）
その表面外周部に耐圧維持のための電界緩和層を有する半導体装置の外周終端構造であって、
第１導電型薄膜により形成されたドリフト層(３)と、
その上に形成され第２導電型薄膜から形成され該半導体装置の外周に向かって濃度が低下するように異なる濃度を有して連続する高濃度層(１)、第１電界緩和層(４)、第２電界緩和層(５)、第３電界緩和層および、電界拡がり層(７)と、
前記表面外周部の最終端に位置し前記電界拡がり層(７)と連結され前記ドリフト層(３)より高濃度の第１導電型のチャネルストップ層(６)と、
から構成されることを特徴とする外周終端構造。
（付記３）
前記ドリフト層(３)と前記第２導電型薄膜の間に、さらに、前記ドリフト層(３)よりも高濃度の第１導電型薄膜により形成される第１導電型電界拡がり層(１０)を有する、
ことを特徴とする付記１または付記２のいずれか１項に記載の外周終端構造。
（付記４）
前記第１電界緩和層(４)，第２電界緩和層(５)，第３電界緩和層は少なくともその外周側に隣接する前記電界緩和層または前記電界拡がり層(７)の中で外周に向かって段段と消滅するように空間変調されて埋め込まれた構造をさらに有する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の外周終端構造。
（付記５）
前記半導体装置はトレンチを有するSiC半導体素子であって、
前記ドリフト層(３)を形成する第１導電型薄膜は該SiC半導体素子のドリフト層(５２)を形成する第１導電型薄膜であり、
前記第２導電型薄膜は該SiC半導体素子のボディー領域(５７)を形成する第２導電型薄膜である、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の外周終端構造。
（付記６）
さらに、前記第１導電型電界拡がり層(１０)を形成する高濃度薄膜は該SiC半導体素子のトレンチ電流拡散層(５５)を形成する第１導電型低濃度薄膜である、ことを特徴とする付記５に記載の外周終端構造。
＜実施形態３の付記＞
（付記１）
縦型炭化珪素半導体装置のトレンチのアニール処理装置であって、
水素ガスを注入・排出でき、かつ、真空引きし得る部屋を備え、
当該部屋には炭化珪素(SiC)塗布材で構成されたウエハ載置台が配置され、
当該ウエハ載置台を上方と下方から覆うように炭化珪素(SiC)塗布材が配置され、
当該炭化珪素(SiC)塗布材を誘導加熱する高周波発生器とコイルを備え、
当該部屋に水素ガスを充填して真空引きをした準熱平衡状態で当該炭化珪素(SiC)塗布材を当該誘導加熱して当該炭化珪素(SiC)塗布材をエッチングし、当該供給された珪素(Si)により前記トレンチをアニール処理する、
ことを特徴とする縦型炭化珪素半導体装置のトレンチのアニール処理装置。
（付記２）
縦型炭化珪素半導体装置のトレンチのアニール処理方法であって、
水素ガスを注入・排出でき、かつ、真空引きし得る部屋を備え、
当該部屋には炭化珪素(SiC)塗布材で構成されたウエハ載置台が配置され、
当該ウエハ載置台を上方と下方から覆うように炭化珪素(SiC)塗布材が配置され、
当該炭化珪素(SiC)塗布材を誘導加熱する高周波発生器とコイルを備え、
トレンチを有する縦型炭化珪素半導体装置からなる炭化珪素ウエハを、前記ウエハ載置台に載置して、
当該部屋に水素ガスを充填して真空引きをした準熱平衡状態で当該炭化珪素(SiC)塗布材を当該誘導加熱して当該炭化珪素(SiC)塗布材をエッチングし、当該供給された珪素(Si)により前記炭化珪素ウエハの縦型炭化珪素半導体装置のトレンチをアニールする、
ことを特徴とする縦型炭化珪素半導体装置のトレンチのアニール処理方法。
（付記３）
前記アニール処理は、1400℃〜1600℃の温度で行うことを特徴とする付記２に記載の縦型炭化珪素半導体装置のトレンチのアニール処理方法。
（付記４）
前記トレンチを有する縦型炭化珪素半導体装置からなる炭化珪素ウエハは、
前記トレンチの開口部となるべきトレンチ部に酸化シリコン(SiO2)薄膜のパターンマスクを設け、
準熱平衡状態であって所定のガス中で、当該開口部をドライエッチングして前記トレンチを作製される場合において、
前記所定のガス中で前記酸化シリコン(SiO2)薄膜が開口された当該開口部の側壁と平坦部を覆うように形成されるサブトレンチ抑制薄膜により、トレンチ底のサブトレンチの発生が抑制されて前記トレンチが作製されたことを特徴とする付記３に記載する縦型炭化珪素半導体装置のトレンチのアニール処理方法。
（付記５）
付記２または付記３のいずれか１項の縦型炭化珪素半導体装置のトレンチのアニール処理方法により作製されたトレンチ幅0.5μm以上のトレンチを有することを特徴とする縦型炭化珪素半導体装置。
（付記６）
前記トレンチ上部角が曲率半径0.1μm以上であることを特徴とする付記５に記載の縦型炭化珪素半導体装置。
（付記７）
前記トレンチ幅が、0.2μm以上、かつ、0.6μm以下であることを特徴とするトレンチを有することを特徴とする付記４に記載の縦型炭化珪素半導体装置。
（付記８）
前記トレンチ壁面にダメージがないことを特徴とする付記７に記載の縦型炭化珪素半導体装置。
（付記９）
トレンチを有する縦型炭化珪素半導体装置であって、
前記トレンチ幅が、0.2μm以上、かつ、0.6μm以下、
前記トレンチ上部角が曲率半径0.1μm以上、
前記トレンチ壁面にダメージがないことを特徴とするトレンチを有する縦型炭化珪素半導体装置。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１００ 炭化珪素半導体素子、１０１ 基板、１０２ ドリフト層、１０３ 第１ベース領域(PBA1)、１０３ａ 第１ベース領域中央部、１０３ｂ 第１ベース領域左端部、１０３ｃ 第１ベース領域右端部、１０３ｄ 第１ベース領域接続部、１０４ 電流拡散層、１０５ トレンチ電流拡散層、１０６ 第２ベース領域(PBA2)、１０７ ボディー領域、１０８ ソース領域、１０９ コンタクト領域、１１０ トレンチ、１１１ 絶縁酸化膜(ゲート絶縁膜)、１１２ ゲート電極、１１３ ソース電極、１１４ ドレイン電極、１１５ TEOS酸化膜、１１６ 酸化膜マスク、１１７ ゲート酸化膜、１１８ 層間絶縁膜、１１９ 配線、１２０ 保護膜、１２１ 第１ベース領域中央部の幅、１２２ 第１ベース領域中央部と第１ベース領域左端部または右端部との離間距離、１２３ 第１ベース領域中央部と第２ベース領域の端部の水平方向離間距離、１２４ 第１ベース領域接続部間距離(奥方向)(接地ピッチ)、２０１ 高濃度層(P++層、活性部境界領域に形成された活性部境界領域)、２０２ 高濃度層(P++層、ドリフト層に形成された活性部境界領域)、２０３ ドリフト層、２０４ 第１電界緩和層、２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、空間変調された第１電界緩和層、２０５ 第２電界緩和層、２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ、空間変調された第２電界緩和層、２０６ チャネルストップ層(Ｎ＋層)、２０７ p-電界拡がり層、２０８ 高濃度層(P++層、ドリフト層に形成された活性部境界領域)、２０９ 高濃度層(P++層、N層に形成された活性部境界領域)、２１０ n電界拡がり層、２１１ 従来構造の境界部分、２１２ 新構造の境界部分、２１３ 従来構造の電解集中した境界部分、２１４ 新構造の電界緩和された境界部分、３０１ 活性種(radicals)、３０２ サブトレンチ抑制薄膜、３０３ トレンチ側壁(壁面)、３０４ 炭化珪素(SiC)ウエハ、３０５ 炭化珪素(SiC)が塗布されたカーボン製部材(炭化珪素塗布材)、３０６ 炭化珪素(SiC)ウエハ載置台、３０７ 断熱材、３０８ 石英(SiO2)、３０９ ガス注入路、３１０ ガス排出路、３１１ アニール処理装置、３１２ トレンチ側壁、３１３ 初期のマスク(枠)、３２１ 高周波発生器、３２２ コイル。

Claims (8)

  1. 第１導電型を有しかつ炭化珪素からなる基板と、
    前記基板の上に設けられ、前記第１導電型を有しかつ炭化珪素からなるドリフト層と、
    前記ドリフト層の上に設けられ、中央と前記中央の両側とに分離し、第２導電型を有しかつ炭化珪素からなる第１ベース領域と、
    分離した前記第１ベース領域の間を埋める電流拡散層と、
    前記第１ベース領域と前記電流拡散層との上に設けられ、前記第１導電型を有しかつ炭化珪素からなるトレンチ電流拡散層と、
    前記トレンチ電流拡散層の両側に設けられ、前記第２導電型を有しかつ炭化珪素からなる第２ベース領域と、
    前記トレンチ電流拡散層と前記第２ベース領域との上に設けられ、前記第２導電型を有しかつ炭化珪素からなるボディー領域と、
    前記ボディー領域の上に設けられ、前記第１導電型を有しかつ炭化珪素からなるソース領域と、
    前記第２導電型を有しかつ炭化珪素からなるコンタクト領域と、
    前記ソース領域の表面から、前記ソース領域と前記ボディー領域を貫通し前記トレンチ電流拡散層に達するように設けられたトレンチと、
    前記トレンチの内壁面と前記ソース領域の一部を覆うように設けられたゲート絶縁酸化膜と、
    前記トレンチ内に設けられたゲート電極と、
    前記ソース領域および前記コンタクト領域の一部を覆い前記ボディー領域に電気的に接続されたソース電極と、
    前記基板の裏面側に設けられたドレイン電極を備え、
    前記トレンチの底面は、前記第１ベース領域の中央部と垂直方向に離間して重なり合って、かつ、前記中央部の水平方向の幅は、前記トレンチの前記底面の幅よりも大きい、炭化珪素半導体装置。
  2. 前記トレンチの底面と前記中央部とは、前記垂直方向に0.05μｍ以上0.5μｍ以下離間している、請求項１に記載の炭化珪素半導体装置。
  3. 前記中央部の前記水平方向の幅は、前記トレンチの前記底面の幅よりも0.1μ以上0.5μm以下大きい、請求項２に記載の炭化珪素半導体装置。
  4. 前記電流拡散層の不純物濃度は、1.0×1016cm-3以上4.0×1017cm-3以下であり、かつ、前記第１ベース領域の前記中央部と両側部の各々との間にある前記電流拡散層の前記水平方向の幅は、0.7μm以上1.5μm以下である、請求項３に記載の炭化珪素半導体装置。
  5. 前記ボディー領域の垂直方向の厚みは、0.5μm以上1.5μm以下であり、かつ、前記ボディー領域の不純物濃度は、1.0×1016cm-3以上3.0×1017cm-3以下であって、
    前記ソース領域の垂直方向の厚みは、0.1μm以上0.4μm以下であり、かつ、前記ソース領域の不純物濃度は、2.0×1018cm-3以上1.0×1020cm-3以下であって、
    前記トレンチ電流拡散層の前記垂直方向の厚みは、0.3μm以上1.0μm以下であり、かつ、前記トレンチ電流拡散層の不純物濃度は、5.0×1016cm-3以上1.0×1017cm-3以下である、請求項４に記載の炭化珪素半導体装置。
  6. 前記第１ベース領域の前記中央部と前記第１ベース領域の前記両側部の各々との水平方向における第１離間距離は、前記第１ベース領域の前記中央部と前記第２ベース領域の端部との水平方向における第２離間距離よりも大きく、
    前記第１離間距離と前記第２離間距離との差は、0.2μm以上であり、前記第１ベース領域の厚み以下であり、かつ0.6μm以下である、請求項４または請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第１ベース領域の前記中央部と前記第１ベース領域の前記両側部の各々は、第１ベース領域接続部によりに接続されており、
    前記第１ベース領域接続部は、前記第１ベース領域の長手方向において周期的に設けられている、請求項６に記載の炭化珪素半導体装置。
  8. 前記長手方向において隣り合う２つの前記第１ベース領域接続部の間隔は、10μm以上200μm以下である、請求項７に記載の炭化珪素半導体装置。
JP2017538525A 2015-09-09 2016-09-08 炭化珪素半導体装置 Active JP6741010B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2015177701 2015-09-09
JP2015177685 2015-09-09
JP2015177664 2015-09-09
JP2015177685 2015-09-09
JP2015177664 2015-09-09
JP2015177701 2015-09-09
PCT/JP2016/076525 WO2017043606A1 (ja) 2015-09-09 2016-09-08 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JPWO2017043606A1 true JPWO2017043606A1 (ja) 2018-06-28
JP6741010B2 JP6741010B2 (ja) 2020-08-19

Family

ID=58239795

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2017538525A Active JP6741010B2 (ja) 2015-09-09 2016-09-08 炭化珪素半導体装置
JP2017505586A Expired - Fee Related JP6720962B2 (ja) 2015-09-09 2016-09-08 縦型炭化珪素半導体装置のトレンチのアニール処理装置、縦型炭化珪素半導体装置の製造方法および縦型炭化珪素半導体装置
JP2017538526A Active JP6702330B2 (ja) 2015-09-09 2016-09-08 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2017505586A Expired - Fee Related JP6720962B2 (ja) 2015-09-09 2016-09-08 縦型炭化珪素半導体装置のトレンチのアニール処理装置、縦型炭化珪素半導体装置の製造方法および縦型炭化珪素半導体装置
JP2017538526A Active JP6702330B2 (ja) 2015-09-09 2016-09-08 半導体装置

Country Status (4)

Country Link
US (2) US10424642B2 (ja)
JP (3) JP6741010B2 (ja)
DE (1) DE112016004086T5 (ja)
WO (3) WO2017043607A1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108352402B (zh) 2015-10-16 2020-12-18 富士电机株式会社 半导体装置和半导体装置的制造方法
US10559652B2 (en) * 2016-02-09 2020-02-11 Mitsubishi Electric Corporation Semiconductor device
WO2017179377A1 (ja) * 2016-04-14 2017-10-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6848382B2 (ja) * 2016-11-16 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6871058B2 (ja) * 2017-05-22 2021-05-12 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10468509B2 (en) * 2017-06-07 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2019009091A1 (ja) * 2017-07-07 2019-01-10 株式会社デンソー 半導体装置およびその製造方法
JP7327905B2 (ja) * 2017-07-07 2023-08-16 株式会社デンソー 半導体装置およびその製造方法
JP6950398B2 (ja) * 2017-09-21 2021-10-13 住友電気工業株式会社 炭化珪素半導体装置
JP6910944B2 (ja) * 2017-12-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6998244B2 (ja) * 2018-03-14 2022-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6968042B2 (ja) * 2018-07-17 2021-11-17 三菱電機株式会社 ＳｉＣ−ＳＯＩデバイスおよびその製造方法
JP7056482B2 (ja) * 2018-09-10 2022-04-19 住友電気工業株式会社 炭化珪素半導体装置
DE102018123439B4 (de) * 2018-09-24 2020-04-23 Infineon Technologies Ag Leistungshalbleitertransistor, Verfahren zum Verarbeiten eines Leistungshalbleitertransistors und Verfahren zum Produzieren eines Leistungshalbleitertransistors
US11056586B2 (en) * 2018-09-28 2021-07-06 General Electric Company Techniques for fabricating charge balanced (CB) trench-metal-oxide-semiconductor field-effect transistor (MOSFET) devices
JP7127546B2 (ja) * 2019-01-07 2022-08-30 株式会社デンソー 半導体装置
JP7206919B2 (ja) * 2019-01-07 2023-01-18 株式会社デンソー 半導体装置
JP7095604B2 (ja) * 2019-01-07 2022-07-05 株式会社デンソー 半導体装置
JP7167717B2 (ja) * 2019-01-07 2022-11-09 株式会社デンソー 半導体装置
JP7180402B2 (ja) * 2019-01-21 2022-11-30 株式会社デンソー 半導体装置
JP7302286B2 (ja) * 2019-05-23 2023-07-04 富士電機株式会社 半導体装置
JPWO2021100206A1 (ja) * 2019-11-22 2021-05-27
WO2021124800A1 (ja) * 2019-12-20 2021-06-24 住友電気工業株式会社 炭化珪素半導体装置
TWI739252B (zh) * 2019-12-25 2021-09-11 杰力科技股份有限公司 溝槽式mosfet元件及其製造方法
US20230261057A1 (en) * 2020-07-02 2023-08-17 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and method of manufacturing silicon carbide epitaxial substrate
GB202119119D0 (en) 2021-12-30 2022-02-16 Spts Technologies Ltd Plasma etched silicon carbide

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015041719A (ja) * 2013-08-23 2015-03-02 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
WO2015049838A1 (ja) * 2013-10-02 2015-04-09 株式会社デンソー 炭化珪素半導体装置
WO2016002766A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
JP4487656B2 (ja) 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
GB0417749D0 (en) * 2004-08-10 2004-09-08 Eco Semiconductors Ltd Improved bipolar MOSFET devices and methods for their use
JP2008034464A (ja) * 2006-07-26 2008-02-14 New Japan Radio Co Ltd 半導体装置の製造方法
JP5037103B2 (ja) 2006-12-06 2012-09-26 三菱電機株式会社 炭化珪素半導体装置
JP5509520B2 (ja) 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2008227238A (ja) * 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
JP2011512677A (ja) * 2008-02-14 2011-04-21 マックスパワー・セミコンダクター・インコーポレイテッド 半導体素子構造及び関連プロセス
JP5589263B2 (ja) 2008-05-29 2014-09-17 富士電機株式会社 炭化珪素半導体基板のトレンチ形成方法
JP5218474B2 (ja) * 2010-05-27 2013-06-26 富士電機株式会社 半導体装置
DE112011103469B4 (de) * 2010-10-15 2023-01-19 Mitsubishi Electric Corporation Halbleitervorrichtung
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP2012169385A (ja) 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP2012195519A (ja) 2011-03-18 2012-10-11 Kyoto Univ 半導体素子及び半導体素子の製造方法
JP5697744B2 (ja) 2011-04-04 2015-04-08 三菱電機株式会社 半導体装置およびその製造方法
JP5209152B1 (ja) 2011-09-22 2013-06-12 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
JP5669712B2 (ja) 2011-11-11 2015-02-12 三菱電機株式会社 半導体装置の製造方法
JP5721902B2 (ja) * 2012-03-16 2015-05-20 三菱電機株式会社 半導体装置およびその製造方法
JP5884617B2 (ja) 2012-04-19 2016-03-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014134898A (ja) 2013-01-08 2014-07-24 Canon Inc 画像検索装置
JP5951517B2 (ja) * 2013-02-08 2016-07-13 新電元工業株式会社 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置の製造装置
JP5989696B2 (ja) 2014-03-17 2016-09-07 中国電力株式会社 電線被覆剥取先端工具
JP6063407B2 (ja) 2014-03-17 2017-01-18 アズビル株式会社 需要調整計画立案システムおよび需要調整計画立案方法
JP6011570B2 (ja) 2014-03-17 2016-10-19 株式会社デンソー 車両用充放電システム
JP6428489B2 (ja) * 2014-09-16 2018-11-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6354525B2 (ja) * 2014-11-06 2018-07-11 株式会社デンソー 炭化珪素半導体装置の製造方法
CN106463547B (zh) 2014-12-25 2019-10-18 富士电机株式会社 半导体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015041719A (ja) * 2013-08-23 2015-03-02 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
WO2015049838A1 (ja) * 2013-10-02 2015-04-09 株式会社デンソー 炭化珪素半導体装置
WO2016002766A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP6741010B2 (ja) 2020-08-19
WO2017043608A1 (ja) 2017-03-16
US10424642B2 (en) 2019-09-24
US10453952B2 (en) 2019-10-22
WO2017043606A1 (ja) 2017-03-16
WO2017043607A1 (ja) 2017-03-16
DE112016004086T5 (de) 2018-06-14
JPWO2017043607A1 (ja) 2018-06-28
JP6720962B2 (ja) 2020-07-08
US20180331209A1 (en) 2018-11-15
JP6702330B2 (ja) 2020-06-03
US20180315813A1 (en) 2018-11-01
JPWO2017043608A1 (ja) 2018-06-28

Similar Documents

Publication Publication Date Title
JP6741010B2 (ja) 炭化珪素半導体装置
US9818860B2 (en) Silicon carbide semiconductor device and method for producing the same
JP4453671B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
US8742501B2 (en) Power semiconductor devices and methods for manufacturing the same
JP5195357B2 (ja) 半導体装置
JP5476689B2 (ja) 半導体装置の製造方法
JP6056623B2 (ja) 半導体装置および半導体装置の製造方法
JP5298565B2 (ja) 半導体装置およびその製造方法
JP5309587B2 (ja) 炭化珪素半導体基板のトレンチエッチング方法
JP6651894B2 (ja) 化合物半導体装置およびその製造方法
JP2018046251A (ja) 半導体装置およびその製造方法
US10943997B2 (en) Semiconductor device and method of manufacturing semiconductor device
US9825125B2 (en) Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
KR102100863B1 (ko) SiC MOSFET 전력 반도체 소자
US20190198661A1 (en) Transistor Having at Least One Transistor Cell with a Field Electrode
KR101386132B1 (ko) 트렌치 구조를 갖는 ＳｉＣ ＭＯＳＦＥＴ 및 그 제조방법
JP2016134546A (ja) 半導体装置と、その製造方法
JP5671777B2 (ja) 半導体装置の製造方法
KR20190035331A (ko) 둥근 트렌치 코너를 갖는 트렌치 게이트형 모스펫 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200520

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200623

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200706

R150 Certificate of patent or registration of utility model

Ref document number: 6741010

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250