JP5218474B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5218474B2
JP5218474B2 JP2010121618A JP2010121618A JP5218474B2 JP 5218474 B2 JP5218474 B2 JP 5218474B2 JP 2010121618 A JP2010121618 A JP 2010121618A JP 2010121618 A JP2010121618 A JP 2010121618A JP 5218474 B2 JP5218474 B2 JP 5218474B2
Authority
JP
Japan
Prior art keywords
region
breakdown voltage
active region
voltage structure
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010121618A
Other languages
English (en)
Other versions
JP2011249580A (ja
Inventor
功 吉川
研一 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2010121618A priority Critical patent/JP5218474B2/ja
Priority to DE102011122928.4A priority patent/DE102011122928B3/de
Priority to DE102011076269A priority patent/DE102011076269B4/de
Priority to US13/116,650 priority patent/US8278682B2/en
Priority to CN201110150675.0A priority patent/CN102263124B/zh
Publication of JP2011249580A publication Critical patent/JP2011249580A/ja
Application granted granted Critical
Publication of JP5218474B2 publication Critical patent/JP5218474B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

この発明は、半導体装置に関する。
近年、半導体素子を用いた電力変換装置において、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などで、電解コンデンサや直流リアクトルなどで構成される直流平滑回路が不要な直接変換回路として、例えばマトリクスコンバータが公知である。マトリクスコンバータは、複数の交流スイッチから構成されている。交流スイッチには交流電圧が印加されるため、順方向および逆方向ともに耐圧（以下、順方向耐圧、逆方向耐圧とする）を有する構成が要求され、回路の小型化、軽量化、高効率化、高速応答化および低コスト化等の観点から、双方向スイッチング素子が着目されている。このような双方向スイッチング素子として、例えば逆阻止絶縁ゲート型バイポーラトランジスタ（以下、逆阻止ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒとする）を２つ逆並列に接続して構成されたスイッチが公知である。
逆阻止ＩＧＢＴは、ＩＧＢＴの形成された活性領域と、半導体基板の外周端部で一方の主面から他方の主面に至るように形成された分離領域とを備える。活性領域と分離領域との間には、ＩＧＢＴを構成するｐｎ接合表面の電界強度を緩和して所望の耐圧を確保する耐圧構造部が設けられている。耐圧構造部には、例えばフローティングのｐ型領域であるフィールドリミッティングリング（以下、ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇとする）と、ＦＬＲに電気的に接続された導電膜であるフィールドプレート（以下、ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅとする）とが設けられている。
このような逆阻止ＩＧＢＴとして、基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝を利用して分離拡散領域が形成された装置が提案されている（例えば、下記特許文献１参照。）。
また、別の装置として、少なくとも最内周とその次の外周の前記フィールド絶縁膜上では前記導電性フィールドプレートが外周に向かう方向に張り出し、かつ少なくとも最外周とその次の外周の前記フィールド絶縁膜上では前記導電性フィールドプレートが内周に向かう方向に張り出している装置が提案されている（例えば、下記特許文献２参照。）。
また、逆阻止ＩＧＢＴの耐圧構造部には、順方向耐圧を確保する領域（以下、順方向耐圧構造領域とする）と、逆方向耐圧を確保する領域（以下、逆方向耐圧構造領域とする）とが備えられることが公知である。
図５は、従来の逆阻止ＩＧＢＴの耐圧構造部を示す断面図である。図５に示すように、逆阻止ＩＧＢＴの耐圧構造部１２０には、活性領域１００側に、順方向耐圧構造領域１４０が設けられている。また、分離領域１３０側に、逆方向耐圧構造領域１５０が設けられている。順方向耐圧構造領域１４０と逆方向耐圧構造領域１５０の境界には、順方向および逆方向のいずれの電圧印加時においても空乏化されない領域（以下、中間チャネルストッパー部とする）１６０が設けられている。中間チャネルストッパー部１６０は、例えばｎ-ドリフト領域１０１の表面層に設けられたｎ+チャネルストッパー領域１６１と、ｎ+チャネルストッパー領域１６１に電気的に接続されたＦＰ１６２とからなる。
なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
このように中間チャネルストッパー部を有する逆阻止ＩＧＢＴとして、次のような装置が提案されている。ｐ+型コレクタ領域とｎ-型ベース領域とｐ型べース領域とｎ+型エミッタ領域とを有するＩＧＢＴ用半導体基板の外周にトレンチを設ける。このトレンチはｎ-型ベース領域を貫通してｐ型コレクタ領域に至るように形成する。トレンチの壁面に誘電体膜を介してｎ-型ベース領域の側面に対向し、かつｐ+型コレクタ領域に接続されるように導電体層を設ける。導電体層のフィールドプレート効果で耐圧を向上させる。また、ｐ型の複数の正方向耐圧改善半導体領域と、ｎ+型チャネルストッパー領域と、ｐ型の逆方向耐圧改善半導体領域とを有する。ｎ+型チャネルストッパー領域の上に、この電位を安定化するための電極が配置されている（例えば、下記特許文献３参照。）。
また、別の装置として、次の装置が提案されている。ｎ-ドリフト層の表面に形成されたｐ+ベース層と、ｐ+ベース層の表面に形成されたｎ+エミッタ領域と、ｎ-ドリフト層とｎ+エミッタ領域とに挟まれるｐ+ベース層の表面に被覆されるゲート酸化膜と、ゲート酸化膜を介して被覆されるゲート電極とを含むＭＯＳゲート構造と、ＭＯＳゲート構造をｎ-ドリフト層を介して取り囲みｎ-ドリフト層の表裏面をつなぐように形成されるｐ+分離領域と、減厚したｎ-ドリフト層の裏面に形成され、裏面に露出するｐ+分離領域に連結されるｐ+コレクタ層とを備える。また、エミッタ電極とｐ+分離領域の間には、耐圧構造が形成されている。フィールドリミット層とフィールドリミット電極が、数個ｐ+分離領域側に向かって形成されている。耐圧構造の中間領域には、中間電界緩和領域が形成されている（例えば、下記特許文献４参照。）。
特開２００４−３３６００８号公報 特開２００５−１０１２５４号公報 特開２００６−３１９２１８号公報 特開２００５−２５２２１２号公報
しかしながら、上述した特許文献２に示す技術では、導通状態のときにｎ-ドリフト領域を完全に空乏化させないための構造を設ける必要がある。その理由は、順方向の電圧印加時に、活性領域のｐチャネル領域からｎ-ドリフト領域に伸びる空乏層が分離領域のｐ分離層に達し、ｐチャネル領域とｐ分離層が空乏層を介してつながってしまった場合、所望の電圧よりも低い電圧で導通状態となってしまうからである。逆方向の電圧印加時においても、ｐ分離層から伸びる空乏層がｐチャネル領域に達してしまった場合に同様の問題が生じる。しかしながら、特許文献２に示す技術では、このような問題を解消するための構造について報告されていない。また、上述した特許文献１に示す技術では、耐圧構造部の詳細な構成について報告されていない。
一方、上述した特許文献３，４に示す技術では、上述したような問題を解消するための構造について報告されている。例えば、図５に示すように、ｎ-ドリフト領域１０１に設けられたｎ+チャネルストッパー領域１６１によって、順方向の電圧印加時に活性領域１００側から伸びる空乏層１７１、および逆方向の電圧印加時に分離領域１３０側から伸びる空乏層１７２を止める構造（中間チャネルストッパー部１６０）について報告されている。
しかしながら、中間チャネルストッパー部１６０を設ける場合、中間チャネルストッパー部１６０を挟んで、順方向の電圧印加時に空乏層１７１の伸びる領域（順方向耐圧構造領域１４０）と、逆方向の電圧印加時に空乏層１７２の伸びる領域（逆方向耐圧構造領域１５０）とが完全に分割される。このため、中間チャネルストッパー部１６０のｎ-ドリフト領域１０１は空乏化されない領域となり、耐圧構造部１２０に耐圧向上に寄与しない領域が生じてしまう。また、中間チャネルストッパー部１６０を設けることにより、耐圧構造部１２０の、活性領域１００から半導体基板の外周端部側へ向かう方向の幅（以下、耐圧構造長とする）が長くなってしまう。
また、一般的に、逆阻止ＩＧＢＴに中間チャネルストッパー部を設ける場合、上述したように順方向耐圧構造領域と逆方向耐圧構造領域とが設けられる。このため、逆阻止ＩＧＢＴは、逆阻止構造を有していないＩＧＢＴと比べて、耐圧構造長が長くなってしまう傾向にある。これは、ｎ+チャネルストッパー領域に代えてｐチャネルストッパー領域を設けた場合においても同様である。このような耐圧構造長の増大が、逆阻止ＩＧＢＴの小型化の妨げとなっている。
この発明は、上述した従来技術による問題点を解消するため、小型化を図った半導体装置を提供することを目的とする。また、耐圧の高い半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、請求項１の発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の側面に設けられ、一方の主面から他方の主面に至る第２導電型の分離領域と、活性領域と前記分離領域の間に設けられ、当該活性領域を囲む耐圧構造部と、前記耐圧構造部の前記活性領域側に設けられた第１耐圧構造領域と、前記耐圧構造部の前記分離領域側に設けられた第２耐圧構造領域と、前記第１耐圧構造領域および前記第２耐圧構造領域の、前記半導体基板のおもて面の表面層に設けられた複数の第２導電型の第１半導体領域と、前記第１半導体領域に接し、かつ前記半導体基板のおもて面に選択的に設けられた層間絶縁膜上に跨って設けられた複数の導電膜と、を備える。そして、前記複数の導電膜のうち、少なくとも前記第１耐圧構造領域の最も前記分離領域側の第１導電膜は、前記分離領域側の端部が当該第１導電膜の接する前記第１半導体領域の当該分離領域側の端部より当該分離領域側に張り出すように設けられている。前記複数の導電膜のうち、少なくとも前記第２耐圧構造領域の最も前記活性領域側の第２導電膜は、前記活性領域側の端部が当該第２導電膜の接する前記第１半導体領域の当該活性領域側の端部より当該活性領域側に張り出すように設けられている。前記第１導電膜の前記分離領域側の端部は、前記複数の導電膜の中で最も当該分離領域側に張り出している。
また、上述した課題を解決し、本発明の目的を達成するため、請求項２の発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の側面に設けられ、一方の主面から他方の主面に至る第２導電型の分離領域と、活性領域と前記分離領域の間に設けられ、当該活性領域を囲む耐圧構造部と、前記耐圧構造部の前記活性領域側に設けられた第１耐圧構造領域と、前記耐圧構造部の前記分離領域側に設けられた第２耐圧構造領域と、前記第１耐圧構造領域および前記第２耐圧構造領域の、前記半導体基板のおもて面の表面層に設けられた複数の第２導電型の第１半導体領域と、前記第１半導体領域に接し、かつ前記半導体基板のおもて面に選択的に設けられた層間絶縁膜上に跨って設けられた複数の導電膜と、を備える。そして、前記複数の導電膜のうち、少なくとも前記第１耐圧構造領域の最も前記分離領域側の第１導電膜は、前記分離領域側の端部が当該第１導電膜の接する前記第１半導体領域の当該分離領域側の端部より当該分離領域側に張り出すように設けられ、前記複数の導電膜のうち、少なくとも前記第２耐圧構造領域の最も前記活性領域側の第２導電膜は、前記活性領域側の端部が当該第２導電膜の接する前記第１半導体領域の当該活性領域側の端部より当該活性領域側に張り出すように設けられている。前記第２導電膜の前記活性領域側の端部は、前記複数の導電膜の中で最も当該活性領域側に張り出している。
また、請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、前記第２導電膜の前記活性領域側の端部は、前記複数の導電膜の中で最も当該活性領域側に張り出していることを特徴とする。
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記第１導電膜の前記分離領域側の端部が当該第１導電膜の接する前記第１半導体領域の当該分離領域側の端部から当該分離領域側に張り出す長さは、前記第２導電膜の前記活性領域側の端部が当該第２導電膜の接する前記第１半導体領域の当該活性領域側の端部から当該活性領域側に張り出す長さよりも長いことを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記第１耐圧構造領域内の前記第１半導体領域は、前記活性領域から離れるほど隣り合う当該第１半導体領域との間隔が広くなるように設けられていることを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記第２耐圧構造領域内の前記第１半導体領域は、前記分離領域から離れるほど隣り合う当該第１半導体領域との間隔が広くなるように設けられていることを特徴とする。
また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第２耐圧構造領域の前記活性領域側の端部から当該分離領域側の端部までの幅は、当該第１耐圧構造領域の前記活性領域側の端部から当該分離領域側の端部までの幅より短いことを特徴とする。
また、請求項８の発明にかかる半導体装置は、請求項１〜７のいずれか一つに記載の発明において、前記第１導電膜の前記分離領域側の端部は、当該第１導電膜の接する前記第１半導体領域の当該分離領域側の端部より当該分離領域側に２５μｍ以上張り出していることを特徴とする。
また、請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記第２導電膜の前記活性領域側の端部は、当該第２導電膜の接する前記第１半導体領域の当該活性領域側の端部より当該活性領域側に１５μｍ以上張り出していることを特徴とする。
また、請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、順方向の電圧印加時に、前記活性領域側から伸びる空乏層を止めるチャネルストッパーは、少なくとも前記第２導電膜から構成されることを特徴とする。
また、請求項１１の発明にかかる半導体装置は、請求項１〜１０のいずれか一つに記載の発明において、逆方向の電圧印加時に、前記分離領域側から伸びる空乏層を止めるチャネルストッパーは、少なくとも前記第１導電膜から構成されることを特徴とする。
上述した発明によれば、第１耐圧構造領域内の第１導電膜を分離領域側に張り出させ、かつ第２耐圧構造領域内の第２導電膜を活性領域側に張り出させる。そして、順方向の電圧印加時、第２導電膜の活性領域側の張り出しにより、活性領域側から伸びる空乏層の伸びを第２耐圧構造領域内で止める。逆方向の電圧印加時、第１導電膜の分離領域側の張り出しにより、分離領域側から伸びる空乏層の伸びを第１耐圧構造領域内で止める。これにより、従来の逆阻止ＩＧＢＴのように中間チャネルストッパー部（図５参照）を設ける必要がなくなる。したがって、耐圧構造部の活性領域から半導体基板の外周端部側へ向かう方向の幅（耐圧構造長）を短くすることができる。
また、順方向の電圧印加時、活性領域側から伸びる空乏層の伸びを第２耐圧構造領域内で止めることができ、かつ逆方向の電圧印加時、分離領域側から伸びる空乏層の伸びを第１耐圧構造領域内で止めることができる。このため、第１耐圧構造領域と第２耐圧構造領域との境界に、順方向の電圧印加時には空乏層が伸び、かつ逆方向の電圧印加時にも空乏層が伸びる領域を形成することができ、耐圧構造部のドリフト領域において空乏化しない領域をなくすことができる。これにより、順方向耐圧を確保する領域と逆方向耐圧を確保する領域とを兼ねる領域を形成することができる。
本発明にかかる半導体装置によれば、小型化を図ることができるという効果を奏する。また、耐圧を維持することができるという効果を奏する。
実施の形態１にかかる逆阻止ＩＧＢＴを示す断面図である。 実施の形態２にかかる半導体装置を示す断面図である。 順方向の電圧印加時における耐圧構造部の電気的特性を示す特性図である。 逆方向の電圧印加時における耐圧構造部の電気的特性を示す特性図である。 従来の逆阻止ＩＧＢＴの耐圧構造部を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる逆阻止ＩＧＢＴを示す断面図である。図１に示す逆阻止ＩＧＢＴは、ｎ半導体基板上に設けられ、例えばＩＧＢＴを構成する活性領域１０と、ｎ半導体基板の側面に設けられ、活性領域１０をｎ半導体基板の外周端部から電気的に分離する分離領域３０とを備える。活性領域１０と分離領域３０との間には、ＩＧＢＴを構成するｐｎ接合表面の電界強度を緩和して所望の耐圧を確保する耐圧構造部２０が設けられている。耐圧構造部２０は、活性領域１０を囲む。活性領域１０と耐圧構造部２０の間に、導通状態のときに活性領域１０の端部に集中する電界を緩和し、かつオフ状態のときにキャリアを引き抜く領域１１を設けてもよい。
活性領域１０において、ｎ-ドリフト領域１のおもて面の表面層には、ｐチャネル領域２が選択的に設けられている。ｐチャネル領域２の表面層には、ｎ+エミッタ領域３が選択的に設けられている。ｎ+エミッタ領域３からｎ-ドリフト領域１に跨るように、ゲート絶縁膜４を介してゲート電極５が設けられている。
エミッタ電極７は、ｐチャネル領域２およびｎ+エミッタ領域３に接する。また、エミッタ電極７は、層間絶縁膜６によってゲート電極５と絶縁されている。層間絶縁膜６は、耐圧構造部２０から分離領域３０にかけても選択的に設けられている。ｎ-ドリフト領域１の裏面には、活性領域１０から分離領域３０に跨ってｐコレクタ領域８が設けられている。コレクタ電極９は、ｐコレクタ領域８に接する。
分離領域３０において、ｎ-ドリフト領域１の側面には、ｐ分離層３１（第２半導体領域）が設けられている。ｐ分離層３１は、ｎ-ドリフト領域１のおもて面から裏面に貫通して設けられ、ｎ-ドリフト領域１のおもて面の表面層に設けられたフローティングのｐ型領域３２およびｎ-ドリフト領域１の裏面に設けられたｐコレクタ領域８に接する。また、ｐ分離層３１は、耐圧構造部２０を囲む。半導体基板の外周端部には、層間絶縁膜６の上に跨ってフィールドプレート（以下、ＥＱＲ：Ｅｑｕｉ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇとする）３３が設けられている。ＥＱＲ３３は、ｐ分離層３１およびｐ型領域３２に電気的に接続されている。
耐圧構造部２０において、ｎ-ドリフト領域１のおもて面の表面層には、フローティングのｐ型領域であるフィールドリミッティングリング（ＦＬＲ、第１半導体領域）４１，５１がそれぞれ複数設けられている。ここで、図１に示す、ＦＬＲ４１，５１の個数は一例であり、これに限らず、さらに複数のＦＬＲ４１，５１を設けた構成としてもよい。層間絶縁膜６は、ｎ-ドリフト領域１のおもて面のＦＬＲ４１，５１が設けられていない表面を覆う。つまり、層間絶縁膜６は、ＦＬＲ４１，５１およびｐ分離層３１上にそれぞれ開口部を有する。
各ＦＬＲ４１，５１には、例えばポリシリコンからなる半導体膜４７，５７がそれぞれ接する。半導体膜４７，５７は、層間絶縁膜６の内部に埋めこまれるように設けられ、かつ層間絶縁膜６の内部に延びている。フィールドプレート（ＦＰ、導電膜）４４，５４は、半導体膜４７，５７を介してＦＬＲ４１，５１に接し、電気的に接続されている。つまり、層間絶縁膜６の開口部では、半導体膜４７およびＦＰ４４が積層されてなる導電性の膜がＦＬＲ４１に接している。また、半導体膜５７およびＦＰ５４が積層されてなる導電性の膜がＦＬＲ５１に接している。
半導体膜４７を介してＦＰ４４をＦＬＲ４１に接続することで、ＦＬＲ４１とＦＰ４４のコンタクト部となる層間絶縁膜６の開口部の幅を狭くすることができる。これにより、逆阻止ＩＧＢＴの信頼性を向上することができる。半導体膜５７を介してＦＰ５４をＦＬＲ５１に接続する場合も、同様の効果を得ることができる。
ＦＰ４４，５４の活性領域１０側および分離領域３０側の両端部は、層間絶縁膜６上に延びている。また、各ＦＰ４４間、ＦＰ４４とＦＰ５４の間および各ＦＰ５４間の間隔は、ｎ-ドリフト領域１の等電位分布の歪みが抑制される程度の幅を有し、かつ製造することができる範囲で狭いのが望ましい。つまり、各ＦＰ４４および各ＦＰ５４間に露出する層間絶縁膜６を、製造することができる範囲で少なくするのがよい。その理由は、耐圧構造部２０のおもて面側において、電気的な膜で覆われていない領域を少なくし、ＦＰ４４およびＦＰ５４によって外部の電界を遮断することで、静電誘導の発生を防止し、逆阻止ＩＧＢＴの信頼性を向上することができるからである。
また、ＦＰ４４，５４は、パッシペーション膜（不図示）によって覆われている。ＦＬＲ４１，５１、ＦＰ４４，５４および半導体膜４７，５７の詳細な説明については、後述する。
耐圧構造部２０には、活性領域１０側に、順方向に電圧が印加されたときに主に順方向耐圧を確保する領域（順方向耐圧構造領域、第１耐圧構造領域）４０が設けられている。また、分離領域３０側に、逆方向に電圧が印加されたときに主に逆方向耐圧を確保する領域（逆方向耐圧構造領域、第２耐圧構造領域）５０が設けられている。そして、上述したＦＬＲ４１、ＦＰ４４および半導体膜４７は、順方向耐圧構造領域４０に設けられている。ＦＬＲ５１、ＦＰ５４および半導体膜５７は、逆方向耐圧構造領域５０に設けられている。
順方向耐圧構造領域４０において、ＦＬＲ４１は、活性領域１０から離れるほど隣り合うＦＬＲ４１との間隔が広くなるように設けられている。その理由は、次に示すとおりである。順方向の電圧印加時に、順方向耐圧構造領域４０の活性領域１０側で、最も電界強度が高くなる。このため、活性領域１０側におけるＦＬＲ４１間の間隔を最も狭くし、分離領域３０に向かうほどＦＬＲ４１間の間隔を広げることで、各ＦＬＲ４１間にかかる電界強度をほぼ均一にすることができるからである。
ＦＰ４４は、最も活性領域１０側のＦＬＲ４１、活性領域１０側から２，４，６，・・・番目（偶数番目）のＦＬＲ４１、および最も逆方向耐圧構造領域５０側のＦＬＲ４１（以下、第１順方向ＦＬＲ４２とする）にのみ設けてもよい。また、ＦＰ４４は、活性領域１０側から１，３，５，・・・番目（奇数番目）のＦＬＲ４１、および第１順方向ＦＬＲ４２にのみ設けてもよい。
また、複数のＦＰ４４のうち、第１順方向ＦＬＲ４２に半導体膜４７を介して接するＦＰ（以下、第１順方向ＦＰとする、第１導電膜）４５は、分離領域３０側に張り出すように設けられている。つまり、第１順方向ＦＰ４５の分離領域３０側の端部は、第１順方向ＦＬＲ４２の分離領域３０側の端部より分離領域３０側に張り出している。以下の説明において、ＦＰがある領域側に張り出すとは、ＦＰのある領域側の端部が、このＦＰの接するＦＬＲの同じ領域側の端部より外側に張り出していることをいう。
また、第１順方向ＦＰ４５の分離領域３０側の端部は、複数のＦＰ４４，５４の中で最も分離領域３０側に張り出している。例えば、第１順方向ＦＰ４５が分離領域３０側に張り出す長さ（以下、第１長さとする）ｗ1は、２５μｍ以上であるのが好ましい。その理由は、後述する。
また、第１順方向ＦＰ４５は、活性領域１０側にも張り出すように設けられている。第１順方向ＦＬＲ４２より活性領域１０側のＦＬＲ（以下、第２順方向ＦＬＲとする）４３に半導体膜４７を介してそれぞれ接する複数のＦＰ（以下、第２順方向ＦＰとする）４６は、活性領域１０側に張り出すように設けられている。
半導体膜４７の活性領域１０側の端部は、各半導体膜４７の接する第１順方向ＦＬＲ４２および第２順方向ＦＬＲ４３の活性領域１０側の端部より活性領域１０側に張り出している。そして、第１順方向ＦＰ４５の活性領域１０側の端部は、第１順方向ＦＰ４５の接する半導体膜４７の活性領域１０側の端部から張り出さないのが好ましい。第２順方向ＦＰ４６の活性領域１０側および分離領域３０側の両端部は、半導体膜４７のそれぞれ同じ領域側の端部から張り出さないのが好ましい。その理由は、一般的に半導体膜４７の寸法精度の方が半導体膜４６の寸法精度より高いため、高精度の耐圧構造を形成することが可能だからである。
逆方向耐圧構造領域５０において、ＦＬＲ５１は、分離領域３０から離れるほど隣り合うＦＬＲ５１との間隔が広くなるように設けられている。その理由は、次に示すとおりである。逆方向の電圧印加時に、逆方向耐圧構造領域５０の分離領域３０側で、最も電界強度が高くなる。このため、分離領域３０側におけるＦＬＲ５１間の間隔を最も狭くし、分離領域３０に向かうほどＦＬＲ５１間の間隔を広げることで、各ＦＬＲ５１間にかかる電界強度をほぼ均一にすることができるからである。
ＦＰ５４は、最も分離領域３０側のＦＬＲ５１、分離領域３０側から偶数番目のＦＬＲ５１、および最も順方向耐圧構造領域４０側のＦＬＲ５１（以下、第１逆方向ＦＬＲ５２とする）にのみ設けてもよい。また、ＦＰ５４は、分離領域３０側から奇数番目のＦＬＲ５１、および第１逆方向ＦＬＲ５２にのみ設けてもよい。
また、複数のＦＰ５４のうち、第１逆方向ＦＬＲ５２に半導体膜５７を介して接するＦＰ（以下、第１逆方向ＦＰとする、第２導電膜）５５は、活性領域１０側に張り出すように設けられている。第１逆方向ＦＰ５５の活性領域１０側の端部は、複数のＦＰ４４，５４の中で最も活性領域１０側に張り出している。例えば、第１逆方向ＦＰ５５が活性領域１０側に張り出す長さ（以下、第２長さとする）ｗ2は、１５μｍ以上であるのが好ましい。その理由は、後述する。
また、第１逆方向ＦＰ５５は、分離領域３０側にも張り出すように設けられている。第１逆方向ＦＬＲ５２より分離領域３０側のＦＬＲ（以下、第２逆方向ＦＬＲとする）５３に半導体膜５７を介してそれぞれ接する複数のＦＰ（以下、第２逆方向ＦＰとする）５６は、分離領域３０側に張り出すように設けられている。
半導体膜５７の分離領域３０側の端部は、各半導体膜５７の接する第１逆方向ＦＬＲ５２および第２逆方向ＦＬＲ５３の分離領域３０側の端部より分離領域３０側に張り出している。そして、第１逆方向ＦＰ５５の分離領域３０側の端部は、第１逆方向ＦＰ５５の接する半導体膜５７の分離領域３０側の端部から張り出さないのが好ましい。第２逆方向ＦＰ５６の活性領域１０側および分離領域３０側の両端部は、半導体膜５７のそれぞれ同じ領域側の端部から張り出さないのが好ましい。その理由は、順方向耐圧構造領域４０のＦＰ４４と同様である。
また、第１順方向ＦＰ４５が分離領域３０側に張り出す長さ（第１長さ）ｗ1を、第１逆方向ＦＰ５５が活性領域１０側に張り出す長さ（第２長さ）ｗ2より長くするのが好ましい。この理由は、逆方向の電圧印加時、空乏層６２は、ｐ分離層３１およびｐコレクタ領域８の２箇所から伸びるため、順方向の電圧印加時にｐチャネル領域２の１箇所から伸びる空乏層６１に比べて、ｎ-ドリフト領域１内に伸びやすくなっているからである。
また、順方向耐圧に比べて逆方向耐圧を高く設計するのが好ましい。その理由は、上述したように、空乏層６２が空乏層６１に比べてｎ-ドリフト領域１内に拡がりやすくなっているからである。例えば、順方向耐圧構造領域４０および逆方向耐圧構造領域５０はほぼ同様の構成を有するため、順方向耐圧に比べて逆方向耐圧を高く設計することで、例えばＦＬＲ５１をＦＬＲ４１より少ない個数とすることができる。これにより、逆方向耐圧構造領域５０の、活性領域１０から半導体基板の外周端部側へ向かう方向の幅（耐圧構造長）を、順方向耐圧構造領域４０の耐圧構造長より短くすることができる。
次に、図１に示す逆阻止ＩＧＢＴの動作について説明する。順方向の電圧印加時、ｐチャネル領域２とｎ-ドリフト領域１からなるｐｎ接合から伸びる空乏層６１は、最も活性領域１０側の第２順方向ＦＬＲ４３から、分離領域３０側に隣り合う第２順方向ＦＬＲ４３、第１順方向ＦＬＲ４２へと順に伸びる。このとき、第２順方向ＦＰ４６、半導体膜４７および第１順方向ＦＰ４５の活性領域１０側の張り出しにより、空乏層６１の伸びを抑制しながら分離領域３０側に伸ばす。これにより、耐久性を向上することができる。そして、空乏層６１が第１順方向ＦＬＲ４２の分離領域３０側に到達したとき、第１順方向ＦＰ４５の分離領域３０側の張り出しにより、空乏層６１の伸びを抑制することなく分離領域３０側に伸ばす。これにより、順方向耐圧を向上することができる。その後、第１逆方向ＦＰ５５の活性領域１０側の張り出しにより、空乏層６１の伸びは、第１逆方向ＦＬＲ５２に到達する前に止まる。
一方、逆方向の電圧印加時、ｐ分離層３１およびｐコレクタ領域８とｎ-ドリフト領域１からなるｐｎ接合から伸びる空乏層６２は、最も分離領域３０側の第２逆方向ＦＬＲ５３から、活性領域１０側に隣り合う第２逆方向ＦＬＲ５３、第１逆方向ＦＬＲ５２へと順に伸びる。このとき、第２逆方向ＦＰ５６、半導体膜５７および第１逆方向ＦＰ５５の分離領域３０側の張り出しにより、空乏層６２の伸びを抑制しながら活性領域１０側に伸ばす。これにより、耐久性を向上することができる。そして、空乏層６２が第１逆方向ＦＬＲ５２の活性領域１０側に到達したとき、第１逆方向ＦＰ５５の活性領域１０側の張り出しにより、空乏層６２の伸びを抑制することなく活性領域１０側に伸ばす。これにより、逆方向耐圧を向上することができる。その後、第１順方向ＦＰ４５の分離領域３０側の張り出しにより、空乏層６２の伸びは、第１順方向ＦＬＲ４２に到達する前に止まる。
以上、説明したように、実施の形態１によれば、順方向耐圧構造領域４０内の第１順方向ＦＰ４５を分離領域３０側に張り出させ、かつ逆方向耐圧構造領域５０内の第１逆方向ＦＰ５５を活性領域１０側に張り出させる。そして、順方向の電圧印加時、第１逆方向ＦＰ５５の活性領域側１０の張り出しにより、活性領域１０側から伸びる空乏層６１の伸びを逆方向耐圧構造領域５０内で止める。逆方向の電圧印加時、第１順方向ＦＰ４５の分離領域３０側の張り出しにより、分離領域３０側から伸びる空乏層６２の伸びを順方向耐圧構造領域４０内で止める。これにより、従来の逆阻止ＩＧＢＴのように中間チャネルストッパー部（図５参照）を設ける必要がなくなる。このため、耐圧構造部２０の耐圧構造長を、従来の耐圧構造部より１０％程度短くすることができる。したがって、逆阻止ＩＧＢＴの小型化を図ることができる。また、順方向の電圧印加時、活性領域１０側から伸びる空乏層６１の伸びを逆方向耐圧構造領域５０内で止めることができ、かつ逆方向の電圧印加時、分離領域３０側から伸びる空乏層６２の伸びを順方向耐圧構造領域４０内で止めることができる。このため、順方向耐圧構造領域４０と逆方向耐圧構造領域５０との境界に、順方向の電圧印加時には空乏層６１が伸び、かつ逆方向の電圧印加時にも空乏層６２が伸びる領域を形成することができ、耐圧構造部２０のｎ-ドリフト領域１において空乏化しない領域をなくすことができる。これにより、順方向耐圧を確保する領域と逆方向耐圧を確保する領域とを兼ねる領域を形成することができる。したがって、例えば順方向耐圧を確保する領域と逆方向耐圧を確保する領域とを兼ねる領域の幅だけ、耐圧構造部２０の耐圧構造長を短くしたとしても、順方向耐圧および逆方向耐圧を維持することができる。すなわち、順方向耐圧および逆方向耐圧を維持し、かつ小型化を図ることができる。
（実施の形態２）
図２は、実施の形態２にかかる半導体装置を示す断面図である。実施の形態１において、さらに、第１順方向ＦＰの活性領域側に隣り合うＦＰを、ｐ分離層側に張り出させてもよい。また、第１逆方向ＦＰのｐ分離層側に隣り合うＦＰを、活性領域側に張り出させてもよい。
実施の形態２では、図２に示すように、ＦＰ７４，８４は、半導体膜（不図示）を介してＦＬＲ４１，５１に接する。順方向耐圧構造領域７０では、複数のＦＰ７４のうち、最も逆方向耐圧構造領域８０側のＦＰ（第１順方向ＦＰ）７５、および第１順方向ＦＰ７５の活性領域１０側に隣り合うＦＰ（以下、第３順方向ＦＰとする）７７は、分離領域３０側に張り出すように設けられている。第１順方向ＦＰ７５が分離領域３０側に張り出す長さ（第１長さ）ｗ11は、実施の形態１の第１順方向ＦＰの第１長さより短い。第３順方向ＦＰ７７が分離領域３０側に張り出す長さ（以下、第３長さとする）ｗ12は、第１長さｗ11より短い。
また、第１順方向ＦＰ７５および第３順方向ＦＰ７７は、活性領域１０側にも張り出すように設けられている。第３順方向ＦＰ７７より活性領域１０側の複数のＦＰ（第２順方向ＦＰ）７６は、活性領域１０側に張り出すように設けられている。第１順方向ＦＰ７５が活性領域１０側に張り出す長さ（以下、第４長さとする）ｗ13は、実施の形態１の第１順方向ＦＰが活性領域１０側に張り出す長さより長い。
逆方向耐圧構造領域８０では、複数のＦＰ８４のうち、最も順方向耐圧構造領域７０側のＦＰ（第１逆方向ＦＰ）８５、および第１逆方向ＦＰ８５の分離領域３０側に隣り合うＦＰ（以下、第３逆方向ＦＰとする）８７は、活性領域１０側に張り出すように設けられている。第１逆方向ＦＰ８５が活性領域１０側に張り出す長さ（第２長さ）ｗ21は、実施の形態１の第１逆方向ＦＰの第２長さより短い。第３逆方向ＦＰ８７が活性領域１０側に張り出す長さ（以下、第５長さとする）ｗ22は、第２長さｗ21より短い。
また、第１逆方向ＦＰ８５および第３逆方向ＦＰ８７は、分離領域３０側にも張り出すように設けられている。第３逆方向ＦＰ８７より分離領域３０側の複数のＦＰ（第２逆方向ＦＰ）８６は、分離領域３０側に張り出すように設けられている。第１逆方向ＦＰ８５が分離領域３０側に張り出す長さ（以下、第６長さとする）ｗ23は、実施の形態１の第１逆方向ＦＰが分離領域３０側に張り出す長さよりも長い。それ以外の構成は、実施の形態１と同様である。
次に、図２に示す逆阻止ＩＧＢＴの動作について説明する。順方向の電圧印加時、第１逆方向ＦＰ８５および第３逆方向ＦＰ８７の活性領域１０側の張り出しにより、活性領域１０側から伸びる空乏層６３を止める。つまり、第１逆方向ＦＰ８５および第３逆方向ＦＰ８７は、空乏層６３の伸びを止めるチャネルストッパーとして機能する。このとき、第２長さｗ21、第５長さｗ22および第６長さｗ23により、空乏層６３の伸びを止める位置が決定される。例えば、空乏層６３の伸びは、第３逆方向ＦＰ８７の接する第２逆方向ＦＬＲ５３に到達する前に止まる。
一方、逆方向の電圧印加時、第１順方向ＦＰ７５および第３順方向ＦＰ７７の活性領域１０側の張り出しにより、分離領域３０側から伸びる空乏層６４を止める。つまり、第１順方向ＦＰ７５および第３順方向ＦＰ７７は、空乏層６４の伸びを止めるチャネルストッパーとして機能する。このとき、第１長さｗ11、第３長さｗ12および第４長さｗ13により、空乏層６４の伸びを止める位置が決定される。例えば、空乏層６４の伸びは、第３順方向ＦＰ７７の接する第２順方向ＦＬＲ４３に到達する前に止まる。図２に示す逆阻止ＩＧＢＴのそれ以外の動作は、実施の形態１と同様である。
また、上述した逆阻止ＩＧＢＴでは、順方向耐圧構造領域７０および逆方向耐圧構造領域８０において、それぞれ２つのＦＰをチャネルストッパーとして機能させているが、これに限らず、３つ以上のＦＰをチャネルストッパーとして機能させてもよいし、すべてのＦＰをチャネルストッパーとして機能させてもよい。また、チャネルストッパーとして機能させるＦＰの個数を、順方向耐圧構造領域７０と逆方向耐圧構造領域８０とで異ならせてもよい。
順方向耐圧構造領域７０では、チャネルストッパーとして機能させるすべてのＦＰ７４を、分離領域３０側に張り出させる。そして、これらのＦＰ７４の活性領域１０側への張り出しをそれぞれ調整する。また、逆方向耐圧構造領域８０では、チャネルストッパーとして機能させるすべてのＦＰ８４を、活性領域１０側に張り出させる。そして、これらのＦＰ８４の分離領域３０側への張り出しをそれぞれ調整する。例えば、順方向の電圧印加時に、逆方向耐圧構造領域８０の３つのＦＰ８４をチャネルストッパーとして機能させる場合、第１逆方向ＦＰ８５および第３逆方向ＦＰ８７に加え、さらに第３逆方向ＦＰ８７の分離領域３０側に隣り合うＦＰ８４を活性領域１０側に張り出させる。そして、第３逆方向ＦＰ８７が分離領域３０側に張り出す長さを、図２に示す逆阻止ＩＧＢＴより短くする。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、順方向および逆方向の電圧印加時にチャネルストッパーとして機能させるＦＰをそれぞれ２つ以上設ける。チャネルストッパーとして機能させるＦＰを多く設けるほど、順方向耐圧構造領域７０と逆方向耐圧構造領域８０との境界に、順方向の電圧印加時には空乏層６３が伸び、かつ逆方向の電圧印加時にも空乏層６４が伸びる領域を広げることができる。したがって、順方向耐圧を確保する領域と逆方向耐圧を確保する領域とを兼ねる領域を広げることができる。
（実施例１）
図３は、順方向の電圧印加時における耐圧構造部の電気的特性を示す特性図である。図３は、順方向の電圧印加時に活性領域側から拡がる空乏層の拡がり方を示すシミュレーション結果である。図３では、横軸の左端が活性領域側であり、横軸の右端が分離領域側である（以下、図４においても同様）。実施の形態１に示す逆阻止ＩＧＢＴ（図１参照）において、第１逆方向ＦＰが活性領域側に張り出す長さ（第２長さ）ｗ2を種々変更し、順方向に最大電圧を印加した状態における空乏層の拡がり方を算出した。耐圧クラスを６００Ｖとした。図３において、電界の上昇している部分の頂点は、各ＦＰの活性領域側の端部にあたる。図３には、最も好適な第２長さｗ2、つまり第２長さｗ2の最小値におけるシミュレーション結果を示す。
図３に示す結果では、第１逆方向ＦＰが活性領域側の端部である算出点Ａで電界が上昇し、第１逆方向ＦＬＲの活性領域側の端部である算出点Ｂで電界強度がゼロになった後、電界の上昇は観測されなかった。これにより、第１逆方向ＦＰを活性領域側に張り出させることで、順方向の電圧印加時に活性領域側から拡がる空乏層を止めることができることがわかった。このとき、算出点Ａから算出点Ｂまでの長さは、１５μｍであった。つまり、第２長さｗ2は、１５μｍ以上であるのが望ましいことがわかった。
（実施例２）
図４は、逆方向の電圧印加時における耐圧構造部の電気的特性を示す特性図である。図４は、逆方向の電圧印加時に分離領域側から拡がる空乏層の拡がり方を示すシミュレーション結果である。実施の形態１に示す逆阻止ＩＧＢＴにおいて、第１順方向ＦＰが分離領域側に張り出す長さ（第１長さ）ｗ1を種々変更し、逆方向に最大電圧を印加した状態における空乏層の拡がり方を算出した。図４において、電界の上昇している部分の頂点は、各ＦＰの分離領域側の端部にあたる。図４には、最も好適な第１長さｗ1、つまり第１長さｗ1の最小値におけるシミュレーション結果を示す。それ以外の条件は、実施例１と同様である。
図４に示す結果では、第１順方向ＦＰが分離領域側の端部である算出点Ｃで電界が上昇し、第１順方向ＦＬＲの分離領域側の端部である算出点Ｄで電界強度がゼロになった後、電界の上昇は観測されなかった。これにより、第１順方向ＦＰを分離領域側に張り出させることで、逆方向の電圧印加時に分離領域側から拡がる空乏層を止めることができることがわかった。このとき、算出点Ｃから算出点Ｄまでの長さは、２５μｍであった。つまり、第１長さｗ1は、２５μｍ以上であるのが望ましいことがわかった。
以上において本発明では、分離型逆阻止ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、活性領域と半導体基板の外周端部とを分離する構造を有する逆阻止ＩＧＢＴであればよく、例えばメサ型逆阻止ＩＧＢＴなどに適用することが可能である。また、半導体基板の外周端部は、半導体基板の裏面から設けられた凹部により斜度を有していてもよい。また、隣り合うＦＬＲ間の間隔は一例であり、所望の耐圧を得ることができる所望の間隔で各ＦＬＲを配置してもよい。また、ｎ型とｐ型をすべて逆転した構成としてもよい。
以上のように、本発明にかかる半導体装置は、例えばマトリックスコンバータなどの直列変換回路に用いられるスイッチなど、順方向および逆方向の電圧に対する耐圧特性が要求される半導体素子に有用である。
１ ｎ-ドリフト領域
２ ｐチャネル領域
３ ｎ+エミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ 層間絶縁膜
７ エミッタ電極
８ ｐコレクタ領域
９ コレクタ電極
１０ 活性領域
２０ 耐圧構造部
３０ 分離領域
３１ ｐ分離層
４０ 順方向耐圧構造領域
４１，４２，４３，５１，５２，５３ フィールドリミッティングリング（ＦＬＲ）
４４，４５，４６，５４，５５，５６ フィールドプレート（ＦＰ）
５０ 逆方向耐圧構造領域

Claims (11)

  1. 第１導電型の半導体基板の側面に設けられ、一方の主面から他方の主面に至る第２導電型の分離領域と、
    活性領域と前記分離領域の間に設けられ、当該活性領域を囲む耐圧構造部と、
    前記耐圧構造部の前記活性領域側に設けられた第１耐圧構造領域と、
    前記耐圧構造部の前記分離領域側に設けられた第２耐圧構造領域と、
    前記第１耐圧構造領域および前記第２耐圧構造領域の、前記半導体基板のおもて面の表面層に設けられた複数の第２導電型の第１半導体領域と、
    前記第１半導体領域に接し、かつ前記半導体基板のおもて面に選択的に設けられた層間絶縁膜上に跨って設けられた複数の導電膜と、を備え、
    前記複数の導電膜のうち、少なくとも前記第１耐圧構造領域の最も前記分離領域側の第１導電膜は、前記分離領域側の端部が当該第１導電膜の接する前記第１半導体領域の当該分離領域側の端部より当該分離領域側に張り出すように設けられ、
    前記複数の導電膜のうち、少なくとも前記第２耐圧構造領域の最も前記活性領域側の第２導電膜は、前記活性領域側の端部が当該第２導電膜の接する前記第１半導体領域の当該活性領域側の端部より当該活性領域側に張り出すように設けられており、
    前記第１導電膜の前記分離領域側の端部は、前記複数の導電膜の中で最も当該分離領域側に張り出していることを特徴とする半導体装置。
  2. 第１導電型の半導体基板の側面に設けられ、一方の主面から他方の主面に至る第２導電型の分離領域と、
    活性領域と前記分離領域の間に設けられ、当該活性領域を囲む耐圧構造部と、
    前記耐圧構造部の前記活性領域側に設けられた第１耐圧構造領域と、
    前記耐圧構造部の前記分離領域側に設けられた第２耐圧構造領域と、
    前記第１耐圧構造領域および前記第２耐圧構造領域の、前記半導体基板のおもて面の表面層に設けられた複数の第２導電型の第１半導体領域と、
    前記第１半導体領域に接し、かつ前記半導体基板のおもて面に選択的に設けられた層間絶縁膜上に跨って設けられた複数の導電膜と、を備え、
    前記複数の導電膜のうち、少なくとも前記第１耐圧構造領域の最も前記分離領域側の第１導電膜は、前記分離領域側の端部が当該第１導電膜の接する前記第１半導体領域の当該分離領域側の端部より当該分離領域側に張り出すように設けられ、
    前記複数の導電膜のうち、少なくとも前記第２耐圧構造領域の最も前記活性領域側の第２導電膜は、前記活性領域側の端部が当該第２導電膜の接する前記第１半導体領域の当該活性領域側の端部より当該活性領域側に張り出すように設けられており、
    前記第２導電膜の前記活性領域側の端部は、前記複数の導電膜の中で最も当該活性領域側に張り出していることを特徴とする半導体装置。
  3. 前記第２導電膜の前記活性領域側の端部は、前記複数の導電膜の中で最も当該活性領域側に張り出していることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１導電膜の前記分離領域側の端部が当該第１導電膜の接する前記第１半導体領域の当該分離領域側の端部から当該分離領域側に張り出す長さは、前記第２導電膜の前記活性領域側の端部が当該第２導電膜の接する前記第１半導体領域の当該活性領域側の端部から当該活性領域側に張り出す長さよりも長いことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第１耐圧構造領域内の前記第１半導体領域は、前記活性領域から離れるほど隣り合う当該第１半導体領域との間隔が広くなるように設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２耐圧構造領域内の前記第１半導体領域は、前記分離領域から離れるほど隣り合う当該第１半導体領域との間隔が広くなるように設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第２耐圧構造領域の前記活性領域側の端部から当該分離領域側の端部までの幅は、当該第１耐圧構造領域の前記活性領域側の端部から当該分離領域側の端部までの幅より短いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１導電膜の前記分離領域側の端部は、当該第１導電膜の接する前記第１半導体領域の当該分離領域側の端部より当該分離領域側に２５μｍ以上張り出していることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第２導電膜の前記活性領域側の端部は、当該第２導電膜の接する前記第１半導体領域の当該活性領域側の端部より当該活性領域側に１５μｍ以上張り出していることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 順方向の電圧印加時に、前記活性領域側から伸びる空乏層を止めるチャネルストッパーは、少なくとも前記第２導電膜から構成されることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 逆方向の電圧印加時に、前記分離領域側から伸びる空乏層を止めるチャネルストッパーは、少なくとも前記第１導電膜から構成されることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
JP2010121618A 2010-05-27 2010-05-27 半導体装置 Active JP5218474B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010121618A JP5218474B2 (ja) 2010-05-27 2010-05-27 半導体装置
DE102011122928.4A DE102011122928B3 (de) 2010-05-27 2011-05-23 Halbleiterbauelement
DE102011076269A DE102011076269B4 (de) 2010-05-27 2011-05-23 Halbleiterbauelement
US13/116,650 US8278682B2 (en) 2010-05-27 2011-05-26 Semiconductor device
CN201110150675.0A CN102263124B (zh) 2010-05-27 2011-05-26 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010121618A JP5218474B2 (ja) 2010-05-27 2010-05-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2011249580A JP2011249580A (ja) 2011-12-08
JP5218474B2 true JP5218474B2 (ja) 2013-06-26

Family

ID=44924874

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010121618A Active JP5218474B2 (ja) 2010-05-27 2010-05-27 半導体装置

Country Status (4)

Country Link
US (1) US8278682B2 (ja)
JP (1) JP5218474B2 (ja)
CN (1) CN102263124B (ja)
DE (2) DE102011076269B4 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8564057B1 (en) 2007-01-09 2013-10-22 Maxpower Semiconductor, Inc. Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield
IT1401755B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione.
IT1401756B1 (it) * 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione.
IT1401754B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato e relativo metodo di fabbricazione.
JP5637154B2 (ja) 2012-02-22 2014-12-10 トヨタ自動車株式会社 半導体装置
WO2013172059A1 (ja) * 2012-05-15 2013-11-21 富士電機株式会社 半導体装置
JP5807724B2 (ja) * 2012-09-13 2015-11-10 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2014084124A1 (ja) * 2012-11-29 2014-06-05 富士電機株式会社 半導体装置
CN103855200B (zh) * 2012-11-30 2016-11-23 上海联星电子有限公司 一种半导体器件及其制作方法
WO2014112057A1 (ja) * 2013-01-16 2014-07-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US9565996B2 (en) 2013-01-18 2017-02-14 Ricoh Company, Ltd. Plenoptic otoscope
US9337262B2 (en) 2014-01-16 2016-05-10 Ideal Power Inc. Structures and methods with reduced sensitivity to surface charge
CN104377233A (zh) * 2014-11-05 2015-02-25 中国东方电气集团有限公司 一种采用多晶截止场板的半导体器件终端结构
WO2017043608A1 (ja) * 2015-09-09 2017-03-16 住友電気工業株式会社 半導体装置
DE102016111836B4 (de) * 2016-06-28 2024-02-15 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
US9741570B1 (en) * 2016-07-29 2017-08-22 Infineon Technologies Austria Ag Method of manufacturing a reverse-blocking IGBT
JP2018022776A (ja) * 2016-08-03 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
DE102016120300A1 (de) * 2016-10-25 2018-04-26 Infineon Technologies Austria Ag Hochspannungsabschlussstruktur einer Leistungshalbleitervorrichtung
WO2018139027A1 (ja) 2017-01-25 2018-08-02 富士電機株式会社 半導体装置
CN108461541A (zh) * 2017-02-17 2018-08-28 中芯国际集成电路制造(上海)有限公司 Igbt的终端结构、igbt器件及其制造方法
CN109216430A (zh) * 2017-06-30 2019-01-15 无锡华润华晶微电子有限公司 半导体横向变掺杂终端结构及其制备方法
CN107887432B (zh) * 2017-10-30 2020-02-14 济南大学 一种带有电荷可调型场板的横向绝缘栅双极型晶体管
CN110444596B (zh) * 2019-07-26 2023-06-20 浙江里阳半导体有限公司 一种可控硅芯片及其制造方法
US11349004B2 (en) * 2020-04-28 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Backside vias in semiconductor device
WO2023051911A1 (en) 2021-09-29 2023-04-06 Dynex Semiconductor Limited Semiconductor device
CN118367028B (zh) * 2024-06-20 2024-08-16 物元半导体技术(青岛)有限公司 一种半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63227063A (ja) * 1987-03-17 1988-09-21 Tdk Corp 高耐圧半導体装置
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
JP3111827B2 (ja) * 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
US6110763A (en) * 1997-05-22 2000-08-29 Intersil Corporation One mask, power semiconductor device fabrication process
JP5011611B2 (ja) * 2001-06-12 2012-08-29 富士電機株式会社 半導体装置
DE102004017723B4 (de) * 2003-04-10 2011-12-08 Fuji Electric Co., Ltd In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung
JP4899290B2 (ja) 2003-04-10 2012-03-21 富士電機株式会社 逆阻止型半導体装置
JP4747260B2 (ja) 2003-04-16 2011-08-17 富士電機株式会社 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法
JP4269863B2 (ja) * 2003-09-25 2009-05-27 富士電機デバイステクノロジー株式会社 双方向高耐圧プレーナ型半導体装置
JP4930894B2 (ja) * 2005-05-13 2012-05-16 サンケン電気株式会社 半導体装置
US7679111B2 (en) * 2005-09-16 2010-03-16 International Rectifier Corporation Termination structure for a power semiconductor device
JP5205856B2 (ja) * 2007-01-11 2013-06-05 富士電機株式会社 電力用半導体素子
JP5358963B2 (ja) 2008-02-04 2013-12-04 富士電機株式会社 半導体装置およびその製造方法
US8087253B2 (en) 2008-11-20 2012-01-03 General Electric Company Methods, apparatus and systems concerning the circumferential clocking of turbine airfoils in relation to combustor cans and the flow of cooling air through the turbine hot gas flowpath
JP5748188B2 (ja) * 2009-09-29 2015-07-15 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
DE102011122928B3 (de) 2019-08-29
DE102011076269B4 (de) 2013-07-18
DE102011076269A1 (de) 2011-12-01
JP2011249580A (ja) 2011-12-08
CN102263124A (zh) 2011-11-30
CN102263124B (zh) 2014-12-24
US8278682B2 (en) 2012-10-02
US20110291241A1 (en) 2011-12-01

Similar Documents

Publication Publication Date Title
JP5218474B2 (ja) 半導体装置
JP5900503B2 (ja) 半導体装置
JP5011748B2 (ja) 半導体装置
JP5517688B2 (ja) 半導体装置
JP5135719B2 (ja) トレンチ型絶縁ゲート半導体装置
JP5376365B2 (ja) 半導体装置
JP2016167539A (ja) 半導体装置
JP5771984B2 (ja) 半導体装置
JP2009117634A (ja) 半導体装置
JP2016082097A (ja) 半導体装置
JP6146097B2 (ja) 半導体装置
JP2016174030A (ja) 半導体装置
JP5874210B2 (ja) ダイオード
WO2012124191A1 (ja) 半導体装置
JP2016058428A (ja) 半導体装置
JP2019057573A (ja) 半導体装置
JP5519461B2 (ja) 横型半導体装置
JP2016149429A (ja) 逆導通ｉｇｂｔ
JP2016174026A (ja) 半導体装置
JP4269863B2 (ja) 双方向高耐圧プレーナ型半導体装置
JP7338242B2 (ja) 半導体装置
JP6047429B2 (ja) 半導体装置およびそれを用いた電力変換装置
JP2017157673A (ja) 半導体装置
JP2017027977A (ja) 半導体装置
JP2011023527A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130218

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160315

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5218474

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250