JP5771984B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
近年、半導体素子を用いた電力変換装置において、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などで電解コンデンサや直流リアクトルなどで構成される直流平滑回路が不要な直接変換回路として、例えばマトリクスコンバータが公知である。マトリクスコンバータは、複数の交流スイッチから構成されている。交流スイッチには交流電圧が印加されるため、順方向および逆方向ともに耐圧（以下、順方向耐圧、逆方向耐圧とする）を有する構成が要求され、回路の小型化、軽量化、高効率化、高速応答化および低コスト化等の観点から、双方向スイッチング素子が着目されている。このような双方向スイッチング素子として、例えば逆阻止絶縁ゲート型バイポーラトランジスタ（以下、逆阻止ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒとする）を２つ並列に接続して構成されたスイッチが公知である。
以下、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
図１１は、従来の逆阻止ＩＧＢＴを示す断面図である。図１１に示すように、逆阻止ＩＧＢＴは、ｎ型の半導体基板の外周端部に、活性領域１１０を囲む分離部１３０が設けられている。活性領域１１０には、ｎ-型のドリフト領域１、ｐ型のベース領域２、ｎ+型のエミッタ領域３およびｐ型のコレクタ領域１０からなる縦型のＩＧＢＴが構成されている。分離部１３０には、例えば半導体基板のおもて面から裏面まで貫通するｐ型の分離領域３１が設けられている。分離領域３１は、活性領域１１０の裏面に設けられたコレクタ領域１０に接する。分離部１３０と活性領域１１０の間には、耐圧構造領域１２０が設けられている。耐圧構造領域１２０は、半導体装置を構成するｐｎ接合表面の電界強度を緩和し、所望の耐圧を実現する。
図１２は、図１１に示す逆阻止ＩＧＢＴの活性領域１１０について詳細に示す断面図である。活性領域１１０には、ｎ-型の半導体基板からなるドリフト領域１の表面に、ｐ型のベース領域２が選択的に設けられている。ベース領域２は、ドリフト領域１よりも高い不純物濃度を有する。ベース領域２の表面には、ｎ+型のエミッタ領域３およびｐ+型のボディ領域４が選択的に設けられている。ゲート電極７は、ゲート絶縁膜６を介して、エミッタ領域３およびベース領域２の一部を覆う。エミッタ電極９は、エミッタ領域３およびボディ領域４に接する。また、エミッタ電極９は、層間絶縁膜８によってゲート電極７と電気的に絶縁されている。ドリフト領域１の裏面には、ｐ型のコレクタ領域１０およびコレクタ電極１１が設けられている。
このような逆阻止ＩＧＢＴは、浮遊帯域溶融（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によって作製されたシリコン（Ｓｉ）基板を用いることで、オフ時にエミッタ側から拡がる空乏層がコレクタ側に到達しないノンパンチスルー（ＮＰＴ：Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）型とすることができる。ＦＺ法によって作製されたシリコン基板を研削する技術が向上したことにより、シリコン基板の厚さを、例えばＩＧＢＴの定格電圧を６００Ｖとした場合に１００μｍ程度、１２００Ｖとした場合に１８０μｍ程度まで薄くすることができるからである。ＮＰＴ型ＩＧＢＴは、コレクタ領域の厚さを薄く、かつコレクタ領域の不純物濃度を低く形成することで、コレクタ領域からの少数キャリアの注入効率を下げ、輸送効率を上げる構成となっている。このように、ＮＰＴ型の逆阻止ＩＧＢＴとすることで、オン電圧特性とターンオフ損失とのトレードオフ関係による問題を改善し、オン電圧の低減およびターンオフ損失の低減をともに実現している。
このような逆阻止ＩＧＢＴとして、半導体基板の表面にｐベース領域を形成し、このｐベース領域の表面にｎ+エミッタ領域を形成し、この半導体基板の外周部と裏面側に、ｐベース領域を取り囲むようにｐ+コレクタ領域（側面に形成されるｐ+領域と裏面側ｐ+コレクタ領域）が形成され、裏面のｐ+コレクタ領域の厚さを１μｍ程度とした装置が提案されている（例えば、下記特許文献１参照。）。
また、別の装置として、次のような装置が提案されている。半導体基板が該半導体基板を一層とする層の両側に形成される順逆耐圧用ｐｎ接合を少なくとも備え、これらの両ｐｎ接合の耐圧接合終端構造が分離拡散領域により前記半導体基板の第一主面側に備える高耐圧半導体装置において、前記半導体基板を一層とする層が第一主面から内部に向かって実質的に一定の不純物濃度分布または不純物濃度が内部に向かって減少する領域を有している（例えば、下記特許文献２参照。）。
図１３は、従来の逆阻止ＩＧＢＴの別の一例を示す断面図である。図１３に示す逆阻止ＩＧＢＴでは、ドリフト領域１とベース領域２の間に、ｎ型のシェル領域２０１が設けられている。シェル領域２０１は、ドリフト領域１よりも高い不純物濃度を有する。ドリフト領域１とコレクタ領域１０の間には、ｎ型のバッファ領域２０２が設けられている。バッファ領域２０２は、ドリフト領域１よりも高い不純物濃度を有する。それ以外の構成は、図１１に示す逆阻止ＩＧＢＴと同様である。このように、ドリフト領域とベース領域との界面、またはドリフト領域とコレクタ領域との界面、もしくはその両方の界面に、ドリフト領域と同導電型で、ドリフト領域より高い不純物濃度の領域を設けることで、特性向上を図ったＩＧＢＴが公知である。
このようなＩＧＢＴとして、次のような装置が提案されている。導電型が交互に異なる互いに重なり合う領域からなるＩＧＢＴは、パンチスルーに対して寸法決定されており、２つの緩衡層を備えている。緩衡層は、ドリフト領域と同じ導電型で高不純物濃度にドープされている。それによって、構造素子は、対照的に遮断されるようになっている。また、順方向耐圧および逆方向耐圧がほぼ同様の値となるＩＧＢＴとすることができる（例えば、下記特許文献３参照。）。
また別の装置として、次のような装置が提案されている。ｐベース領域とｎドリフト領域との境界の少なくとも一部にｎドリフト領域と同じ導電型で、より高不純物濃度の高濃度領域を設けている。これにより、チャネル長を短縮し、オン状態の電圧降下を低減する（例えば、下記特許文献４参照。）。
また、別の装置として、次のような装置が提案されている。ｎベース層のｐコレクタ領域に近い部分に短寿命領域を形成する。短寿命領域は、ｎ型でｎベース層よりも高濃度にドープされている。これにより、ＮＰＴ型ＩＧＢＴの漏れ電流を低減する（例えば、下記特許文献５参照。）。
特開２００２−３１９６７６号公報 特開２００６−０８０２６９号公報 特表２００２−５３２８８５号公報 特開平０９−３２６４８６号公報 特開平０９−２６０６６２号公報
しかしながら、上述した特許文献１に示す技術では、逆方向耐圧が、順方向耐圧に比べて低くなってしまうという問題が生じる。一般的に、ＮＰＴ型ＩＧＢＴでは、順バイアス時やターンオフ時におけるラッチアップ破壊を防ぐために、ベース領域内にｐ+型のボディ領域が設けられている。ボディ領域は、ベース領域よりもかなり高い不純物濃度を有する。ベース領域は、ドリフト領域よりも高い不純物濃度を有する。ターンオフ損失を低減するために、コレクタ領域は、ドリフト領域よりも高い不純物濃度で設けられる。また、コレクタ領域は、ボディ領域よりもかなり低い不純物濃度で設けられる。このため、逆バイアス時にコレクタ領域から拡がる空乏層は、順バイアス時にベース領域から拡がる空乏層よりも大きくなる。すなわち、逆バイアス時に空乏化していないベース領域（以下、中性ベース領域とする）の基板深さ方向の幅（以下、中性ベース領域の幅とする）、つまりコレクタ領域から拡がる空乏層上端からベース領域までの距離は、順バイアス時における中性ベース領域の幅、つまりベース領域から拡がる空乏層下端からコレクタ領域までの距離よりも小さくなる。これにより、逆バイアス時、順バイアス時に比べて輸送効率が大きくなることで、キャリアの増幅率がはるかに大きくなってしまう。このため、キャリアの増幅率の増大に伴って逆漏れ電流が増大し、逆方向耐圧が低減してしまう。
また、上述した特許文献３に示す技術では、次に示すような問題が生じる。図１３に示した基板底面からの高さｙと電界Ｅとの関係を示す特性図を用いて説明する。図１３に示す逆阻止ＩＧＢＴでは、シェル領域２０１およびバッファ領域２０２が設けられていることで、半導体基板内の電界が急激に高くなってしまう。例えば、順バイアス時（図１３の実線）、ベース領域２とシェル領域２０１の界面近傍の領域２１１で、電界が急激に高くなってしまう。一方、逆バイアス時（図１３の点線）、コレクタ領域１０とバッファ領域２０２の界面近傍の領域２１２で、電界が急激に高くなってしまう。このため、順方向耐圧および逆方向耐圧が低減してしまうことが多い。すなわち、シェル領域２０１およびバッファ領域２０２により、実際に得ることができるはずの順方向耐圧および逆方向耐圧を実現することができない恐れが生じる。
このような問題は、ドリフト領域の不純物濃度を低くすることで回避することができることが知られている。しかしながら、ドリフト領域の不純物濃度を低くすることで、半導体装置の動作中に空乏層がバッファ領域２０２に達し、リーチスルー現象が発生してしまう。このため、ターンオフ時の電圧波形および電流波形（以下、ターンオフ波形とする）が振動してしまうという問題が生じる。また、逆阻止ＩＧＢＴは、オン状態から逆阻止状態に切り換わるとき、過渡的に大きな電流が流れる特性（逆回復特性）を有する。このため、逆回復時の電圧波形および電流波形（以下、逆回復波形とする）が振動しやすいという問題が生じる。ターンオフ波形および逆回復波形が振動した場合、ノイズが発生してしまったり、電圧波形の振動が非常に大きくなったときに半導体装置が破壊されたりする恐れが生じる。
この発明は、上述した従来技術による問題点を解消するため、逆方向耐圧を向上することができる半導体装置を提供することを目的とする。また、順方向耐圧を向上することができる半導体装置を提供することを目的とする。また、ターンオフ時の電圧波形および電流波形の振動をなくすことができる半導体装置を提供することを目的とする。また、逆回復時の電圧波形および電流波形の振動を抑制することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、本発明にかかる半導体装置は、以下に示す特徴を有する。第１導電型の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域から前記第１半導体領域の表面に跨るように、絶縁膜を介して設けられた第１電極と、前記第２半導体領域および前記第３半導体領域に接続された第２電極と、前記第１半導体領域と前記第２半導体領域の間に、少なくとも当該第２半導体領域の下の領域を占めるように設けられた第１導電型の第４半導体領域と、前記第１半導体領域の裏面に設けられた第２導電型の第５半導体領域と、前記第５半導体領域に接する第３電極と、を備える。このとき、前記第４半導体領域は、前記第１半導体領域よりも高い不純物濃度を有する。かつ、前記第４半導体領域は、当該第４半導体領域中の第１導電型不純物の平均不純物量が８．０×１０11ｃｍ-2以下となる不純物濃度を有する。前記第１半導体領域の抵抗率が２２Ωｃｍ以上である。また、前記第１半導体領域の抵抗率が３５Ωｃｍ以下である。
また、本発明にかかる半導体装置は、上記の発明において、前記第４半導体領域は、前記第２半導体領域の下の領域全体を囲むように設けられていることを特徴とする。
また、本発明にかかる半導体装置は、上記の発明において、前記第４半導体領域は、当該第４半導体領域中の第１導電型不純物の平均不純物量が５．０×１０11ｃｍ-2以下となる不純物濃度を有することを特徴とする。
また、本発明にかかる半導体装置は、上記の発明において、前記第４半導体領域は、当該第４半導体領域中の第１導電型不純物の平均不純物量が１．０×１０11ｃｍ-2以下となる不純物濃度を有することを特徴とする。
また、本発明にかかる半導体装置は、上記の発明において、以下に示す特徴を有する。前記第１半導体領域の外周端部に設けられ、当該第１半導体領域のおもて面から裏面まで貫通し、前記第５半導体領域に接する第２導電型の第６半導体領域を、さらに備える。
また、本発明にかかる半導体装置は、上記の発明において、以下に示す特徴を有する。第１半導体領域上に設けられ、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域が設けられた活性領域と前記第６半導体領域との間で、当該活性領域を囲む耐圧構造領域と、前記耐圧構造領域の前記第１半導体領域の表面に、前記活性領域を囲むように設けられた複数の第２導電型の第７半導体領域と、をさらに備える。
また、本発明にかかる半導体装置は、上記の発明において、前記第１半導体領域は、定格電圧と等しい逆方向電圧が印加された時、前記第５半導体領域から前記第４半導体領域に向かって拡がる空乏層が当該第４半導体領域に到達しない抵抗率を有することを特徴とする。
また、本発明にかかる半導体装置は、上記の発明において、前記第１半導体領域と前記第５半導体領域との間に第１導電型の第８半導体領域が設けられ、前記第１半導体領域は、前記第２半導体領域から拡がる空乏層が当該第８半導体領域に到達しない抵抗率を有することを特徴とする。
また、本発明にかかる半導体装置は、上記の発明において、前記第８半導体領域は、当該第８半導体領域中の第１導電型不純物の平均不純物量が１．０×１０12ｃｍ-2以下となる不純物濃度を有することを特徴とする。
上述した発明によれば、第１半導体領域と第２半導体領域の間に、第４半導体領域中の第１導電型不純物の平均不純物量が８．０×１０11ｃｍ-2以下となる不純物濃度を有する第４半導体領域を設けている。かつ、第５半導体領域から拡がる空乏層が第４半導体領域に到達しない抵抗率を有する第１半導体領域を設けている。このため、従来の逆阻止ＩＧＢＴに比べて、半導体基板内の電界を緩和することができる。また、上述したように第４半導体領域および第１半導体領域を設けることで、リーチスルー現象が発生しない。
また、上述したような抵抗率を有する第１半導体領域が設けられていることで、逆回復時に、空乏層が第４半導体領域に達しないようにすることができる。
本発明にかかる半導体装置によれば、逆方向耐圧を向上することができるという効果を奏する。また、順方向耐圧を向上することができるという効果を奏する。また、ターンオフ時の電圧波形および電流波形の振動をなくすことができるという効果を奏する。また、逆回復時の電圧波形および電流波形の振動を抑制することができるという効果を奏する。
実施の形態１にかかる逆阻止ＩＧＢＴを示す断面図である。 図１に示す逆阻止ＩＧＢＴの活性領域について詳細に示す断面図である。 図１に示す逆阻止ＩＧＢＴの耐圧構造領域について詳細に示す断面図である。 実施の形態１にかかる逆阻止ＩＧＢＴの活性領域における電界強度を示す特性図である。 図２の切断線Ａ−Ａ’における不純物濃度の分布を示す特性図である。 図２の切断線Ｂ−Ｂ’における不純物濃度の分布を示す特性図である。 シェル領域の実効的な不純物量（ドーズ量）と逆漏れ電流との関係について示す特性図である。 シェル領域の実効的な不純物量（ドーズ量）と逆回復時の跳ね上がりピーク電圧との関係について示す特性図である。 実施の形態１にかかる逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。 従来の逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。 従来の逆阻止ＩＧＢＴを示す断面図である。 図１１に示す逆阻止ＩＧＢＴの活性領域について詳細に示す断面図である。 従来の逆阻止ＩＧＢＴの別の一例を示す断面図である。 実施の形態２にかかる逆阻止ＩＧＢＴを示す断面図である。 実施の形態２にかかる逆阻止ＩＧＢＴのオン電圧とターンオフ損失の特性を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる逆阻止ＩＧＢＴを示す断面図である。図１に示すように、逆阻止ＩＧＢＴは、ｎ-型（第１導電型）のドリフト領域１となる半導体基板上に、活性領域１００と、活性領域１００の外側に設けられた耐圧構造領域１２０と、耐圧構造領域１２０の外側に設けられた分離部１３０とを備えている。半導体基板の厚さは、例えば６００Ｖ耐圧クラスの逆阻止ＩＧＢＴの特性に悪影響を及ぼさないためには、例えば９０μｍ以上であればよい。活性領域１００には、ドリフト領域１のおもて面に設けられたエミッタ・ゲート領域、およびドリフト領域１の裏面に設けられたｐ型（第２導電型）のコレクタ領域１０からなる縦型のＩＧＢＴが構成されている。活性領域１００の詳細な説明については後述する。ドリフト領域１は、第１半導体領域に相当する。コレクタ領域１０は、第５半導体領域に相当する。
耐圧構造領域１２０は、活性領域１００と分離部１３０との間で、活性領域１００を囲む。耐圧構造領域１２０は、半導体装置を構成するｐｎ接合表面の電界強度を緩和し所望の耐圧を実現している。耐圧構造領域１２０の詳細な説明については後述する。
分離部１３０は、半導体基板の外周端部に設けられ、活性領域１００を囲む。また、分離部１３０は、例えば個々のチップにダイシングされる際に半導体基板の側面に生じた結晶欠陥と活性領域１００とを分離する。分離部１３０には、ｐ型の分離領域３１が設けられている。分離領域３１は、ドリフト領域１の外周端部に設けられ、ドリフト領域１のおもて面から裏面まで貫通する。また、分離領域３１は、活性領域１００の裏面に設けられたコレクタ領域１０に接する。分離領域３１を設けることで、逆方向電圧の印加時、空乏層が半導体基板の裏面に設けられたコレクタ領域１０から分離領域３１に沿って伸びる。このため、空乏層が半導体基板の活性領域１００に到達することを防ぐことができ、漏れ電流の発生を防止する。これにより、逆阻止ＩＧＢＴは逆方向耐圧を得ることができる。分離領域３１は、第６半導体領域に相当する。
図２は、図１に示す逆阻止ＩＧＢＴの活性領域１００について詳細に示す断面図である。活性領域１００には、ｎ-型のドリフト領域１となる半導体基板の表面に、ｐ型のベース領域２が選択的に設けられている。ベース領域２は、ドリフト領域１よりも高い不純物濃度を有する。ベース領域２の表面には、ｎ+型のエミッタ領域３およびｐ+型のボディ領域４が選択的に設けられている。ボディ領域４は、エミッタ領域３の下の領域の一部を占める。また、ボディ領域４は、ベース領域２よりも高い不純物濃度を有する。ベース領域２は、第２半導体領域に相当する。エミッタ領域３は、第３半導体領域に相当する。
ｎ型のシェル領域５は、ドリフト領域１とベース領域２の間に設けられている。また、シェル領域５は、少なくともベース領域２の下の領域を占めるように設けられるのがよい。つまり、シェル領域５は、コレクタ領域１０から拡がる空乏層に最も近いベース領域２の一部を占めるように設けられるのがよい。その理由は、コレクタ領域１０からベース領域２への少数キャリアの注入を抑制することができ、かつ輸送効率を低減することができるからである。望ましくは、シェル領域５は、ベース領域２の下の領域全体を囲むように設けられているのがよい。その理由は、ベース領域２とドリフト領域１とが接する領域を完全になくすことで、確実に、コレクタ領域１０からベース領域２への少数キャリアの注入を抑制し、かつ輸送効率を低減することができるからである。
また、シェル領域５は、ドリフト領域１よりも高い不純物濃度を有する。そして、ドリフト領域１は、コレクタ領域１０からシェル領域５に向かって拡がる空乏層がシェル領域５に到達しない抵抗率を有する。望ましくは、ドリフト領域１は、定格電圧と等しい逆方向電圧が印加された時に、コレクタ領域１０からシェル領域５に向かって拡がる空乏層がシェル領域５に到達しない抵抗率を有するのがよい。ドリフト領域１の抵抗率は、定格電圧６００Ｖの逆阻止ＩＧＢＴの耐圧を確保するためには、例えば２２Ωｃｍ以上であるのがよい。また、定格電圧６００Ｖの逆阻止ＩＧＢＴのドリフト領域１の抵抗率は３５Ωｃｍ以下であるのがよい。これにより、逆回復時、空乏層がシェル領域５に達しないようにすることができる。
さらに、シェル領域５は、シェル領域５中のｎ型不純物の平均不純物量（ドーズ量）（以下、シェル領域５の実効的な不純物量（ドーズ量）とする）が８．０×１０11ｃｍ-2以下となる不純物濃度を有する。つまり、シェル領域５中の不純物量がシェル領域５中のある領域に片寄って分布されていたとしても、シェル領域５全体に含まれるｎ型不純物の不純物量が平均して８．０×１０11ｃｍ-2以下となるようにシェル領域５中に含まれていればよく、シェル領域５の不純物濃度分布によらない。望ましくは、シェル領域５は、シェル領域５の実効的な不純物量（ドーズ量）が５．０×１０11ｃｍ-2以下となる不純物濃度を有するのがよい。その理由は、シェル領域が設けられていない逆阻止ＩＧＢＴに比べて、逆回復時の跳ね上がりピーク電圧の増加量を抑えることができるからである。詳細な理由については後述する。また、シェル領域５は、シェル領域５の実効的な不純物量（ドーズ量）が１．０×１０11ｃｍ-2以下となる不純物濃度を有するのがよい。その理由は、シェル領域が設けられていない逆阻止ＩＧＢＴに比べて、逆回復時の電圧波形および電流波形（逆回復波形）をすばやく回復させることができるからである。詳細な理由については後述する。また、シェル領域５は、シェル領域５中の不純物濃度分布によらず、上述した実効的な不純物量（ドーズ量）となるような不純物濃度を有していればよい。シェル領域５の実効的な不純物量（ドーズ量）についての詳細な説明は後述する。シェル領域５は、第４半導体領域に相当する。
半導体基板の表面には、エミッタ領域３からドリフト領域１を跨ぐように、ゲート絶縁膜６を介してゲート電極７が設けられている。エミッタ電極９は、エミッタ領域３に接する。また、エミッタ電極９は、ボディ領域４を介してベース領域２に電気的に接続されている。エミッタ電極９は、層間絶縁膜８によってゲート電極７と電気的に絶縁されている。また、ドリフト領域１の裏面には、上述したようにｐ型のコレクタ領域１０が設けられている。コレクタ電極１１は、コレクタ領域１０に接する。ゲート絶縁膜６は、絶縁膜に相当する。ゲート電極７は、第１電極に相当する。エミッタ電極９は、第２電極に相当する。コレクタ電極１１は、第３電極に相当する。
図３は、図１に示す逆阻止ＩＧＢＴの耐圧構造領域１２０について詳細に示す断面図である。耐圧構造領域１２０には、ドリフト領域１の表面に、フローティングのｐ型領域であるフィールドリミッティングリング（以下、ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇとする）２１が複数設けられている。ＦＬＲ２１は、活性領域１００を囲むように設けられている。ドリフト領域１のおもて面の、ＦＬＲ２１が設けられていない表面は、層間絶縁膜８で覆われている。層間絶縁膜８の上には、フローティングの導電膜であるフィールドプレート（以下、ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅとする）２２が設けられている。ＦＰ２２は、ＦＬＲ２１に接する。耐圧構造領域１２０から分離部１３０にかけて、層間絶縁膜８の上には、分離領域３１と同じ電位を有するフィールドプレート（以下、等電位ＦＰとする）３２が設けられている。等電位ＦＰ３２は、分離領域３１に接し、電気的に接続されている。ＦＬＲ２１は、第７半導体領域に相当する。
図４は、実施の形態にかかる逆阻止ＩＧＢＴの活性領域１００における電界強度を示す特性図である。図４では、図２に示す逆阻止ＩＧＢＴの活性領域１００における、半導体基板底面からの高さｙと電界Ｅとの関係を示す。図２に示す逆阻止ＩＧＢＴでは、順バイアス時（図４の実線）、ベース領域２とシェル領域５の界面近傍の領域１４１では、従来に比べて電界の上昇を緩やかにすることができる。また、コレクタ領域１０近傍の領域１４２から基板裏面には、電界が及ばないようにすることができる。一方、逆バイアス時（図４の点線）、ドリフト領域１とコレクタ領域１０の界面近傍の領域１４３では、電界の上昇を滑らかにすることができる。また、シェル領域５近傍の領域１４４から基板おもて面には、電界が及ばないようにすることができる。その理由は、上述した条件でシェル領域５が設けられ、かつ上述した条件でドリフト領域１が設けられているからである。
次に、実施の形態にかかる逆阻止ＩＧＢＴの電流特性について検証した。実施の形態に従い、逆阻止ＩＧＢＴを準備した（以下、実施例とする）。定格電圧は６００Ｖとした。半導体基板の抵抗率および厚さを、それぞれ２８Ωｃｍおよび１００μｍとした。つまり、ドリフト領域１の抵抗率を２８Ωｃｍとしている。以下、図５〜図１０において同様の逆阻止ＩＧＢＴを用いている。
図５は、図２の切断線Ａ−Ａ’における不純物濃度の分布を示す特性図である。また、図６は、図２の切断線Ｂ−Ｂ’における不純物濃度の分布を示す特性図である。実施例の逆阻止ＩＧＢＴにおいて、半導体基板中の不純物量を測定した。そして、シェル領域５の実効的な不純物量（ドーズ量）を算出した。図５には、半導体基板表面からある深さにおける領域の不純物濃度を示す。また、図６には、ドリフト領域１（ユニットセル端部）からボディ領域４へ向かう方向のある距離における領域の不純物濃度を示す。
図５において、第１測定結果４４は、ボディ領域４の不純物濃度の分布である。第２測定結果４２は、ベース領域２の不純物濃度の分布である。第３測定結果４５は、シェル領域５の不純物濃度の分布である。第４測定結果４１は、ドリフト領域１の不純物濃度の分布である。また、図６において、第５測定結果５１は、ドリフト領域１の不純物濃度の分布である。第６測定結果５５は、シェル領域５の不純物濃度の分布である。第７測定結果５２は、ベース領域２の不純物濃度の分布である。第８測定結果５３は、エミッタ領域３の不純物濃度の分布である。第９測定結果５４は、ボディ領域４の不純物濃度の分布である。
ついで、第３測定結果４５の深さごとの不純物量を積分し、シェル領域５の実効的な不純物量（ドーズ量）を算出した。図５に示す不純物濃度の分布は、半導体基板中で、導電型不純物が深さ方向にどのような不純物量で存在しているかを示している。図５の第３測定結果４５では、基板表面に近い領域で不純物量が多く、基板表面から深くなるほど不純物量が少なくなっている。このため、第３測定結果４５の深さごとの不純物量を積分することで、シェル領域５の単位面積当たりの平均不純物量（ドーズ量）を算出することができる。つまり、図３および図４に示すようにシェル領域５内の不純物量の分布が均一でない場合でも、シェル領域５全体の不純物濃度を算出することができる。このように算出したシェル領域５の単位面積あたりの平均不純物量（ドーズ量）から、ドリフト領域１の単位面積あたりの平均不純物量（ドーズ量）を減算した値を、シェル領域５の実効的な不純物量（ドーズ量）としている。すなわち、図５に示す第３測定結果４５の不純物濃度の分布の分布形状内の領域４０（図５の斜線部）が、シェル領域５の実効的な不純物量（ドーズ量）である。シェル領域５の実効的な不純物量（ドーズ量）は、シェル領域５の不純物濃度から半導体基板の不純物濃度を差し引いてシェル領域全域にわたって不純物濃度を積分した数値である。ここで、ドリフト領域１の単位面積あたりの平均不純物量（ドーズ量）とは、ドリフト領域１のシェル領域５が設けられる領域中の、ドリフト領域１の単位面積あたりの平均不純物量（ドーズ量）である。ドリフト領域１の単位面積あたりの平均不純物量（ドーズ量）は、シェル領域５と同様の方法で算出している。
図７は、シェル領域５の実効的な不純物量（ドーズ量）と逆漏れ電流との関係について示す特性図である。シェル領域５の実効的な不純物量（ドーズ量）を種々変更し、実施例の逆阻止ＩＧＢＴを複数準備した。シェル領域５の実効的な不純物量（ドーズ量）を、それぞれ２×１０11〜１．２×１０12ｃｍ-2とした。そして、それぞれ逆漏れ電流を測定した。また、比較として、シェル領域が設けられていない逆阻止ＩＧＢＴを準備し（以下、比較例とする）、逆漏れ電流を測定した。図７では、比較例の逆阻止ＩＧＢＴを、実効的な不純物量（ドーズ量）ゼロとして示している。
図７に示す結果より、シェル領域５を設けることで、逆漏れ電流を低減することができることがわかった。また、シェル領域５の実効的な不純物量（ドーズ量）が多いほど、逆漏れ電流を低減することができることがわかった。その理由は、ドリフト領域１とベース領域２の間にシェル領域５を設けることで、コレクタ領域１０、ドリフト領域１およびベース領域２（ボディ領域４）からなるｐｎｐトランジスタの電流増幅率を小さくすることができるからである。
図８は、シェル領域５の実効的な不純物量（ドーズ量）と跳ね上がりピーク電圧との関係について示す特性図である。図７で用いた実施例の逆阻止ＩＧＢＴにおいて、それぞれ逆回復時の跳ね上がりピーク電圧を測定した。また、図７で用いた比較例の逆阻止ＩＧＢＴにおいて、逆回復時の跳ね上がりピーク電圧を測定した。図８では、比較例の逆阻止ＩＧＢＴを、実効的な不純物量（ドーズ量）ゼロとして示している。また、バス電圧を３００Ｖとし、逆回復電流が１８０Ａ／ｃｍ2となった場合の跳ね上がりピーク電圧を測定している。
図８に示す結果より、シェル領域５を設けることによって、跳ね上がりピーク電圧が高くなることがわかった。また、シェル領域５の実効的な不純物量（ドーズ量）が多いほど、跳ね上がりピーク電圧が高くなることがわかった。さらに、跳ね上がりピーク電圧の増加分は、シェル領域５の実効的な不純物量（ドーズ量）の多さに伴って高くなることがわかった。この理由は、シェル領域５の実効的な不純物量（ドーズ量）が多いほど、逆阻止ＩＧＢＴのターンオンのスイッチング速度が速くなり、逆回復電流が増大してしまうからであると推測される。スイッチング素子として用いる半導体素子は、跳ね上がりピーク電圧が低いことが望ましい。跳ね上がりピーク電圧が高いほど、ノイズが発生しやすいからである。このため、シェル領域５の実効的な不純物量（ドーズ量）を少なくすることが望ましい。
図８に示す結果では、シェル領域５の実効的な不純物量（ドーズ量）８．０×１０11ｃｍ-2の場合、跳ね上がりピーク電圧は５６０Ｖ程度となった。また、比較例の逆阻止ＩＧＢＴの跳ね上がりピーク電圧は５４０Ｖ程度である。この場合、比較例の逆阻止ＩＧＢＴと比較して、実施例の逆阻止ＩＧＢＴの跳ね上がりピーク電圧の増加量を１０％以下に抑えることができる（≒［実施例の跳ね上がりピーク電圧５６０Ｖ−比較例の跳ね上がりピーク電圧５４０Ｖ］／［比較例の跳ね上がりピーク電圧５４０Ｖ−バス電圧３００Ｖ］×１００％）。
一方、シェル領域５の実効的な不純物量（ドーズ量）が８．０×１０11ｃｍ-2より多くなると、跳ね上がりピーク電圧は急激に高くなっている。例えば、シェル領域５の実効的な不純物量（ドーズ量）９．０×１０11ｃｍ-2の場合、跳ね上がりピーク電圧は５７０Ｖ程度である。この場合、比較例の逆阻止ＩＧＢＴと比較して、実施例の逆阻止ＩＧＢＴの跳ね上がりピーク電圧の増加量は１０％を超えてしまう（≒［５７０Ｖ−５４０Ｖ］／［５４０Ｖ−３００Ｖ］×１００％）。これにより、シェル領域５の実効的な不純物量（ドーズ量）を８．０×１０11ｃｍ-2以下とするのがよいことがわかった。
また、シェル領域５の実効的な不純物量（ドーズ量）５．０×１０11ｃｍ-2の場合、跳ね上がりピーク電圧は５５０Ｖ程度となった。この場合、比較例の逆阻止ＩＧＢＴと比較して、実施例の逆阻止ＩＧＢＴの跳ね上がりピーク電圧の増加量をほぼ０％とすることができる（≒［５５０Ｖ−５４０Ｖ］／［５４０Ｖ−３００Ｖ］×１００％）。これにより、シェル領域５の実効的な不純物量（ドーズ量）を５．０×１０11ｃｍ-2以下とするのが望ましいことがわかった。
図９は、実施の形態にかかる逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。また、図１０は、従来の逆阻止ＩＧＢＴの逆回復時の電圧波形および電流波形について示す特性図である。実施例の逆阻止ＩＧＢＴにおいて、逆回復時の電圧波形および電流波形（逆回復波形）を観測した。シェル領域５の実効的な不純物量（ドーズ量）を１．０×１０11ｃｍ-2とした。また、図７で用いた比較例の逆阻止ＩＧＢＴにおいて、逆回復波形を測定した。ここでは、バス電圧３００Ｖで逆回復電流１０Ａ／ｃｍ2の場合の逆回復波形を観測している。
図９および図１０に示す結果より、図９に示す逆回復電流（図９の点線）がマイナス値から跳ね上がった後にゼロに収束するまでの期間（以下、収束期間とする）１５１における実施例の逆阻止ＩＧＢＴの逆回復波形は、図１０に示す逆回復電流（図１０の点線）の収束期間１５２における比較例の逆阻止ＩＧＢＴの逆回復波形に比べて、マイナス値からゼロに収束するまでの時間が早い。つまり、実施例の逆阻止ＩＧＢＴでは、比較例の逆阻止ＩＧＢＴに比べて、逆回復波形が素早く回復すること（波形振動が起こらないこと）がわかった。その理由は、逆阻止ＩＧＢＴのオン時に、ベース領域２とシェル領域５からなるダイオードのシェル領域５に少数キャリアが蓄積されることで、逆回復電流の増大を抑えることができるからであると推測される。シェル領域５の実効的な不純物量（ドーズ量）を少なくするほど、逆回復波形は素早く回復することができると推測される。バス電圧３００Ｖで逆回復電流１０Ａ／ｃｍ2の条件の下で、逆回復波形は最も振動が発生しやすい。このような傾向は、条件を種々変更したとしても変わらない。したがって、シェル領域５の実効的な不純物量（ドーズ量）は、１．０×１０11ｃｍ-2以下とすることが望ましい。
（実施の形態２）
図１４に、実施の形態２にかかる逆阻止ＩＧＢＴを示す断面図である。図１４には、実施の形態２にかかる逆阻止ＩＧＢＴの活性領域の断面構造を示す。実施の形態１に示す逆阻止ＩＧＢＴの活性領域１００との相違点はコレクタ領域１０とドリフト領域１の間にｎ型（第１導電型）のＬＣＳ（Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ Ｓｔｏｐ）層１２が設けられているという点である。耐圧構造領域１２０と分離部１３０については、図１の実施の形態１と同様の構造である。図１４では、図４と同様に電界強度を示しており、順バイアス時を実線で示し、逆バイアス時を点線で示している。ｎ型のＬＣＳ層１２は２μｍの厚さで平均不純物量が１．０×１０12ｃｍ-2以下となる不純物濃度としている。ＬＣＳ層１２は、第８半導体領域に相当する。
図１５は、実施の形態２にかかる逆阻止ＩＧＢＴのオン電圧とターンオフ損失の特性を示す特性図である。ＬＣＳ層１２を設けることによって、順バイアス時の漏れ電流が減少する。加えて上述の説明のように、シェル領域５を設けた構造では、逆バイアス時の漏れ電流が減少する。順バイアス時、ならびに、逆バイアス時の漏れ電流が減少することによって耐圧特性が改善するために、ドリフト領域１の厚さを薄くすることが可能となる。結果として、図１５に示すように逆阻止ＩＧＢＴのオン電圧−ターンオフ損失トレードオフ特性を改善することができる。
実施の形態２にかかる逆阻止ＩＧＢＴのターンオフ時の損失発生を抑制するために、ドリフト層１の抵抗率は逆バイアスが印加された場合には、コレクタ領域１０とＬＣＳ層１２からなるｐｎ接合から拡がる空乏層がシェル領域５に到達しないようにする必要があり、順バイアスが印加された場合には、ベース領域２とシェル領域５からなるｐｎ接合から拡がる空乏層がＬＣＳ層１２に到達しないようにする必要がある。
以上、説明したように、上述した各実施の形態によれば、ドリフト領域１とベース領域２の間に、シェル領域５中のｎ型不純物の平均不純物量（ドーズ量）が８．０×１０11ｃｍ-2以下となる不純物濃度を有するシェル領域５を設けている。かつ、コレクタ領域１０から拡がる空乏層がシェル領域５に到達しない抵抗率を有するドリフト領域１を設けている。このため、従来の逆阻止ＩＧＢＴに比べて、基板内の電界を緩和することができる。これにより、順方向耐圧および逆方向耐圧を向上することができる。また、上述したようにシェル領域５およびドリフト領域１が設けられていることで、リーチスルー現象が発生しない。このため、ターンオフ時の電圧波形および電流波形（ターンオフ波形）の振動をなくすことができる。また、上述したような抵抗率を有するドリフト領域１が設けられていることで、逆回復時に、空乏層がシェル領域５に達しないようにすることができる。これにより、逆回復時の電圧波形および電流波形（逆回復波形）の振動を抑制することができる。したがって、ターンオフ波形および逆回復波形の振動を抑えることで、ノイズが発生したり、半導体装置が破壊されたりすることを防止することができる。
以上において本発明では、ｎ型とｐ型をすべて逆転した構成としてもよい。
以上のように、本発明にかかる半導体装置は、例えばマトリックスコンバータなどの直列変換回路に用いられるスイッチなど、順方向および逆方向の電圧に対する耐圧特性が要求される半導体素子に有用である。
１ ドリフト領域
２ ベース領域
３ エミッタ領域
５ シェル領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ エミッタ電極
１０ コレクタ領域
１１ コレクタ電極
１００ 活性領域

Claims (9)

  1. 第１導電型の第１半導体領域と、
    前記第１半導体領域の表面に選択的に設けられた第２導電型の第２半導体領域と、
    前記第２半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域から前記第１半導体領域の表面に跨るように、絶縁膜を介して設けられた第１電極と、
    前記第２半導体領域および前記第３半導体領域に接続された第２電極と、
    前記第１半導体領域と前記第２半導体領域の間に、少なくとも当該第２半導体領域の下の領域を占めるように設けられた第１導電型の第４半導体領域と、
    前記第１半導体領域の裏面に設けられた第２導電型の第５半導体領域と、
    前記第５半導体領域に接する第３電極と、を備え、
    前記第４半導体領域は、前記第１半導体領域よりも高い不純物濃度で、かつ、当該第４半導体領域中の第１導電型不純物の平均不純物量が８．０×１０11ｃｍ-2以下となる不純物濃度を有し、
    前記第１半導体領域の抵抗率が２２Ωｃｍ以上であることを特徴とする半導体装置。
  2. 前記第１半導体領域の抵抗率が３５Ωｃｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第４半導体領域は、前記第２半導体領域の下の領域全体を囲むように設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第４半導体領域は、当該第４半導体領域中の第１導電型不純物の平均不純物量が５．０×１０ 11 ｃｍ -2 以下となる不純物濃度を有することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第４半導体領域は、当該第４半導体領域中の第１導電型不純物の平均不純物量が１．０×１０ 11 ｃｍ -2 以下となる不純物濃度を有することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第１半導体領域の外周端部に設けられ、当該第１半導体領域のおもて面から裏面まで貫通し、前記第５半導体領域に接する第２導電型の第６半導体領域を、さらに備えることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 第１半導体領域上に設けられ、前記第２半導体領域、前記第３半導体領域および前記第４半導体領域が設けられた活性領域と前記第６半導体領域との間で、当該活性領域を囲む耐圧構造領域と、
    前記耐圧構造領域の前記第１半導体領域の表面に、前記活性領域を囲むように設けられた複数の第２導電型の第７半導体領域と、
    をさらに備えることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１半導体領域と前記第５半導体領域との間に第１導電型の第８半導体領域が設けられ、
    前記第１半導体領域は、前記第２半導体領域から拡がる空乏層が当該第８半導体領域に到達しない抵抗率を有することを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第８半導体領域は、当該第８半導体領域中の第１導電型不純物の平均不純物量が１．０×１０12ｃｍ-2以下となる不純物濃度を有することを特徴とする請求項８に記載の半導体装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104145342B (zh) * 2012-03-16 2017-05-24 富士电机株式会社 半导体装置
JP5915756B2 (ja) 2012-08-22 2016-05-11 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112014001296T5 (de) * 2013-03-13 2016-02-25 Abb Technology Ag Leistungshalbleitervorrichtung und entsprechendes Modul
WO2015008458A1 (ja) 2013-07-17 2015-01-22 富士電機株式会社 半導体装置
JP6158123B2 (ja) * 2014-03-14 2017-07-05 株式会社東芝 半導体装置
JP6496992B2 (ja) * 2014-07-22 2019-04-10 富士電機株式会社 半導体装置
DE102015224983B4 (de) * 2015-12-11 2019-01-24 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung
CN107564815B (zh) * 2016-06-30 2021-05-14 株洲中车时代半导体有限公司 一种制作功率半导体的方法
CN107564952B (zh) * 2016-06-30 2021-06-22 株洲中车时代半导体有限公司 一种功率半导体
DE112017005693T5 (de) * 2016-11-11 2019-08-29 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
JP3458590B2 (ja) 1996-03-27 2003-10-20 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
JP3395520B2 (ja) 1996-06-04 2003-04-14 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
JPH10178174A (ja) * 1996-10-18 1998-06-30 Hitachi Ltd 半導体装置及びそれを使った電力変換装置
EP1142026B1 (de) 1998-12-04 2007-11-14 Infineon Technologies AG Leistungshalbleiterschalter
JP4967200B2 (ja) 2000-08-09 2012-07-04 富士電機株式会社 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ
JP5011611B2 (ja) * 2001-06-12 2012-08-29 富士電機株式会社 半導体装置
JP5011634B2 (ja) * 2003-08-29 2012-08-29 富士電機株式会社 半導体装置およびその半導体装置を用いた双方向スイッチ素子
JP4843923B2 (ja) 2004-09-09 2011-12-21 富士電機株式会社 高耐圧半導体装置およびその製造方法
JP5358963B2 (ja) * 2008-02-04 2013-12-04 富士電機株式会社 半導体装置およびその製造方法

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