JP5358963B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は電力変換装置などに使用されるパワー半導体装置に関する。さらに詳しくは双方向の耐圧特性を有する双方向デバイスまたは逆阻止デバイスに関する。
図１２に、周辺部を部分断面図として示す従来の通常のプレーナ型接合のＩＧＢＴは、使用時においては、一方向の耐圧(順方向耐圧)だけの信頼性を保証し、逆方向耐圧はダイオードの逆耐圧に分担させているので、ＩＧＢＴ自体の逆耐圧信頼性は保証外であった。前記ＩＧＢＴでは、エミッタ電極１０８をグラウンド電位としコレクタ電極１０９を正電位とする順バイアスを加えると、ｐ型ベース領域１０２とｎ型ドリフト層１０３の間のｐｎ接合１１４から広がる空乏層の先端１１５は基板表面においては、前記ｐｎ接合を取り巻くガードリング１１３により引き延ばされるように広がる。この結果、基板表面における電界を緩和すると共に、絶縁膜などの保護膜１１６で耐圧構造部１１１の表面が保護されているので、順耐圧を向上させることができる。一方、コレクタ電極１０９を負電位とする逆バイアスを敢えて加えた場合は、裏面側のｐ型コレクタ層１０４のｐｎ接合１００からｎ型ドリフト層１０３内をエミッタ領域１０５側に向かって空乏層（図示せず）が広がろうとするが、前記ｐｎ接合１００の終端部１０１が、ダイシングにより切断された切断面１１２にそのまま露出する構造であるため、その接合終端部１０１で漏れ電流が増加し、信頼性の高い逆耐圧は得られない。前述のＩＧＢＴの説明に用いられていない符号について、説明を補充すると、１１０は主電流が流れる活性部、１０６はゲート酸化膜、１０７はゲート電極である。
しかし、マトリクスコンバータなどの用途で信頼性の高い逆耐圧を持ったＩＧＢＴが市場から要望されるようになってきた。そこで、従来の通常の前記ＩＧＢＴの逆耐圧およびその信頼性を改善するため、図１３に示すようなメサ型逆阻止ＩＧＢＴが提案されている（特許文献１）。このメサ型逆阻止ＩＧＢＴは基板表面からコレクタｐｎ接合１００を超える深い溝１２２をエッチングにより形成し、この溝内の傾斜面に露出するｐｎ接合終端部１０１を保護膜１２３で保護することで、逆バイアス時に空乏層の先端１１７が前記溝の外側に設けられるダイシング切断面１１２にまで広がらないようにして高信頼性の逆耐圧をもたせる方法である。これにより所望の逆耐圧を得ることは可能であるが、ドリフト層１０３に厚いエピタキシャル層（たとえば、耐圧６００Ｖでドリフト層の厚さ１００μｍ、基板全体では厚さ２５０μｍ以上）を必要とするため飽和電圧ＶＣＥ（ｓａｔ）とターンオフ時のスイッチング損失Ｅｏｆｆとの間のトレードオフが悪化してしまう。
そこで、これを解決するために、図１４に示すような分離拡散層１２１を基板表面からの不純物拡散によって形成することにより、コレクタｐｎ接合終端部１０１を基板表面に露出させて順方向の耐圧構造部１１１と共通の絶縁膜１１６で保護する分離拡散層型の逆阻止ＩＧＢＴが提案されている（特許文献２）。この特許文献２に記載の逆阻止ＩＧＢＴによれば、６００Ｖ耐圧で半導体基板全体の厚さが１００μｍ程度の薄い逆阻止ＩＧＢＴを製造することが可能になるため、ＶＣＥ（ｓａｔ）とターンオフ時のスイッチング損失Ｅｏｆｆのトレードオフ特性を大幅に改善することができる。なお、前記図１３、図１４において、図１２と同符号は同じまたは相当する機能領域を表す。
さらに、逆耐圧接合終端部を前記分離拡散層によって、前記特許文献２と同様に表面側の耐圧構造部へ露出させるように湾曲させ、さらに、耐圧構造部内のｐ型のフィールドリミティングリング（ガードリング）構造と導電性フィールドプレート構造によって、耐圧構造部の中心に向かって絶縁膜上でフィールドプレートを張り出させる構造とすることで、高い順耐圧と逆耐圧を共に確保できる構造の逆阻止ＩＧＢＴも知られている（特許文献３）。
また、双方向型半導体装置の耐圧構造部に関して、概ねエミッタ側のｐｎ主接合から空乏層が広がる際に基板表面における電界集中を緩和させるための順方向耐圧構造部と、分離拡散層のｐｎ接合から空乏層が広がる際に前記特許文献同様に電界集中を緩和させるための逆方向耐圧構造部の幅を同程度とする記述が見られる（特許文献４）。
特開２００１−１８５７２７号公報 特開２００２−３１９６７６号公報 特開２００５−１０１２５４号公報 特開２００５−２５２２１２号公報（図１９）
しかしながら、このような逆阻止デバイスに関しては、最適な耐圧構造部の検討が充分にされているとは必ずしも言えない。すなわち、耐圧構造部の長さ（表面における幅）を必要以上の長さにする傾向が見られる。たとえば、前記特許文献４に開示された耐圧構造部では、裏面コレクタ層と分離拡散層側のｐｎ接合から空乏層が広がる逆耐圧モードの場合と、エミッタ側のｐｎ主接合から広がる順耐圧モードの場合では、耐圧構造部の表面における幅はほぼ同じにされている。しかし、逆耐圧モードの場合には、深い分離拡散層と裏面側コレクタ層側全体から空乏層が広がるため、順耐圧モードのような、エミッタ領域側のみから空乏層が広がる場合と耐圧構造部の長さを概ね同じとする必要はない。つまり、深い分離拡散層と裏面側コレクタ領域全体から空乏層が広がる場合には、逆耐圧を保持する耐圧構造部は順方向の耐圧構造部よりも短くできる可能性がある。従って、逆耐圧方向の耐圧構造部の幅を順方向モードと耐圧構造部の幅を同じとした場合（逆耐圧方向の耐圧構造部を順耐圧構造部の折り返しとした場合）には、耐圧構造部の幅が長くなる。それゆえチップサイズの拡大につながり、コストが上昇してしまう。逆に、前述のように順逆耐圧構造部の幅を同じのまま、チップコストを抑制しようとして耐圧構造部を短くすれば、充分な素子の信頼性（例えば耐圧構造部の耐電荷性）を確保することは非常に困難である。それゆえ、上記のようにチップコストと素子の信頼性の両立は非常に困難である。
以上説明した点に鑑み、本発明においては、順逆耐圧構造部の幅を同じとする従来の耐圧構造部を見直し、順逆耐圧構造部を、それぞれ耐圧と信頼性の面から最適な幅にしてトータルの耐圧構造部幅を短くし、安価なチップを製造することのできる半導体装置およびその製造方法を提供することを目的とする。
前記目的を達成するために、ｎ型半導体基板の第１主面側の表面層に形成されるｐ型ウエルと、前記表面層の異なる位置に形成されるｐ型ベース領域と、該ベース領域の表面に形成されるｎ型エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれる前記ベース領域表面にゲート絶縁膜を介して形成されるゲート電極とを有する活性部と、前記ベース領域を取り囲むように、前記第１主面から前記半導体基板の第２主面に亘って形成されるｐ型分離拡散層と、前記第２主面に形成されるｐ型コレクタ領域と、前記ｐ型コレクタ領域と前記活性部の間の表面に形成される耐圧構造部とを備え、前記エミッタ領域表面と前記ベース領域表面に共通に接触するエミッタ電極を有する半導体装置において、前記耐圧構造部が前記第１主面側表面層に、内周側の、深い第１フィールドリミティングリングと、外周側の、浅い第２フィールドリミティングリングと、それぞれ複数の第１、第２フィールドリミティングリング間の表面を覆う絶縁膜を備えると共に、前記複数のフィールドリミティングリングの表面に接触する導電性フィールドプレートが前記複数のフィールドリミティングリング間に位置する前記絶縁膜の表面に張り出す構成を有し、前記第１フィールドリミティングリングの深さが前記第２導電型ウエルの深さに等しく、前記第２フィールドリミティングリングの深さが前記第２導電型ベース領域の深さに等しく、前記複数のフィールドリミティングリングのエミッタ側表面端部からはみ出して絶縁膜表面を覆う導電性フィールドプレートのうち、少なくとも一つの長さが、前記複数のフィールドリミティングリングの前記分離拡散領域側の表面端部からはみ出して絶縁膜表面を覆う導電性フィールドプレートの長さよりも短く、前記第１フィールドリミティングリングと前記第２フィールドリミティングリングの間の表面層に形成される第１導電型空乏化抑制層を備え、前記第２フィールドリミティングリングの分離拡散領域側にのみ接するように選択的に形成される第１導電型空乏化抑制層を備える半導体装置とすることを特徴とするものである。
本発明の半導体装置は、複数形成される前記第２導電型ベース領域の間の前記半導体基板表面と、前記半導体基板表面と前記エミッタ領域表面に挟まれる前記第２導電型ベース領域の表面部分とに亘って、この第２導電型ベース領域の表面部分の導電型を反転させない不純物濃度であって、前記第２導電型ベース領域の深さ以上、前記第２導電型ウエルの深さ以下の第１導電型カウンタードープ領域を有する半導体装置とすることも好ましい。
また、順方向耐圧用の耐圧構造部幅が、逆方向耐圧用の耐圧構造部幅よりも長い半導体装置とすることもできる。
また、前記フィールドリミティングリングの表面に接触する導電性フィールドプレートが、前記ゲート電極と同じ材料で形成される前記半導体装置とする。
また、前記フィールドリミティングリングの表面に接触する導電性フィールドプレートが、前記エミッタ領域表面と前記ベース領域表面に共通に接触するエミッタ電極と同じ材料で形成される前記半導体装置とする。
さらに、前記フィールドリミティングリングの表面に接触する導電性フィールドプレートが、前記ゲート電極と前記エミッタ電極のそれぞれ同材料の積層を有する前記半導体装置とする。
また、本発明の半導体装置は、第１フィールドリミティングリングは前記ｐ型ウエルと、第２フィールドリミティングリングは前記ｐ型ベース領域と、それぞれ同時に形成する半導体装置の製造方法によって製造されることが望ましい。
また、前記導電性フィールドプレートが、前記ゲート電極と同時に形成される半導体装置の製造方法によって製造されることも好ましい。
また、前記導電性フィールドプレートが、前記エミッタ電極と同時に形成される半導体装置の製造方法によって製造されることもより望ましい。
さらにまた、前記ｎ型空乏化抑制領域が、ｎ型カウンタードープ領域と同時に形成される半導体装置の製造方法によって製造されることがより望ましい。
本発明によれば、順逆耐圧構造部を、それぞれ耐圧と信頼性の面から最適な幅にしてトータルの耐圧構造部幅を短くし、安価なチップを製造する半導体装置およびその製造方法を提供することができる。
以下、本発明にかかる半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１は本発明の実施例１にかかる逆阻止ＩＧＢＴの耐圧構造部の部分平面図である。図１−２は前記図１−１のＡ１−Ａ２線の断面図である。図２は本発明との比較説明に用いる従来の通常のＩＧＢＴにかかる耐圧構造部の部分断面図である。図３は本発明との比較説明に用いる従来の逆阻止ＩＧＢＴにかかる耐圧構造部の部分断面図である。図４は本発明との比較説明に用いる従来の逆阻止ＩＧＢＴにかかる耐圧構造部の部分断面図である。図５は本発明の実施例１にかかる逆阻止ＩＧＢＴの耐圧構造部の部分断面図である。図６は本発明と従来の逆阻止ＩＧＢＴにかかる耐圧構造部の部分断面図と電界分布図である。図７は本発明の実施例２にかかる逆阻止ＩＧＢＴの耐圧構造部の部分断面図である。図８は本発明の実施例２にかかる逆阻止ＩＧＢＴの耐圧構造部の部分断面図と電界分布図である。図９は本発明の実施例３にかかる逆阻止ＩＧＢＴの耐圧構造部の部分断面図である。図１０は発明の実施例４にかかる逆阻止ＩＧＢＴの耐圧構造部の部分断面図である。図１１は本発明の実施例９にかかる逆阻止ＩＧＢＴの耐圧構造部の部分断面図である。
実施例１は請求項１〜３および請求項１１〜１３に対応する実施形態である。図１−１に実施例１にかかる逆阻止ＩＧＢＴの部分平面図を、図１−２に前記図１−１のＡ１−Ａ２線における断面図を示す。図１−１の部分平面図は耐圧構造部表面のフィールドリミティングリング（以降、ＦＬＲと略記する）のパターンを明示するために、基板表面上に形成される絶縁膜、電極膜および活性部内の表面上と表面下などの大部分の表面パターンが除かれている。図１−１と図１−２とは必ずしも図面的、寸法的に相互に対応していない。また、以下の説明では、第１導電型をｎ型に、第２導電型をｐ型として示す。図１−１，図１−２からわかるように、この逆阻止ＩＧＢＴはｎ型半導体基板をドリフト層１として、その裏面側にｐ型コレクタ層２とコレクタ電極３を有する。その表面側の主電流が流れる活性部４内の表面層にｐ型ベース領域５とこのｐ型ベース領域５内の表面層にｎ型エミッタ領域６を備える。このｎ型エミッタ領域６の表面と前記ｎ型ドリフト層１の表面とに挟まれる前記ｐ型ベース領域５の表面にゲート絶縁膜８を介してゲート電極９を有する。ゲート電極９は導電性ポリシリコンにより形成されるが、他の公知の導電材料を用いることもできる。このゲート電極９上には層間絶縁膜１０を介して覆うエミッタ電極７を備える。このエミッタ電極としてはＡｌ−Ｓｉ合金膜が好ましいが、必要に応じて最表面をハンダ接合を可能とする他の公知の金属材料とすることもできる。前記ｐ型ベース領域５と前記ｎ型エミッタ領域６の表面には前記エミッタ電極７が共通に接触する。さらに前記活性部４内の最外周に前記ｐ型ベース領域５を取り巻くと共に、ｐ型ベース領域より深く、かつ表面で前記エミッタ電極７に接触するｐ型ウエル１１を有する。さらに、前記図１−２には示されていないが、図７の部分断面図に示すように、活性部内の前記ｐ型ベース領域５間にｐ型ベース領域５のチャネル相当部の不純物濃度を実質的に小さくしてゲート閾値電圧を下げ、前記ｐ型ベース領域５間のｎ型ドリフト層１の表面部分の表面濃度を高くしてオン電圧を小さくするために、ｎ型カウンタードープ領域４０を形成することも好ましい。またさらに、前記活性部４の外周の耐圧構造部１２にはｐ型ウエル１１の深さと同じ深さで形成される少なくとも一本のｐ型の第１フィールドリミティングリング（第１ＦＬＲ）１３と、さらにその外周に前記ｐ型ベース領域５の深さと同じ深さで形成される少なくとも一本のｐ型の第２フィールドリミティングリング（第２ＦＬＲ）１４とが配置されている。前記ＦＬＲはガードリングと言い換えることもできる。この耐圧構造部１２の、さらに外周には、裏面側のｐ型コレクタ層２と接続しているｐ型分離拡散層１５とこのｐ型分離拡散層１５の表面に接触するコレクタ電極１６が配置されている。前記耐圧構造部１２内の前記第１ＦＬＲと第２ＦＬＲの表面にはエミッタ電極７、コレクタ電極３、１６に導電接続されず、また、ｎ型ドリフト層１の表面にも絶縁膜１８により絶縁されて電位的に独立の導電性フィールドプレート１７が被着されている。この導電性フィールドプレート１７は前記ゲート電極と同時に形成されることが作業効率上好ましいが、前記エミッタ電極と同時の形成であってもよい。
実施例１にかかる逆阻止ＩＧＢＴの耐圧構造部１２は、エミッタ電極７に対してコレクタ電極３を負電位とする逆バイアスを加えた場合に、ｐ型コレクタ層２およびｐ型分離拡散層１５の各ｐｎ接合からｎ型ドリフト層１内へ空乏層が広がる領域の基板表面層には第１ＦＬＲ１３が配置されるのではなく、ｐ型ベース領域５の深さと同じ深さで形成され、第１ＦＬＲ１３より浅い第２ＦＬＲ１４が配置される点を特徴とする。
一般に、逆阻止型でない通常のＩＧＢＴに、エミッタ電極７に対しコレクタ電極３を正電位とする順バイアス時の空乏層２３の広がりのイメージを図２に破線で示す。図２に示すように、通常のＩＧＢＴを使用する場合には、耐圧構造部１９へ延びる空乏層２３はｐ型ベース領域５のｐｎ接合からｐｎ接合に沿ってｎ型ドリフト層中に空乏層が広がる。それゆえ、曲率部を有するｐｎ接合に沿って広がる空乏層もｐｎ接合の曲率の大きさに対応する曲率部を有する。曲率部の曲率半径が小さいほど空乏層を形成する等電位線の間隔が狭くなり電界集中が強くなる。従って、図２の部分断面図に示すように耐圧構造部１９の表面層に第１ＦＬＲ１３を形成して表面での電界を緩和する際には、ｐ型ベース領域５より深いｐ型ウエル１１の深さを有する第１ＦＬＲ１３の方が曲率半径が大きいので、電界の緩和効果が大きく、耐圧が大きくなる。
一方、逆阻止ＩＧＢＴに、エミッタ電極７に対しコレクタ電極３を負電位とする逆バイアスをコレクタ電極３に印加する場合には、図３の部分断面図に示すように、ｐ型コレクタ層２と分離拡散層１５が同じｐ型領域で接続されているため、分離拡散層１５とｐ型コレクタ層２の各ｐｎ接合から空乏層２４が広がることになる。そのため、充分な大きさの逆耐圧を表面で確保するように設計された耐圧構造部２５が必要となる。
図４の部分断面図には深いｐ型ウエル１１と同時に形成される第１ＦＬＲ１３だけの電界緩和機構を形成した耐圧構造部２６の場合の空乏層（破線で示す）２７の広がりの概略図を示す。この耐圧構造部２６では分離拡散層１５とｐ型コレクタ層２との各ｐｎ接合から空乏層２７が広がるのにも関わらず、深い第１ＦＬＲ１３による電界緩和の程度が大きすぎるため、ＦＬＲ１本当たりの電位分担が低いことになるので、逆耐圧を保持するためにはその耐圧構造部２６の表面幅が長くなってしまうことを意味する。加えてプロセスのバラツキを加味した場合には、例えばｐ型ウエル１１の不純物濃度が高くなった場合にも、空乏層２７が広がり過ぎてしまい、エミッタ電極７に到達して耐圧劣化となる可能性がある。この状況ではそれ以上電圧を保持できないばかりか、急激な漏れ電流が発生してしまう。
これを改善するため、前記図１−２の部分断面図に示した実施例１のように活性部４に形成するｐ型ベース領域５と同時形成される浅い第２ＦＬＲ１４を形成することにより、分離拡散層１５側から空乏層が広がる際に空乏層の広がり過ぎを抑制できるので、ＦＬＲ１本当たりの電位分担を大きくすることが可能となる。これにより逆方向の空乏層の広がりが抑制できるため、逆方向の耐圧構造部の長さを短くすることができる。
図５の部分断面図には、前記図１−２の部分断面図に示した実施例１のように、ｐ型ウエル１１と同じ深さの深いｐ型層で第１ＦＬＲ１３を形成し、活性部４に形成するｐ型ベース領域５と同じ深さの浅いｐ型層で第２ＦＬＲ１４を形成した場合の空乏層（破線で示す）２８の広がりのイメージ図を破線で示す。ｐ型ウエル１１と同じ深さの深いｐ型層ですべての第１ＦＬＲ１３を形成した場合の空乏層の広がりを示す前記図４と比較して、図５では、深さの浅い第２ＦＬＲによって空乏層２８の広がり過ぎが抑制されていることを示している。
さらにＦＬＲをｐ型ウエル１１相当の深いｐ型層で形成した場合と、ｐ型ベース領域５相当の浅いｐ型層で形成した場合とで、逆耐圧時の耐圧構造部１２と２６内の電位分担の様子をわかりやすくするために、シミュレーションによって耐圧構造部１２と２６における表面の電界分布を調べた結果を図６に示す。図６の（ａ）は前記図１−２と図４に相当する逆阻止ＩＧＢＴの耐圧構造部を重ね合わせたことを示す部分断面図であり、同（ｂ）は逆耐圧時のシミュレーションによる耐圧構造部内の電界強度分布図である。縦軸に電界強度、横軸は耐圧構造部内の位置を表す。（ｂ）内の符号３０は第２ＦＬＲ１４の時の電界強度に対応し、符号３１は第１ＦＬＲの時の電界強度に対応する。図６によれば、電界強度はｐ型ベース領域５の深さで第２ＦＬＲ１４を形成した場合の方が高くなる。それゆえ電位分担はｐ型ベース領域５の深さで第２ＦＬＲを形成した場合の方が一本当たりの電位分担を高くできるので、その分耐圧構造部の幅を短くすることができる。なお、図２〜図６中の符号のうち、前記説明に用いられなかった符号について、図１−２と同符号は同機能領域に対応する
実施例２は請求項２、５、１４に対応する実施形態である。図７に示す部分断面図はｐ型ウエル１１と同じ深さのｐ型領域の第１ＦＬＲとｐ型ベース領域と同じ深さのｐ型領域の第２ＦＬＲの間の基板表面層に、前記ｎ型カウンタードープ領域と同時に形成され、同じ拡散深さを有するｎ型空乏化抑制領域３２を備える耐圧構造部２９を示す。この耐圧構造部２９が前記図１−２の耐圧構造部１２と異なる点は、ｎ型の空乏化抑制領域３２を有する点のみである。図７の耐圧構造部２９表面の電界分布図を図８（ｂ）に示す。図８（ｂ）では、逆耐圧時の電界分布は、太線で示すように、ｎ型の空乏化抑制領域３２のところでは、細い線で示すｎ型の空乏化抑制領域３２の無い場合の電界よりも最大電界が低くなっていることが分かる。従って、空乏化抑制領域３２を付加することで、最大の電界強度を有する箇所の電界を下げることが可能となる。これにより、第１ＦＬＲから第２ＦＬＲへ拡散深さが切り替わる箇所での電界集中が緩和できるので、電界分布を均一にでき、電位分担が均等になる。電界の積分が保持可能な電圧、すなわち耐圧となるので、空乏化抑制領域３２を形成した場合の耐圧を高くすることが可能となる。逆に同じ耐圧を必要とするならば、その耐圧を確保するのに必要な耐圧構造部の長さを短くすることができる。なお、図７、図８中の前記説明に用いられない符号については従前と同符号は同じ機能を有するため、説明を省略する。
実施例３は請求項４に対応する実施の形態である。図９（ａ）は図１−２と同じ部分断面図である。図９（ｂ）は（ａ）の枠部分、すなわち、ｐ型ベース領域５と同じ深さの第２ＦＬＲ１４を有する耐圧構造部分の拡大図である。この図９では、第２ＦＬＲ１４とその第２ＦＬＲ１４表面に電気的に接続される導電性フィールドプレート１７の少なくとも１つに関して、前記第２ＦＬＲ１４のエミッタ側端部（図面に向かって左手側）からはみ出した導電性フィールドプレート１７の長さ（Ｗ−ＦＦＰ型）が、前記第２ＦＬＲ１４の外側端部（図面に向かって右手側）からはみ出した導電性フィールドプレート１７の長さ（Ｗ−ＢＦＰ型）よりも短くされている。このように導電性フィールドプレート１７の長さを設定することにより、第２ＦＬＲ１４の電位が導電性フィールドプレート１７の電位となるので、空乏層が広がりにくくなる。一般に導電性フィールドプレートは電界緩和のために空乏層が広がりやすくなるように配置される。このような配置を、逆阻止型の半導体素子の耐圧構造部内の逆耐圧に関係する逆耐圧構造部分に適用した場合には、分離拡散層と裏面コレクタ層全体から空乏層が広がるため、各ＦＬＲ間で電圧を保持することができない。それゆえ、逆耐圧構造部分の長さが長くなってしまう。しかしながら、前記図９を参照して説明したように導電性フィールドプレート１７の長さを設定することで、空乏層の広がりを抑制でき、各ＦＬＲ間で電圧を保持することが可能となる。これを耐圧構造部全体に配置することで、逆耐圧構造部分の長さを短くできるので、結果として、耐圧構造部の長さを短くすることができる。なお、図９中の前記説明に用いられない符号については従前と同符号は同じ機能を有するため、説明を省略する。
実施例４は請求項６に対応する実施の形態である。図１０では、ｐ型のＦＬＲ間の少なくとも１つに、ＦＬＲの分離拡散層側に接するように、選択的にｎ型空乏化抑制領域４１が付加されている。このようにすることで、逆方向電圧の印加時にこのｎ型空乏化抑制領域４１によって空乏層の広がりを抑制できるので、ＦＬＲ間での電圧保持が容易となる。それゆえ、逆耐圧保持領域の長さを短くできるので、結果として、耐圧構造部の長さを短くすることができる。なお、図１０中の前記説明に用いられない符号については従前と同符号は同じ機能を有するため、説明を省略する。
本実施例は請求項７に対応する実施の形態である。先に示した実施例３や実施例４の構造を適用することによって、逆方向耐圧を保持するための耐圧構造部の長さ（基板表面における幅）を短くできる。従って、順方向側の耐圧構造部の長さよりも、逆方向での耐圧構造部を短くできる。これは、裏面のコレクタ層全体と分離拡散層側から空乏層が広がるためである。それゆえ、耐圧構造部の長さ（基板表面における幅）としては、順方向側の耐圧構造部よりも逆方向の耐圧構造部の方が短くできる。実施例５では、順方向側の耐圧構造部の幅を３１０μｍ、逆方向側の耐圧構造部の幅を２６０μｍとすることで、順方向、逆方向とも１３００Ｖ以上の耐圧を確保できた。
請求項１１に対応するように、異なる複数の深さのＦＬＲ（第１ＦＬＲ１３と第２ＦＬＲ１４）を作成するためには、一般に工程が増加する。しかしながら、異なる複数の深さの前記ＦＬＲ１３、１４の形成を、活性部４に形成するｐ型ベース領域５やｐ型ウエル１１を形成する工程に合わせて、同時にそれぞれＦＬＲ１３、１４を形成することで、異なる複数の深さの前記ＦＬＲ１３、１４の作成を、工程を増やすことなく可能になる。さらに、請求項１４に対応するように、ｎ型空乏化抑制領域３２の形成については、活性部４のｐ型ベース領域５間に形成されるｎ型カウンタードープ領域４０の形成工程と同時に形成することが可能である。実施例６ではリンのカウンタードープ工程と同時に、逆耐圧を保持する耐圧構造部２９に選択的にｎ型空乏化抑制領域３２を形成した。このように活性部４に形成されるｐ型ベース領域５やｐ型ウエル１１を形成する工程、ｎ型カウンタードープ領域４０を形成する工程で、耐圧構造部２９にも同時にｐ型ＦＬＲ１３、１４およびｎ型空乏化抑制領域３２をそれぞれ形成することで、工程を増やすことなく、所望の耐圧構造部２９を形成できる。これにより、工程増のコストアップなしに安価に耐圧構造部の作成が可能となる。
実施例７は請求項８に対応する実施の形態である。実施例７はＦＬＲの表面に接触する導電性フィールドプレートの材料に関する。導電性フィールドプレートをゲート電極と同じ材料で形成することによって、微細加工を要するゲート電極と同じ寸法精度でＦＬＲの表面に接触する導電性フィールドプレートの加工が可能なため、耐圧構造部の微細化が可能となる。それゆえチップサイズを小さくすることが可能となる。この工程はゲート電極を形成する工程で同時に形成できるため、プロセスの工程が増加することのない製造方法とすることができる。ゲート電極材料としては、加工が容易な低抵抗の導電性ポリシリコン（イオン注入やドープによって低抵抗化可能）が考えられるが、加工が容易であり、必要とする特性が得られるならば、他のゲート電極材料でも適用可能である。
実施例８は請求項９に対応する実施の形態である。実施例８は、導電性フィールドプレートをエミッタ電極材料で形成する点を除いては実施例７と効果は同じである。さらに、実施例８では実施例７の効果に加えて、一般には層間絶縁膜と呼ばれる絶縁膜を積層することで、酸化膜厚を厚くすることができるので、基板表面の電界強度を低くすることが可能になる。またこの工程はエミッタ電極を形成する工程で同時に形成できるため、プロセスの工程が増加することのない製造方法とすることができる。エミッタ電極材料としては、Ｓｉを含有したアルミニウム合金などが考えられるが、加工が容易であり、必要とする特性が得られるならば、他のエミッタ電極材料でも適用可能である。
実施例９は請求項１０に対応する実施の形態である。図１１に実施例９を適用した場合の耐圧構造部の部分断面図を示す。図１１では、ゲート電極９に用いられる低抵抗の導電性ポリシリコンを導電性フィールドプレート１７−１として第１ＦＬＲ１３と第２ＦＬＲ１４の表面にそれぞれ接触させている。さらに、第１ＦＬＲ１３と第２ＦＬＲ１４のそれぞれの間の基板表面には絶縁膜１８−１が形成され、この絶縁膜１８−１上を前記導電性フィールドプレート１７−１が部分的に張り出すように覆っている。この前記導電性フィールドプレート１７−１は層間絶縁膜１８−２によって、相互に絶縁され、またさらに、前記導電性フィールドプレート１７−１のそれぞれの上には、エミッタ電極と同じ材料のＡｌ−Ｓｉ層からなる導電性フィールドプレート１７−２がそれぞれ積層されている。このような積層電極構造にすることで、外因性の電荷が絶縁膜１８−１に与えられることに由来する耐圧変動を小さくすることが可能となるため、素子の信頼性の向上が期待できる。なお、図１１中の前記説明に用いられない符号については従前と同符号は同じ機能を有するため、説明を省略する。その他の効果に関しては実施例７，８と同様であるため、省略する。
以上、説明した実施例によれば、活性部に形成するｐ型ウエル、ｎ型半導体基板の第１主面の表面層に選択的に形成されるｐ型ベース領域と同工程で形成可能な、それぞれの深さでｐ型のＦＬＲ（ガードリング）が形成できるので、プロセスの工程が増加することなく、素子を形成できる。それゆえ、素子の製造コスト上昇は抑制でき素子のコストは上昇しない。一般にｐ型ウエルよりもｐ型ベース領域の拡散深さが浅いため、それに伴う横方向拡散も短くなる。それゆえｐ型ベース領域で形成される耐圧構造部はＦＬＲ（ガードリング）の長さを短くできるため、結果として耐圧構造部が短くできる。素子の製造コスト上昇の抑制とｐ型ベース領域による耐圧構造部のＦＬＲ（ガードリング）の形成により素子のサイズを小さくできる。ｐ型ウエルと同じ深さのｐ型領域の第１ＦＬＲとｐ型ベース領域と同じ深さのｐ型領域の第２ＦＬＲの間の表面にｎ型空乏化抑制領域を形成することで、その空乏化抑制領域端部での電界強度が抑制できるため、それらの両者とそれぞれ電気的に接続される電極間の距離を短くできる。それゆえ素子の耐圧構造部を短くできるので、チップサイズが小さくできる。ｐ型のＦＬＲ（ガードリング）上の電極は、活性部に形成されるゲート電極を形成する工程、もしくは活性部に形成されるエミッタ電極を形成する工程で同時に形成されるため、プロセスの工程が増加することなく、素子を形成できる。それゆえ、素子の製造コスト上昇は抑制でき素子のコストは上昇しない。ｐ型のＦＬＲ（ガードリング）上の電極を、活性部に形成されるゲート電極と同じ材料で形成した場合、微細加工を要するゲート電極と同じ寸法精度で耐圧構造部のＦＬＲ（ガードリング）上の電極の加工が可能なため、耐圧構造部の微細化が可能となる。それゆえチップサイズを小さくすることが可能となる。
図１−１は本発明の実施例１にかかる逆阻止ＩＧＢＴの半導体基板の耐圧構造部の部分平面図である。 本発明にかかる前記図１−１のＡ１−Ａ２線の断面図である。 本発明との比較説明に用いる従来の通常のＩＧＢＴにかかる半導体基板の耐圧構造部の部分断面図である。 本発明との比較説明に用いる従来の逆阻止ＩＧＢＴにかかる半導体基板の耐圧構造部の部分断面図である。 本発明との比較説明に用いる従来の逆阻止ＩＧＢＴにかかる半導体基板の耐圧構造部の部分断面図である。 本発明の実施例１にかかる逆阻止ＩＧＢＴの半導体基板の耐圧構造部の部分断面図である。 本発明と従来の逆阻止ＩＧＢＴを重ね合わせた場合の半導体基板の耐圧構造部の部分断面図と電界分布図である。 本発明の実施例２にかかる逆阻止ＩＧＢＴの半導体基板の耐圧構造部の部分断面図である。 本発明の実施例２にかかる逆阻止ＩＧＢＴの半導体基板の耐圧構造部の部分断面図と電界分布図である。 本発明の実施例３にかかる逆阻止ＩＧＢＴの半導体基板の耐圧構造部の部分断面図である。 本発明の実施例４にかかる逆阻止ＩＧＢＴの半導体基板の耐圧構造部の部分断面図である。 本発明の実施例９にかかる逆阻止ＩＧＢＴの半導体基板の耐圧構造部の部分断面図である。 従来のプレーナ型接合のＩＧＢＴのチップ周辺部の部分断面図である。 従来の分離拡散型プレーナ型接合の逆耐圧ＩＧＢＴのチップ周辺部の部分断面図である。 従来のメサ型接合の逆耐圧ＩＧＢＴのチップ周辺部の部分断面図である。
符号の説明
１ ｎ型ドリフト層、ドリフト層
２ ｐ型コレクタ層
３ コレクタ電極
４ 活性部
５ ｐ型ベース領域
６ ｎ型エミッタ領域
７ エミッタ電極
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ ｐ型ウエル
１２、１９、２５、２６、２９ 耐圧構造部
１３ 第１フィールドリミティングリング、第１ＦＬＲ
１４ 第２フィールドリミティングリング、第２ＦＬＲ
１５ 分離拡散層
１６ コレクタ電極
１７、１７−１、１７−２ 導電性フィールドプレート
１８、１８−１、１８−２ 絶縁膜、保護膜
２３、２４、２７、２８ 空乏層
３２、４１ ｎ型空乏化抑制領域。


Claims (10)

  1. 第１導電型半導体基板の第１主面側の表面層に選択的に形成される第２導電型ウエルと、前記表面層の異なる位置に選択的に形成される第２導電型ベース領域と、該第２導電型ベース領域の表面に選択的に形成される第１導電型エミッタ領域と、前記半導体基板表面と前記エミッタ領域表面に挟まれる前記第２導電型ベース領域表面にゲート絶縁膜を介して形成されるゲート電極とを有する活性部と、前記ベース領域を取り囲むように前記第１主面から前記半導体基板の第２主面に亘って形成される第２導電型分離拡散領域と、前記第２主面に形成される第２導電型コレクタ領域と、前記第２導電型分離拡散領域と前記活性部の間に形成される耐圧構造部と、前記エミッタ領域表面と前記ベース領域表面に共通に接触するエミッタ電極を有する半導体装置において、前記耐圧構造部が前記第１主面側表面層に、内周側の、深い第１フィールドリミティングリングと、外周側の、浅い第２フィールドリミティングリングと、それぞれ複数の第１、第２フィールドリミティングリング間の表面を覆う絶縁膜を備えると共に、前記複数のフィールドリミティングリングの表面に接触する導電性フィールドプレートが前記複数のフィールドリミティングリング間に位置する前記絶縁膜の表面に張り出す構成を有し、前記第１フィールドリミティングリングの深さが前記第２導電型ウエルの深さに等しく、前記第２フィールドリミティングリングの深さが前記第２導電型ベース領域の深さに等しく、前記複数のフィールドリミティングリングのエミッタ側表面端部からはみ出して絶縁膜表面を覆う導電性フィールドプレートのうち、少なくとも一つの長さが、前記複数のフィールドリミティングリングの前記分離拡散領域側の表面端部からはみ出して絶縁膜表面を覆う導電性フィールドプレートの長さよりも短く、前記第１フィールドリミティングリングと前記第２フィールドリミティングリングの間の表面層に形成される第１導電型空乏化抑制層を備え、前記第２フィールドリミティングリングの分離拡散領域側にのみ接するように選択的に形成される第１導電型空乏化抑制層を備えることを特徴とする半導体装置。
  2. 複数形成される前記第２導電型ベース領域の間の前記半導体基板表面と、前記半導体基板表面と前記エミッタ領域表面に挟まれる前記第２導電型ベース領域の表面部分とに亘って、この第２導電型ベース領域の表面部分の導電型を反転させない不純物濃度であって、前記第２導電型ベース領域の深さ以上、前記第２導電型ウエルの深さ以下の第１導電型カウンタードープ領域を有することを特徴とする請求項１記載の半導体装置。
  3. 順方向耐圧用の耐圧構造部幅が、逆方向耐圧用の耐圧構造部幅よりも長いことを特徴とする請求項１記載の半導体装置。
  4. 前記フィールドリミティングリングの表面に接触する導電性フィールドプレートが、前記ゲート電極と同じ材料で形成されることを特徴とする請求項３記載の半導体装置。
  5. 前記フィールドリミティングリングの表面に接触する導電性フィールドプレートが、前記エミッタ領域表面と前記ベース領域表面に共通に接触するエミッタ電極と同じ材料で形成されることを特徴とする請求項４記載の半導体装置。
  6. 前記フィールドリミティングリングの表面に接触する導電性フィールドプレートが、前記ゲート電極と前記エミッタ電極のそれぞれ同材料の積層を有することを特徴とする請求項５記載の半導体装置。
  7. 第１フィールドリミティングリングは前記第２導電型ウエルと、第２フィールドリミティングリングは前記第２導電型ベース領域と、それぞれ同時に形成することを特徴とする請求項１記載の半導体装置の製造方法。
  8. 前記導電性フィールドプレートが、前記ゲート電極と同時に形成されることを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記導電性フィールドプレートが、前記エミッタ電極と同時に形成されることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第１導電型空乏化抑制領域が、第１導電型カウンタードープ領域と同時に形成されることを特徴とする請求項２記載の半導体装置の製造方法。
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