CN109844954B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件(10)，包括：半导体衬底(12)，所述半导体衬底(12)包括元件区域(20)和外周耐压区域(22)。所述外周耐压区域包括按照多种方式围住所述元件区域(20)的多个p型保护环(40)。所述保护环(40)中的每个保护环(40)包括高浓度区域(42)和低浓度区域(44)。最外侧保护环的低浓度区域包括位于所述最外侧保护环的高浓度区域的外周侧的第一部分(51x)。所述保护环的各个低浓度区域包括分别位于夹在多个高浓度区域中对应的两个相邻高浓度区域之间的范围内的各个第二部分(52)。所述第一部分在前表面上的宽度比所述第二部分在所述前表面上的宽度宽。

Description

半导体器件及其制造方法
技术领域
本文所公开的技术涉及一种半导体器件及其制造方法。
背景技术
日本专利申请公报第2000-114549(JP 2000-114549 A)公开了一种半导体器件，该半导体器件包括元件区域和围绕该元件区域的外周耐压区域。元件区域设置有垂直半导体元件。外周耐压区域设置有多个p型保护环和n型外周漂移区域。保护环以多重的方式围绕元件区域并且放置在面向半导体衬底的前表面的范围内。外周漂移区域使保护环彼此分开。当设置在元件区域中的半导体元件被关断时，耗尽层从元件区域延伸至外周耐压区域。耗尽层通过多个保护环在外周漂移区域的内部向外周侧延伸。通过多个保护环来促进耗尽层向外周侧延伸。通过设置多个保护环，可以使耗尽层在外周漂移区域的较宽范围内延伸，从而可以提高半导体器件的耐压。
发明内容
图14中的上部示意图是相关技术中的半导体器件的外周耐压区域的截面图，并且图14中的下部示意图图示了外周耐压区域中的电场分布。图14中的下部示意图图示了半导体衬底的前表面附近的电场。在每个保护环100中，分布p型杂质浓度，使得p型杂质浓度在中心部分处较高并且朝着外周部分(靠近外周漂移区域110的部分)降低。在图14中，将p型杂质浓度较高的高浓度区域指示为p+区域，而将p型杂质浓度较低的低浓度区域指示为p-区域。当耗尽层在外周耐压区域中扩展时，在位于保护环100的外周端部处的pn结100a(保护环100和外周漂移区域110之间的边界表面)中产生电场。电场在作为位于最外周侧的保护环的最外侧保护环100x中的分布范围的宽度Wa1比电场在其它保护环100中的相应分布范围的宽度Wb1宽。宽度Wa1变得比宽度Wb1宽的原因如下。即，最外侧保护环100x在其外周侧不具有保护环100，而其它保护环100在其外周侧分别具有相邻的保护环100。由于宽度Wa1比宽度Wb1宽，因此，在最外侧保护环100x内部产生电场的部分的宽度Wa2比在其它保护环100内部产生电场的相应部分的宽度Wb2宽。因此，在最外侧保护环100x中，电场被施加至高浓度区域(p+区域)。晶体缺陷以高密度存在于高浓度区域中，并且因此，当电场被施加至高浓度区域时，发生漏电流。由此，相关技术的半导体器件可能在最外侧保护环中容易发生漏电流。
本公开中的半导体器件包括：半导体衬底；前表面电极，该前表面电极接触半导体衬底的前表面；以及后表面电极，该后表面电极接触半导体衬底的后表面，其中：半导体衬底包括在半导体衬底的平面图中沿半导体衬底的厚度方向与前表面电极和半导体衬底之间的接触面重叠的元件区域，以及围绕元件区域设置的外周耐压区域；元件区域包括能够在前表面电极和后表面电极之间施加电流的半导体元件；外周耐压区域包括面向前表面并且以多重的方式围绕元件区域的多个p型保护环，以及使保护环彼此分开的n型外周漂移区域；保护环中的每个保护环包括高浓度区域和低浓度区域，该高浓度区域具有高于保护环中的每个保护环的p型杂质浓度的峰值的10％的p型杂质浓度，该低浓度区域具有等于或者低于峰值的10％的p型杂质浓度并且被放置在高浓度区域和外周漂移区域之间；多个保护环之中的、位于最外周侧的最外侧保护环的低浓度区域包括位于最外侧保护环的高浓度区域的外周侧的第一部分；保护环的各个低浓度区域包括分别位于夹在多个高浓度区域之中的对应的两个相邻高浓度区域之间的范围内的各个第二部分；并且第一部分在前表面上的宽度比第二部分在前表面上的宽度宽。
注意，在本说明书中，第一部分和第二部分的宽度表示在从内部外周侧(元件区域侧)向外周侧(半导体衬底的外周端部表面侧)的方向上的尺寸。
图15图示了本说明书中公开的一种示例性半导体器件。图15中的上部示意图是外周耐压区域的截面图，而图15中的下部示意图图示了外周耐压区域中的电场分布。在图15中，图示了多个保护环200和外周边漂移区域210。每个保护环200包括p型杂质浓度较高的高浓度区域(p+区域)和p型杂质浓度较低的低浓度区域(p-区域)。注意，高浓度区域中的晶体缺陷密度高于低浓度区域中的晶体缺陷密度。在保护环200中，低浓度区域被放置在高浓度区域和外周漂移区域210之间。最外侧保护环200x的低浓度区域包括位于最外侧保护环200x的高浓度区域的外周侧的第一部分201。进一步地，低浓度区域包括分别位于夹在彼此相邻的对应一对高浓度区域之间的范围内的第二部分202。第一部分201在前表面上的宽度Wc1比第二部分202在前表面上的宽度Wd1宽。当耗尽层在外周耐压区域中扩展时，位于每个保护环200的外周端部的pn结200a中产生电场。在最外侧保护环200x的pn结200a中，电场的分布范围的宽度We1较宽。因此，电场在第一部分201中的分布范围的宽度We2也较宽。然而，由于作为低浓度区域的第一部分201的宽度Wc1较宽，因此，电场难以被施加至最外侧保护环200x的高浓度区域。由于电场难以被施加至晶体缺陷密度较高的高浓度区域，因此，抑制了漏电流。进一步地，在每个其它保护环200的pn结200a中，电场的分布范围的宽度Wf1较窄。因此，电场在与pn结200a相邻的第二部分202中的分布范围的宽度Wf2也较窄。因此，在每个其它保护环200中，即使与pn结200a相邻的第二部分202的宽度Wd1较窄，电场也难以被施加至高浓度区域。进一步地，当高浓度区域之间的距离变得较宽时，待施加至pn结200a的电场增加，使得半导体器件的耐压降低。通过使第二部分202的宽度Wd1变窄，可以减小高浓度区域之间的距离，从而可以提高半导体器件的耐压。如上所述，利用半导体器件，可以在保护环200中抑制漏电流，并且实现半导体器件的高耐压。注意，在上面的描述中使用图15，但是本说明书中所提出的半导体器件不限于图15中的配置。可以适当地修改半导体区域中的每个半导体区域的位置和形状、半导体区域的数量等。即使在修改了半导体区域中的每个半导体区域的位置和形状、半导体区域的数量等的情况下，如果提供了本说明书所提出的结构，则也可以在保护环中抑制漏电流并且实现半导体器件的高耐压。
半导体衬底可以是SiC衬底。
根据本公开的半导体器件的制造方法包括：通过将p型杂质注入到半导体衬底中来形成面向半导体衬底的前表面并且以多重的方式围绕特定区域的多个p型保护环；以及通过使用半导体衬底来完成半导体器件，其中：半导体器件包括接触半导体衬底的前表面的前表面电极、接触半导体衬底的后表面的后表面电极、设置在特定区域内并且能够在前表面电极和后表面电极之间施加电流的半导体元件、以及使多个保护环彼此分开的n型外周漂移区域；保护环中的每个保护环包括高浓度区域和低浓度区域，该高浓度区域具有高于保护环中的每个保护环的p型杂质浓度的峰值的10％的p型杂质浓度，该低浓度区域具有等于或者低于峰值的10％的p型杂质浓度并且被放置在高浓度区域和外周漂移区域之间；多个保护环之中的、位于最外周侧的最外侧保护环的低浓度区域包括位于最外侧保护环的高浓度区域的外周侧的第一部分；保护环的各个低浓度区域包括分别位于夹在多个高浓度区域之中的对应的两个相邻高浓度区域之间的范围内的各个第二部分；并且第一部分在前表面上的宽度比第二部分在前表面上的宽度宽。
注意，在形成保护环的步骤之前可以执行通过使用半导体衬底来完成半导体器件的步骤的一部分。
在根据本公开的半导体器件的制造方法中，在形成保护环时，在半导体衬底的前表面上形成具有开口、阻挡部和低渗透率部的掩模，并且通过掩模将p型杂质注入到半导体衬底中；在注入p型杂质时，低渗透率部中的p型杂质的渗透率低于开口中的p型杂质的渗透率，但是高于阻挡部中的p型杂质的渗透率；在半导体衬底内的各个区域中形成高浓度区域，该各个区域位于各个开口下方；以及在半导体衬底内的区域中形成第一部分，该区域位于低渗透率部下方。
利用该制造方法，可以适当地在最外侧保护环的低浓度区域中形成第一部分。
附图说明
下面将参照附图描述本发明的示例性实施例的特征、优点以及技术和工业意义，在这些附图中，相同的数字表示相同的元件，并且其中：
图1是实施例中的半导体器件的截面图(沿图2中的线I-I的截面图)；图2是实施例中的半导体器件的平面图(通过点画影线图示了保护环和端部n型区域的布置的视图)；
图3是外周耐压区域的放大的截面图和电场分布图；
图4是半导体器件的制造方法的说明图(保护环形成部分的截面图)；
图5是半导体器件的制造方法的说明图(保护环形成部分的截面图)；
图6是半导体器件的制造方法的说明图(保护环形成部分的截面图)；图7是半导体器件的制造方法的说明图(保护环形成部分的截面图)；
图8是半导体器件的制造方法的说明图(保护环形成部分的截面图)；
图9是半导体器件的制造方法的说明图(保护环形成部分的截面图)；
图10是半导体器件的制造方法的说明图(保护环形成部分的截面图)；
图11是半导体器件的制造方法的说明图(保护环形成部分的平面图)；
图12是半导体器件的制造方法的说明图(保护环形成部分的平面图)；
图13是半导体器件的制造方法的说明图(保护环形成部分的截面图)；
图14是相关技术中的半导体器件的截面图和电场分布图；以及
图15是本说明书中公开的示例性半导体器件的截面图和电场分布图。
具体实施方式
在图1和图2中图示的实施例的半导体器件10包括半导体衬底12。该半导体衬底12是SiC衬底。如在图1中图示的，前表面电极14和绝缘膜18设置在半导体衬底12的前表面12a上。注意，在图2中，未图示前表面12a上的电极和绝缘膜(包括前表面电极14和绝缘膜18)。图2中的虚线表示前表面电极14接触半导体衬底12的接触面15的轮廓。前表面电极14在半导体衬底的前表面12a的中心部分中接触半导体衬底12。绝缘膜18覆盖前表面12a的区域，该区域未被前表面电极14覆盖。即，绝缘膜18覆盖半导体衬底12的前表面12a的外周。如在图1中图示的，后表面电极16形成在半导体衬底12的后表面12b上。后表面电极16覆盖半导体衬底12的后表面12b的整个区域。在下面的描述中，将沿半导体衬底12的厚度方向观察时与接触面15重叠的区域称为元件区域20。进一步地，将在元件区域20外部的区域(在元件区域20和半导体衬底12的外周端部表面12c之间的区域)称为外周耐压区域22。该外周耐压区域22围绕元件区域20。进一步地，在下面的描述中，在外周耐压区域22中，将更接近元件区域20的一侧称为内部外周侧，而将更接近外周端部表面12c的一侧称为外周侧。
如在图1中图示的，半导体衬底12包括漏极区域38和漂移区域36。漏极区域38是具有高n型杂质浓度的n型区域。漏极区域38沿其从元件区域20到外周耐压区域22的横向方向分布在整个半导体衬底12中。漏极区域38被放置在面向半导体衬底12的后表面12b的范围中。漏极区域38在整个后表面12b中与后表面电极16欧姆接触。漂移区域36是具有比漏极区域38更低的n型杂质浓度的n型区域。漂移区域36沿从元件区域20到外周耐压区域22的横向方向分布在整个半导体衬底12中。漂移区域36被放置在漏极区域38上并且接触漏极区域38。
多个栅极电极30、多个源极区域32、和主体区域34设置在元件区域20中。多个沟槽设置在元件区域20内的半导体衬底12的前表面12a上。栅极电极30设置在各个沟槽中。栅极电极30通过覆盖对应沟槽的内表面的栅极绝缘膜与半导体衬底12绝缘。栅极电极30的顶表面被中间层绝缘体覆盖，并且中间层绝缘体的顶表面被前表面电极14覆盖。栅极电极30通过中间层绝缘体与前表面电极14绝缘。
源极区域32是具有高n型杂质浓度的n型区域。源极区域32被放置在面向半导体衬底12的前表面12a的范围中。源极区域32与前表面电极14欧姆接触。源极区域32接触对应沟槽的上端中的栅极绝缘膜。
主体区域34是p型区域。主体区域34从与源极区域32相邻的位置(面向前表面12a的位置)延伸至源极区域32下方的位置。主体区域34中的p型杂质浓度在面向前表面12a的位置处较高，但是在源极区域32下方的位置处较低。主体区域34在面向前表面12a的位置处与前表面电极14欧姆接触。主体区域34在源极区域32下方的位置处接触栅极绝缘膜。漂移区域36被放置在主体区域34下方。主体区域34接触漂移区域36。漂移区域36接触在主体区域34下方的栅极绝缘膜。
元件区域20内的栅极电极30、源极区域32、主体区域34、漂移区域36、和漏极区域38形成MOSFET。当该MOSFET开通时，电流从后表面电极16流到前表面电极14。
多个保护环40设置在外周耐压区域22中。保护环40是p型区域。如在图1至图3中图示的，保护环40在外周耐压区域22内面向半导体衬底12的前表面12a(即，保护环40暴露于前表面12a)。如在图2中图示的，保护环40在半导体衬底12的平面图中沿厚度方向以环形形状延伸。多个保护环40以多重的方式围绕元件区域20。如在图3中图示的，漂移区域36的一部分被放置在保护环40之间的位置处。保护环40通过漂移区域36彼此分开。进一步地，在最里面的外周侧的保护环40通过漂移区域36与主体区域40分开。保护环40的顶表面被绝缘膜18覆盖。
p型杂质浓度根据保护环40内部的位置发生变化。如在图3中图示的，在靠近半导体衬底12的前表面12a的位置处，保护环40具有p型杂质浓度本身最高的峰值点M。在保护环40的内部，p型杂质浓度从峰值点M朝向漂移区域36降低。在本说明书中，在保护环40中，将p型杂质浓度高于在峰值点M处的p型杂质浓度的10％的区域称为高浓度区域42，并且将p型杂质浓度等于或者低于在峰值点M处的p型杂质浓度的10％的区域称为低浓度区域44。在图3中，将高浓度区域42图示为p+型区域，并且将低浓度区域44图示为p-型区域。在保护环40中，高浓度区域42分布在峰值点M周围，并且面向半导体衬底12的前表面12a。在保护环40中，低浓度区域44分布在高浓度区域42和漂移区域36之间。即，在保护环40中，低浓度区域44被放置在高浓度区域42的一侧并且被放置在高浓度区域42的下侧。由于通过以高浓度将p型杂质注入到半导体衬底12中形成高浓度区域42，因此，晶体缺陷以高密度存在于高浓度区域42中。低浓度区域44由从高浓度区域42扩散的p型杂质或者以低浓度注入到半导体衬底12中的p型杂质形成，并且因此，在低浓度区域44中，晶体缺陷的密度较低。
在保护环40中，低浓度区域44在高浓度区域42的内部外周侧和外周侧两者面向前表面12a。在下面的描述中，在保护环40中，将低浓度区域44的一部分——该部分与外周侧上的高浓度区域42相邻——称为外周部分51，并且将低浓度区域44的一部分——该部分与内部外周侧上的高浓度区域42相邻——称为内部外周部分52。如通过图3显而易见的，除了位于最外周侧的保护环40x的外周部分51x和位于最里面的外周侧的保护环40的内部外周部分52z之外，外周部分51和内部外周部分52分别被放置在夹在对应的两个高浓度区域42(彼此相邻的一对高浓度区域42)之间的范围内。
多个保护环40之中的、位于最外周侧的最外侧保护环40x的低浓度区域44具有宽度较宽的外周部分51x。在前表面12a上，最外侧保护环40x的外周部分51x的宽度W51x比其它外周部分51的宽度W51和内部外周部分52的宽度W52宽。注意，宽度W51x、W51、和W52是沿从内部外周侧朝向外周侧的方向的尺寸。宽度W51和宽度W52通常彼此相等。高浓度区域42通常具有相同的宽度。因此，最外侧保护环40x的宽度比其它保护环40的宽度宽。
如在图1至图3中图示的，端部n型区域48设置在外周耐压区域22中。端部n型区域48是具有比漂移区域36更高的n型杂质浓度的n型区域。端部n型区域48被放置在面向前表面12a和外周端部表面12c的范围内。端部n型区域48沿外周端部表面12c按照环形方式延伸。端部n型区域48通过漂移区域36与最外侧保护环40x分开。端部n型区域48和最外侧保护环40x之间的距离比保护环40之间的距离宽。
接下来将描述半导体器件10的操作。在半导体器件10操作时，向后表面电极16施加高于前表面电极14的电势。当向栅极电极30施加高于阈值的电势时，在主体区域34接触栅极绝缘膜的范围内在主体区域34中形成沟道。因此，电子通过源极区域32、沟道、漂移区域36、和漏极区域38从前表面电极14流到后表面电极16。即，MOSFET开通。当栅极电极30的电势降低至阈值或者更小时，沟道消失并且电子停止流动。即，MOSFET关断。当MOSFET关断时，耗尽层从主体区域34扩展到漂移区域36中。在元件区域20中的漂移区域36中，耗尽层从前侧扩展到后侧。在外周耐压区域22中的漂移区域36中，耗尽层从内部外周侧朝向外周侧扩展。当从主体区域34延伸的耗尽层到达在最里面的外周侧的保护环40时，耗尽层进一步从保护环40朝向外周侧延伸。当从在最里面的外周侧的保护环40延伸的耗尽层到达第二最里面的保护环40时，耗尽层进一步从保护环40朝向外周侧延伸。因此，在外周耐压区域22中，耗尽层通过多个保护环40朝向外周侧延伸。即，每个保护环40促进耗尽层朝向外周侧延伸。耗尽层延伸至端部n型区域48附近。
当耗尽层延伸至外周耐压区域22中的漂移区域36时，向位于每个保护环40的外周端部处的pn结40a施加电压。因此，低浓度区域44在各个pn结40a附近被耗尽。即，耗尽层从pn结40a扩展到外周部分51中。在pn结40a的两侧上的耗尽层(即，通过耗尽n型漂移区域36形成的耗尽层和通过耗尽p型低浓度区域44的外周部分51形成的耗尽层)的内部产生电场。此处，在最外侧保护环40x的pn结40a中产生电场的部分的宽度Wx1比在每个其它保护环40的pn结40a中产生电场的部分的宽度Wy1宽。因此，在最外侧保护环40x的外周部分51x内产生电场的部分(要耗尽的部分)的宽度Wx2比在每个其它保护环40的外周部分51内产生电场的部分的宽度Wy2宽。与此同时，如上所述，最外侧保护环40x的外周部分51x的宽度W51x比其它保护环40的其它外周部分51的宽度W51宽。因此，即使产生电场的部分的宽度Wx2在最外侧保护环40x中较大，产生电场的部分也不会到达高浓度区域42(即，建立了关系W51x>Wx2)。同样，由于最外侧保护环40x在高浓度区域42的外周侧设置有具有较宽宽度的外周部分51x，因此，可以抑制电场被施加至高浓度区域42。即，通过耗尽具有较宽宽度W51x的外周部分51x，可以抑制耗尽层到达高浓度区域42。由于电场难以被施加至晶体缺陷密度较高的高浓度区域42，因此，在高浓度区域42中，难以发生漏电流。进一步地，即使电场被施加至具有低晶体缺陷密度的外周部分51x(即，低浓度区域44)，也难以发生漏电流。相应地，这使得可以在最外侧保护环40x中抑制漏电流。
进一步地，在除了最外侧保护环40x之外的保护环40中，外周部分51的宽度W51较窄。然而，在那些保护环中，产生电场的部分的宽度Wy2较窄。因此，即使外周部分51的宽度W51较窄，电场也难以被施加至高浓度区域42。因此，在除了最外侧保护环40x之外的保护环40中，也抑制了漏电流。
进一步地，如果高浓度区域42之间的距离变宽，则电场容易集中在pn结40a上，这降低了半导体器件10的耐压。在这点上，在本实施例中，最外侧保护环40x的外周部分51x的宽度W51x较宽，而其它外周部分51的宽度W51和内部外周部分52的宽度W52较窄。因此，高浓度区域42之间的距离较窄。相应地，这确保了半导体器件10的耐压。进一步地，通过使高浓度区域42之间的距离变窄，减小了半导体器件10的大小。
接下来将描述半导体器件10的制造方法。注意，该制造方法的特征在于：保护环40的形成步骤，并且因此，下面描述保护环40的形成步骤，而省略有关其它步骤的描述。进一步地，在下面的描述中使用的图4至图13图示了要形成最外侧保护环40x及其相邻保护环40的范围。
图4至图6图示了第一制造方法。首先，制备n型漂移区域36暴露于前表面12a的半导体衬底12(加工之前的半导体衬底)。随后，如在图4中图示的，在半导体衬底12的前表面12a上形成用于离子植入的掩模60a(氧化物膜、抗蚀剂等)。将该掩模60a图案化，使得在与各个保护环40对应的位置处形成开口62。随后，在改变杂质植入能量(即，杂质注入深度)的同时，通过掩模60a来多次将p型杂质注入到半导体衬底12中。由此，将p型杂质注入到开口62的下半导体层中。此处，在较浅的范围内以高浓度注入p型杂质，而在较深的范围内以低浓度注入p型杂质。在以高浓度注入p型杂质的范围(较浅的范围)内，以高密度产生晶体缺陷。然后，如在图5中图示的，扩大在最外周侧的开口62(即，与最外侧保护环40x对应的开口62)的宽度。更具体地，进一步使在最外周侧的开口62的外周壁表面向外周侧移位以扩大该开口62的宽度。在掩模60a是氧化膜的情况下，选择性地对掩模60a执行另外的蚀刻，使得可以如在图5中图示的那样使开口62的宽度变宽。在掩模60a是抗蚀剂的情况下，去除在图4中图示的掩模60a，并且形成在图5中图示的具有新图案的掩模60a，使得可以使开口62的宽度变宽。随后，通过开口62如此扩大了的掩模60a来将p型杂质注入到半导体衬底12中。此处，在较浅的范围和较深的范围两者内以低浓度注入p型杂质。因此，在扩大开口62的范围内，以低浓度将p型杂质分布在半导体衬底12的较浅的范围和较深的范围内。之后，去除掩模60a，并且执行用于激活如此注入的p型杂质的退火，使得可以如在图6中图示的那样形成保护环40。在对半导体衬底12执行退火时，存在于保护环40中的晶体缺陷部分地消失，但是在退火之后，晶体缺陷按照预定比率剩下。在以高浓度将p型杂质注入到其中的高浓度区域42中，晶体缺陷密度高于以低浓度注入p型杂质的低浓度区域44。进一步地，在制造方法中，在扩大开口62的范围内形成具有较宽宽度的外周部分51x。借助于该制造方法，可以形成外周部分51x具有较宽宽度的最外侧保护环40x。图7、图8图示了第二制造方法。在该第二制造方法中，如在图7中图示的，在半导体衬底12的前表面12a上形成具有开口62的掩模60b。此处，形成掩模60b，使得在最外周侧的开口62(即，与最外侧保护环40x对应的开口62)的外周壁表面倾斜。随后，在改变杂质植入能量的同时通过掩模60b来多次将p型杂质注入到半导体衬底12中。由此，将p型杂质注入到开口62的下半导体层中。此处，在较浅的范围内以高浓度注入p型杂质，而在较深的范围内以低浓度注入p型杂质。此处，在开口62的倾斜的壁表面的部分61a中，掩模60b的厚度较薄。因此，在离子植入到较深的范围内时，p型杂质渗透部分61a以注入到半导体衬底12中。因此，以低浓度将p型杂质注入到部分61a的下半导体层中。因此，在部分61a的下半导体层中，在较浅的范围内以低浓度注入p型杂质。之后，去除掩模60b，并且执行用于激活如此注入的p型杂质的退火，使得如在图8中图示的那样形成保护环40。借助于该制造方法，可以形成外周部分51x具有较宽的宽度的最外侧保护环40x。
注意，在第二制造方法中，可以使用在图9中图示的掩模60c，而不是掩模60b。在图9中图示的掩模60c具有厚度较薄的部分61b，而不是图7中具有倾斜的壁表面的部分61a。在使用掩模60b的情况下，在进行离子植入时以低浓度将p型杂质注入到部分61b的下半导体层中。借助于掩模60c，也可以形成外周部分51x具有较宽的宽度的最外侧保护环40x。
图10、图11图示了第三制造方法。在该第三制造方法中，如在图10、图11中图示的，在半导体衬底12的前表面12a上形成具有开口62的掩模60d。该掩模60d包括相对于在最外周侧的开口62(即，与最外侧保护环40x对应的开口62)在外周侧进一步具有许多非常小的开口63的区域64。非常小的开口63的密度在靠近开口62的位置处较高，但是在远离开口62的位置处较低。即，区域64中的孔径比朝向远离开口62的位置变低。随后，在改变杂质植入能量的同时通过掩模60d来多次将p型杂质注入到半导体衬底12中。此处，在较浅的范围内以高浓度注入p型杂质，而在较深的范围内以低浓度注入p型杂质。在掩模60d的区域64中，通过非常小的开口63来将p型杂质注入到半导体衬底12中。由于区域64的孔径比较低，因此以低浓度将p型杂质注入到区域64的下半导体层中。具体地，区域64中的孔径比朝向远离开口62的位置变低，所以，将p型杂质注入到区域64中的下半导体层中，使得其浓度朝向远离开口的位置变低。之后，去除掩模60d，并且执行用于激活如此注入的p型杂质的退火，使得与图8相似地形成保护环40。借助于该制造方法，可以形成具有外周部分51x的最外侧保护环40x，该外周部分51x具有较宽的宽度。
注意，在第三制造方法中，可以使用在图12中图示的掩模60e，而不是掩模60d。在掩模60e中，配置区域64，使得非常小的开口63在靠近开口62的位置处具有较大的大小，而在远离开口62的位置处具有较小的大小。即，区域64中的孔径比朝向远离开口62的位置变低。因此，借助于在图12中图示的掩模60e，也可以形成外周部分51x具有较宽的宽度的最外侧保护环40x。
图4、图13图示了第四制造方法。在该第四制造方法中，如在图4中图示的，首先，形成具有开口62的掩模60a，并且通过该掩模60a来将p型杂质注入到半导体衬底12中。形成掩模60a的步骤和通过掩模60a来注入p型杂质的步骤与第一制造方法类似。随后，如在图13中图示的，在掩模60a上形成抗蚀剂65，使得暴露在最外周侧的开口62中的外周壁表面周围的部分，而利用抗蚀剂65覆盖其它部分。然后，使离子植入角度沿从内部外周侧朝向外周侧的方向倾斜于半导体衬底12的前表面12a，并且将p型杂质注入到半导体衬底12中。p型杂质在未利用抗蚀剂65覆盖掩模60a的范围内部分地渗透掩模60a，并且p型杂质被注入到在掩模60a下方的半导体层中。即，在未利用抗蚀剂65覆盖掩模60a的范围内，以低浓度将p型杂质注入到在掩模60a下方的半导体层中。注意，如在图2中图示的，按照环形方式形成最外侧保护环40x以围住元件区域20，并且鉴于此，在改变使注入方向倾斜的定向的同时多次注入p型杂质，使得可以相对于最外侧保护环40x的每个部分以从内部外周侧朝向外周侧倾斜的角度注入p型杂质。之后，去除掩模60a和抗蚀剂65，并且执行用于激活如此注入的p型杂质的退火，使得与图8相似地形成保护环40。借助于该制造方法，可以形成外周部分51x具有较宽的宽度的最外侧保护环40x。
注意，在上述实施例中，在元件区域20中形成MOSFET，但是可以在元件区域20中设置其它半导体元件。例如，可以在元件区域20中设置IGBT。通过设置p型集电极区域而不是漏极区域38，可以获得IGBT。进一步地，例如，可以在元件区域中设置其中前表面电极14用作阳极电极并且后表面电极16用作阴极电极的二极管(pn二极管、肖特基势垒二极管等)。在形成二极管的情况下，当在阳极和阴极之间施加反向电压时，耗尽层在外周耐压区域中延伸，从而可以获得与上述实施例相似的效果。
进一步地，在上述实施例中，高浓度区域42中的p型杂质浓度高于在峰值点M处的p型杂质浓度的10％。为了更稳当地防止耗尽高浓度区域42，优选的是：高浓度区域42具有高于每立方厘米1×1018个原子的p型杂质浓度。
进一步地，在上述实施例中，半导体衬底12由SiC组成，但是半导体衬底12可以由其它半导体材料(例如，除SiC之外的化合物半导体材料或者硅等)组成。然而，在SiC衬底的情况下，容易控制p型杂质的扩散范围，使得可以容易地精确形成保护环。因此，SiC衬底更适合于本说明书中所公开的技术。
下面描述实施例的各个组成部分与权利要求书中的各个组成部分之间的关系。实施例的MOSFET是本发明的半导体元件的示例。上述实施例的外周耐压区域22中的漂移区域36是本发明的外周漂移区域的示例。实施例的外周部分51x是本发明的第一部分的示例。实施例中的除了外周部分51x之外的外周部分51和除了内部外周部分52z之外的内部外周部分52是本发明的第二部分的示例。在第二、第三和第四制造方法中，在最外侧保护环40x的外周部分51x上面的掩模(低浓度的p型杂质通过的掩模)是本发明的低渗透率部分的示例。在第二、第三和第四制造方法中，开口62是本发明的开口的示例。在第二、第三和第四制造方法中，阻挡p型杂质的部分的掩模(在未形成保护环40的区域上面的部分的掩模)是本发明的阻挡部的示例。
本说明书中所描述的技术元件是各自独立地有用的。根据本说明书的示例的半导体器件的制造方法包括：通过将p型杂质注入到半导体衬底中来形成面向半导体衬底的前表面并且以多重的方式围绕特定区域的多个p型保护环的步骤；以及通过使用半导体衬底来完成半导体器件的步骤。
注意，可以在形成保护环的步骤之前执行完成半导体器件的步骤的一部分。
在根据本说明书的示例的半导体器件的制造方法中，形成保护环的步骤包括：在半导体衬底的前表面上形成具有开口、阻挡部和低渗透率部的掩模的步骤；以及通过掩模来将p型杂质注入到半导体衬底中的步骤。在注入p型杂质的步骤中，低渗透率部中的p型杂质的渗透率低于开口中的p型杂质的渗透率，但是高于阻挡部中的p型杂质的渗透率。在半导体衬底内的各个区域中形成高浓度区域，各个区域位于各个开口下方。在半导体衬底内的区域中形成第一部分，该区域位于低渗透率部的下方。
利用该制造方法，可以适当地在最外侧保护环的低浓度区域中形成第一部分。
已经详细描述了本发明的实施例，但是该实施例仅仅是示例，而不限制权利要求书的范围。在权利要求书的范围内所描述的技术包括具有各种修改和变化的前述具体示例。本说明书和附图中所说明的技术元件中的每一个以及各种组合实现了技术效用，并且技术元件不限于提交时在权利要求书中所陈述的组合。进一步地，本说明书或者附图中所例示的技术可以同时实现多个目的，并且通过实现这些目的中的一个目的而具有技术可用性。

Claims (4)

1.一种半导体器件，其特征在于包括：
半导体衬底；
前表面电极，所述前表面电极接触所述半导体衬底的前表面；以及
后表面电极，所述后表面电极接触所述半导体衬底的后表面，
其中：
所述半导体衬底包括元件区域以及围绕所述元件区域设置的外周耐压区域，所述元件区域在所述半导体衬底的平面图中沿所述半导体衬底的厚度方向与在所述前表面电极和所述半导体衬底之间的接触面重叠；
所述元件区域包括被配置为允许电流在所述前表面电极和所述后表面电极之间流动的半导体元件；
所述外周耐压区域包括多个p型保护环以及使所述多个保护环彼此分开的n型外周漂移区域，所述多个p型保护环面向所述前表面并且以多重的方式围绕所述元件区域；
所述多个保护环中的每个保护环包括高浓度区域和低浓度区域，所述高浓度区域具有高于所述多个保护环中的所述每个保护环的p型杂质浓度的峰值的10％的p型杂质浓度，所述低浓度区域具有等于或者低于所述峰值的10％的p型杂质浓度并且被布置在所述高浓度区域和所述外周漂移区域之间；
所述多个保护环之中的、位于最外周侧的最外侧保护环的所述低浓度区域包括第一部分，该第一部分位于所述最外侧保护环的所述高浓度区域的外周侧；
所述多个保护环的各个低浓度区域各自包括第二部分，每个所述第二部分位于夹在所述多个高浓度区域之中的对应的两个相邻高浓度区域之间的范围内；以及
所述第一部分在所述前表面上的宽度比所述第二部分在所述前表面上的宽度宽，
其中，所述保护环的顶表面完全被绝缘膜覆盖。
2.根据权利要求1所述的半导体器件，其特征在于，
所述半导体衬底是SiC衬底。
3.一种半导体器件的制造方法，其特征在于包括：
通过将p型杂质注入到半导体衬底中来形成多个p型保护环，所述多个p型保护环面向所述半导体衬底的前表面并且以多重的方式围绕特定区域；以及
通过使用所述半导体衬底来完成所述半导体器件，
其中：
所述半导体器件包括：与所述半导体衬底的所述前表面相接触的前表面电极，与所述半导体衬底的后表面相接触的后表面电极，被设置在所述特定区域内并且被配置为允许电流在所述前表面电极和所述后表面电极之间流动的半导体元件，以及使所述多个保护环彼此分开的n型外周漂移区域；
所述多个保护环中的每个保护环包括高浓度区域和低浓度区域，所述高浓度区域具有高于所述多个保护环中的所述每个保护环的p型杂质浓度的峰值的10％的p型杂质浓度，所述低浓度区域具有等于或者低于所述峰值的10％的p型杂质浓度并且被布置在所述高浓度区域和所述外周漂移区域之间；
所述多个保护环之中的、位于最外周侧的最外侧保护环的所述低浓度区域包括第一部分，该第一部分位于所述最外侧保护环的所述高浓度区域的外周侧；
所述多个保护环的各个低浓度区域各自包括第二部分，每个所述第二部分位于夹在所述多个高浓度区域之中的对应的两个相邻高浓度区域之间的范围内；以及
所述第一部分在所述前表面上的宽度比所述第二部分在所述前表面上的宽度宽，
其中，所述保护环的顶表面完全被绝缘膜覆盖。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于：
在所述保护环的形成中，在所述半导体衬底的所述前表面上形成具有开口、阻挡部以及低渗透率部的掩膜，并且通过所述掩膜将所述p型杂质注入到所述半导体衬底中；
在所述p型杂质的注入中，所述低渗透率部中的p型杂质的渗透率低于所述开口中的p型杂质的渗透率但是高于所述阻挡部中的p型杂质的渗透率；
在所述半导体衬底内的位于各个开口下方的各个区域中形成所述高浓度区域；以及
在所述半导体衬底内的位于所述低渗透率部下方的区域中形成所述第一部分。
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