JP2020119922A - 半導体装置 - Google Patents

Abstract

【課題】電界集中を十分に抑制しながら、半導体基板内の結晶欠陥（二次欠陥）を抑制する。【解決手段】半導体装置は、半導体基板内に設けられている素子領域と、半導体基板内にイオン注入された不純物により構成されており、素子領域を一巡している電界緩和層を備えている。この半導体装置では、電界緩和層は、半導体基板の厚み方向と厚み方向に直交する面内の少なくとも一方において、不純物濃度のピーク位置が分離して出現している。【選択図】図１

Description

本明細書は、半導体装置に関する技術を開示する。

半導体基板内に素子領域が形成され、素子領域を電界緩和層で一巡して囲った半導体装置が特許文献１に開示されている。電界緩和層は、半導体基板に不純物をイオン注入することにより形成されている。電界緩和層を設けることにより、素子領域の終端部分、素子領域の外側の構造（例えばガードリング等）に電界が集中することを抑制している。

特開２０１８−９８３２４号公報

電界緩和層の不純物濃度を高くしたり、電界緩和層のサイズ（体積）を大きくするに従って、半導体装置内における電界集中が抑制され、半導体装置の耐圧が向上する。しかしながら、上記したように、電界緩和層は、半導体基板に不純物をイオン注入することによって形成される。そのため、電界緩和層の効果（電界集中の抑制）を高くするためには、半導体基板にイオン注入する不純物量を増やすことが必要である。半導体基板にイオン注入する不純物量を増やすと、半導体基板内に結晶欠陥（イオン注入に起因する結晶欠陥）が増加し、その結晶欠陥を原因として半導体基板にひずみが生じたり、その結晶欠陥を起点として半導体基板内に新たな結晶欠陥（二次欠陥）が生じたりすることがある。そのため、従来は、電界集中の抑制と二次欠陥の抑制のバランスを考慮し、不純物のイオン注入量を調整している。本明細書は、半導体装置内における電界集中を十分に抑制しながら、半導体基板内の結晶欠陥（二次欠陥）を抑制する技術を開示する。

本明細書が開示する半導体装置は、半導体基板内に設けられている素子領域と、半導体基板内にイオン注入された不純物により構成されており、素子領域を一巡している電界緩和層を備えている。電界緩和層は、半導体基板の厚み方向とその厚み方向に直交する面内の少なくとも一方において、不純物濃度のピーク位置が分離して出現している。

電界緩和層内において不純物濃度のピーク位置を分離させる、すなわち、電界緩和層内に不純物濃度が高い領域と不純物濃度が低い領域を設けることにより、イオン注入に伴う結晶欠陥（以下、イオン注入欠陥と称する）が生じ得る領域（不純物濃度が高い領域）の各々のサイズを小さくすることができる。その結果、半導体基板内にイオン注入欠陥を起点とした新たな結晶欠陥（二次欠陥）が生じることを抑制することができる。また、不純物が高濃度に含まれる位置（ピーク位置）に生じるひずみは、その周囲の電界緩和層（不純物が低い領域）で緩和することができる。上記半導体装置は、電界緩和層にイオン注入する不純物濃度を低くしたり、電界緩和層のサイズを小さくしたりすることなく、半導体基板に結晶欠陥が生じることを抑制することができる。すなわち、上記半導体装置は、電界集中の抑制効果を十分に確保しながら、結晶欠陥（二次欠陥）を抑制することができる。

半導体装置の平面図を模式的に示す。 図１のII−II線に沿った断面図を示す。 図１のIII−III線に沿った断面図を示す。 第１形態の電界緩和層の拡大図平面図を示す。 図４のＶ−Ｖ線に沿った断面図を示す。 第２形態の電界緩和層の拡大図平面図を示す。 図６のＶII−ＶII線に沿った断面図を示す。 図６のＶIII−ＶIII線に沿った断面図を示す。 第３形態の電界緩和層の拡大図平面図を示す。 図９のＸ−Ｘ線に沿った断面図を示す。 図９のＸI−ＸI線に沿った断面図を示す。 第４形態の電界緩和層の拡大図平面図を示す。 図１２のＸIII−ＸIII線に沿った断面図を示す。 図１２のＸIＶ−ＸIＶ線に沿った断面図を示す。 第５形態の電界緩和層の拡大図平面図を示す。 図１５のＸＶI−ＸＶI線に沿った断面図を示す。 第６形態の電界緩和層の拡大図平面図を示す。 図１７のＸＶIII−ＸＶIII線に沿った断面図を示す。 第７形態の電界緩和層の拡大図平面図を示す。 図１９のＸＸ−ＸＸ線に沿った断面図を示す。 第８形態の電界緩和層の拡大図平面図を示す。 図２１のＸＸII−ＸＸII線に沿った断面図を示す。 図２１のＸＸIII−ＸＸIII線に沿った断面図を示す。 第９形態の電界緩和層の拡大図平面図を示す。 図２４のＸＸＶ−ＸＸＶ線に沿った断面図を示す。 図２４のＸＸＶI−ＸＸＶI線に沿った断面図を示す。 第１〜第８形態の電界緩和層のまとめを示す。 電界緩和層の第１製造方法を示す。 電界緩和層の第１製造方法を示す。 電界緩和層の第１製造方法を示す。 電界緩和層の第２製造方法を示す。 電界緩和層の第２製造方法を示す。 電界緩和層の第２製造方法を示す。

以下、図面を参照し、本明細書が開示する技術が適用された半導体装置及びその製造方法を説明する。以下の説明では、実質的に共通する構成要素については共通の符号を付し、その説明を省略することがある。

図１から図３を参照し、半導体装置５０について説明する。図１は、半導体装置５０の平面図を示している。なお、図１では、半導体装置５０のうち、半導体基板４のみを示し、半導体基板４上に配置される絶縁膜，電極等の図示を省略している。すなわち、図１は、半導体基板４の表面を示している。

図１に示すように、半導体基板４内は、半導体構造が作り込まれている素子領域８と、素子領域８の外側に設けられている終端領域１２を備えている。終端領域１２には、素子領域８を囲む複数のガードリング（ＦＬＲ）２が設けられている。また、半導体基板４内には、素子領域８の端部に沿って、素子領域８を一巡する電界緩和層１０が設けられている。電界緩和層１０は、ガードリング２の内側に設けられている。なお、素子領域８とは、例えばＭＯＳＦＥＴの場合、ドレイン領域、ソース領域、ゲート構造、ドリフト領域等、半導体装置５０の機能（スイッチング機能）を発現する構造が作り込まれている領域である。図１では、これらの領域のうち、ゲート構造６のみを示し、他の構造は省略している。また、終端領域１２とは、半導体装置５０の耐圧を確保するために素子領域８の外側に設けられる領域である。

電界緩和層１０は、半導体装置５０のキャリアと逆導電型の不純物を半導体基板４にイオン注入することにより形成されている。具体的には、半導体装置５０はｎ型半導体装置（キャリアが電子）であり、電界緩和層１０は、半導体基板４にｐ型不純物をイオン注入することによって形成されている。半導体装置５０では、半導体基板４として炭化ケイ素（ＳｉＣ）が用いられている。そのため、ｐ型不純物として、ボロン（Ｂ），アルミニウム（Ａｌ）が選択される。なお、半導体基板４として、炭化ケイ素に代えて、シリコン（Ｓｉ），窒化物半導体（ＧａＮ等）を用いることができる。電界緩和層１０に用いられる不純物は、半導体基板の材料に応じて選択される。また、半導体装置５０がｐ型半導体装置（キャリアが正孔）の場合、電界緩和層１０にはｎ型不純物がイオン注入される。

図２及び図３に示すように、電界緩和層１０は、素子領域８の端部において、半導体基板４の表面から深部に向けて伸びている。また、電界緩和層１０は、半導体構造の一部、具体的には、半導体構造の端部に位置するゲート構造６と重複して素子領域８の周りを一巡している（図１も参照）。ゲート構造６は、トレンチゲートであり、トレンチの内壁に設けられた絶縁膜２８と、絶縁膜２８の内側に配置されたゲート電極２６を備えている。ゲート構造６は、半導体基板４の表面側（ドリフト領域２０の表面）に設けられたｐ型のボディ領域２２を貫通し、ドリフト領域２０に達している。また、ゲート構造６の底部には、ｐ型領域３０が設けられている。ｐ型領域３０は、ゲート構造６の底部に加わる電界を緩和する。ｐ型領域３０は、ボディ領域２２から分離している。電界緩和層１０は、ｐ型領域３０の一部にも重複している。なお、ボディ領域２２は、ソース領域（図示省略）とドリフト領域２０を分離する領域である。また、半導体基板４の表面は、酸化膜２４で被覆されている。

半導体装置５０では、電界緩和層１０の導電型はｐ型であるが、その不純物濃度は均一でない。具体的には、電界緩和層１０内に、ｐ型不純物の濃度が高い領域（以下、高濃度領域と称する）と、ｐ型不純物の濃度が低い領域（以下、低濃度領域と称する）が存在する。換言すると、電界緩和層１０内に高濃度領域が分離して存在しており、電界緩和層１０内でｐ型不純物濃度のピーク位置が分離して出現している。なお、高濃度領域は、電界緩和層１０の厚み方向において分離していてもよいし、厚み方向に直交する面内において分離していてもよいし、厚み方向とそれに直交する面内の両方で分離していてもよい。また、高濃度領域は、ｐ型不純物濃度のピーク位置を含む周囲の領域であり、半導体基板に結晶欠陥が生じ得る濃度の不純物がイオン注入された領域である。一方、低濃度領域は、半導体基板に結晶欠陥が生じ得ない濃度の不純物がイオン注入された領域である。

上記したように、半導体装置５０では、電界緩和層１０内において高濃度領域が分離して存在している。そのため、電界緩和層１０内に生じる結晶欠陥の位置が分散し、ひずみ等に起因する二次欠陥（例えば、ｐｎ接合部分を貫通する欠陥）の発生を抑制することができる。また、電界緩和層１０は、電界緩和層全体のｐ型不純物濃度を低くして二次欠陥の発生を抑制する形態と比較して、電界緩和効果を向上させることができる。なお、電界緩和層１０は、ｐ型領域のみで構成されている。具体的には、低濃度領域が、高濃度領域を囲っており、各高濃度領域を繋いでいる。

（電界緩和層の形態）
図４から図２６を参照し、電界緩和層１０内において高濃度領域が分離している（ｐ型不純物ピークが分離して出現している）形態を幾つか説明する。なお、図４から図２６は、図１の領域４０の拡大平面図、あるいは、領域４０の拡大断面図に相当する。また、以下に説明する形態は、高濃度領域が分離している形態の一例であり、電界緩和層１０内においてｐ型不純物ピークが分離して出現していれば、高濃度領域は種々の形態を取り得る。

（第１形態）
図４に示すように、電界緩和層１０ａは、素子領域８の中心から端部に向かう方向（Ｄ１方向）において、高濃度領域（ｐ型不純物濃度が高い領域）９と低濃度領域（ｐ型不純物濃度が低い領域）１１が交互に出現している。すなわち、複数の高濃度領域９が、電界緩和層１０ａ内に分離して出現している。なお、電界緩和層１０ａでは、各高濃度領域９は、半導体基板４の厚み方向（Ｄ３方向）に直交する面内（Ｄ１-Ｄ２面内）において、素子領域８の端部を一巡している。換言すると、各高濃度領域９は、素子領域８を囲う周方向（Ｄ２方向）に連続して伸びている。また、図５に示すように、高濃度領域９は、半導体基板４の表面から半導体基板４の深部に向けて、Ｄ３方向に連続して伸びている。各高濃度領域９の側面及び底面（半導体基板４の表層以外の部分）は、低濃度領域１１によって囲われている。電界緩和層１０ａは、高濃度領域９がＤ２方向に一巡しているので、電界緩和層１０ａにおける高濃度領域９の体積（合計体積）を大きく確保することができ、良好な電界緩和効果が得られる。

（第２形態）
図６に示すように、電界緩和層１０ｂは、Ｄ２方向において高濃度領域９と低濃度領域１１が交互に出現している。また、図６及び図７に示すように、高濃度領域９は、Ｄ１方向及びＤ３方向に連続して伸びている。なお、図７及び図８から明らかなように、各高濃度領域９の側面及び底面は、低濃度領域１１によって囲われている。電界緩和層１０ｂは、隣り合う高濃度領域９の間隔を調整することにより、電界緩和層１０ｂにおける高濃度領域９の体積（合計体積）を容易に調整することができる。また、電界緩和層１０ｂは、高濃度領域９がＤ２方向に一巡していない（高濃度領域９と低濃度領域１１が交互に出現している）ので、各高濃度領域９の体積が大きくなることを抑制することができる。電界緩和層１０ｂは、良好な電界緩和効果を得ながら、半導体基板４にイオン注入欠陥に起因する二次欠陥の発生を抑制することもできる。

（第３形態）
図９に示すように、電界緩和層１０ｃは、Ｄ１方向及びＤ２方向の双方において、高濃度領域９と低濃度領域１１が交互に出現している。各高濃度領域９は長方形であり、長辺がＤ１方向に沿って伸びている。また、図１０及び図１１から明らかなように、高濃度領域９は、半導体基板４の表面から深部に向けて、Ｄ３方向に連続して伸びている。各高濃度領域９の側面及び底面は、低濃度領域１１によって囲われている。なお、各高濃度領域９の形状（Ｄ１-Ｄ２面に現れる形状）は、正方形であってよく、その場合、対角線がＤ１方向に沿って伸びていてよい。電界緩和層１０ｃは、高濃度領域９がＤ１方向とＤ２方向の双方において分離している。そのため、各高濃度領域９の体積が小さくなり、電界緩和層１０ｃ内においてイオン注入欠陥が生じている領域の体積を小さく抑制することができる。そのため、イオン注入欠陥に起因する二次欠陥の発生を抑制することができる。また、Ｄ３方向において、高濃度領域９は半導体基板４の表層から深部まで連続している。そのため、電界緩和層１０ｃ内における高濃度領域９の合計体積も十分に確保することができる。

（第４形態）
図１２に示すように、電界緩和層１０ｄは、電界緩和層１０ｃ（図９も参照）と同様に、Ｄ１方向及びＤ２方向の双方において、高濃度領域９と低濃度領域１１が交互に出現している。Ｄ１-Ｄ２面において、各高濃度領域９は正方形である。なお、電界緩和層１０ｄでは、各高濃度領域９の辺が、Ｄ１方向及びＤ２方向に沿っていない。具体的には、各高濃度領域９の頂点が、Ｄ１方向に沿った直線上に位置している。また、図１３及び図１４から明らかなように、各高濃度領域９の側面及び底面は、低濃度領域１１によって囲われている。電界緩和層１０ｄは、電界緩和層１０ｃと同様に、各高濃度領域９の体積を小さくすることができ、電界緩和層１０ｄ内のイオン注入欠陥に起因する二次欠陥の発生を抑制することができる。また、Ｄ３方向において、高濃度領域９は半導体基板４の表層から深部まで連続している。そのため、高濃度領域９の合計体積も十分に確保することができる。さらに、図１２から明らかなように、Ｄ１方向において、高濃度領域９が存在しない範囲を小さくすることができる。

上記した電界緩和層１０ａ〜１０ｄは、高濃度領域９が厚み方向（Ｄ３方向）に直交する面内（Ｄ１-Ｄ２面内）においてのみ分離しており、高濃度領域９がＤ３方向に連続している形態の一例である。なお、各高濃度領域９の形状（Ｄ１-Ｄ２面内における形状）は、正方形または長方形に限定されるものではなく、例えば、円形、楕円形、三角形、菱形、多角形（五角形以上）、あるいは、不規則な曲線で囲まれた形状であってもよい。

（第５形態）
図１５及び図１６に示すように、電界緩和層１０ｅは、Ｄ３方向において、高濃度領域９と低濃度領域１１が交互に出現している。なお、各高濃度領域９は、Ｄ１方向及びＤ２方向の双方に連続して伸びている。すなわち、電界緩和層１０ｅでは、Ｄ１-Ｄ２面内に、１個の高濃度領域９が設けられている。なお、電界緩和層１０ｅでは、半導体基板４の表層に露出する高濃度領域９を除き、高濃度領域９の全体が低濃度領域１１に囲われている。電界緩和層１０ｅは、Ｄ３方向において隣り合う高濃度領域９の間隔を調整することにより、電界緩和層１０ｅおける高濃度領域９の合計体積を容易に調整することができる。また、Ｄ１-Ｄ２面内における高濃度領域９が１個なので、高濃度領域９を形成する（ｐ型不純物を半導体基板４にイオン注入する）ためのマスク層を簡単にすることができる。電界緩和層１０ｅは、高濃度領域９が厚み方向（Ｄ３方向）においてのみ分離している形態の一例である。

（第６形態）
図１７及び図１８に示すように、電界緩和層１０ｆは、Ｄ１方向及びＤ３方向において、高濃度領域９と低濃度領域１１が交互に出現している。各高濃度領域９は、Ｄ２方向に連続して伸びている。電界緩和層１０ｆは、電界緩和層１０ａ及び１０ｅの変形例であり、両者の特徴を備えている（図４〜５、図１５〜１６を参照）。電界緩和層１０ｆは、２方向（Ｄ１，Ｄ３方向）において、高濃度領域９が分離している。そのため、電界緩和層１０ｆは、高濃度領域９がＤ２方向に一巡しているにも関わらず、各高濃度領域９の体積が大きくなることを抑制することができる。また、電界緩和層１０ｆでは、各高濃度領域９間の距離を調整することにより、電界緩和層１０ｆ内における高濃度領域９の合計体積を容易に調整することができる。すなわち、電界緩和層１０ｆは、イオン注入欠陥の体積と、電界緩和層１０ｆの機能（電界緩和効果）を容易に調整することができる。

（第７形態）
図１９及び図２０に示すように、電界緩和層１０ｇは、電界緩和層１０ｆと同様に、Ｄ１方向及びＤ３方向において、高濃度領域９と低濃度領域１１が交互に出現している。但し、図２０に示すように、電界緩和層１０ｇは、Ｄ３方向において、Ｄ３方向で隣り合う高濃度領域９が異なる位置に出現するように形成されている。電界緩和層１０ｇは、深さの異なる複数の高濃度領域９が形成されているにも関わらず、同じ位置に繰り返しイオン注入を行うことが抑制され、半導体基板４内に結晶欠陥が生じることを抑制することができる。なお、電界緩和層１０ｇは、電界緩和層１０ｆと同様に、イオン注入欠陥の体積と、電界緩和層１０ｇの機能を容易に調整することができる。

（第８形態）
図２１から図２３に示すように、電界緩和層１０ｈは、Ｄ１，Ｄ２，Ｄ３方向の３方向において、高濃度領域９と低濃度領域１１が交互に出現している。そのため、電界緩和層１０ｈは、各高濃度領域９の体積を小さくすることができる。なお、電界緩和層１０ｈは、電界緩和層１０ｇと同様に、Ｄ３方向において、Ｄ３方向で隣り合う高濃度領域９が異なる位置に出現するように形成されている。電界緩和層１０ｈは、各高濃度領域９の体積が小さく、さらに、Ｄ３方向で隣り合う高濃度領域９が異なる位置に出現するように形成されているので、結晶欠陥（二次欠陥）の発生をさらに抑制することができる。

（第９形態）
図２４から図２６に示すように、電界緩和層１０ｉは、電界緩和層１０ｈと同様に、Ｄ１，Ｄ２，Ｄ３方向の３方向において、高濃度領域９と低濃度領域１１が交互に出現している（図２１〜２３も参照）。また、電界緩和層１０ｉは、電界緩和層１０ｄと同様に、各高濃度領域９の辺がＤ１方向及びＤ２方向に沿っておらず、各高濃度領域９の頂点がＤ１方向に沿った直線上に位置している（図１２も参照）。すなわち、電界緩和層１０ｉは、電界緩和層１０ｈと電界緩和層１０ｄの特徴を併せ持っている。電界緩和層１０ｉも、電界緩和効果を維持しながら、結晶欠陥（二次欠陥）の発生を抑制することができる。

（第１〜第９形態のまとめ）
図２７は、上記した第１〜第９形態について、半導体基板４内における結晶欠陥（二次欠陥）発生の抑制効果、及び、電界緩和効果の得られやすさについてのまとめを示す。図２７では、従来の電界緩和層（電界緩和層内の不純物濃度が均一）のものに対し、良好な改善効果が得られる形態に「〇」、特に顕著な改善効果が得られる形態に「◎」、改善効果が僅かな形態に「△」を記している。

図２７に示すように、高濃度領域がＤ１方向とＤ２方向の２方向で分離している形態（形態３，４，８，９）は、結晶欠陥の発生が顕著に改善される（形態８，９は、Ｄ１，Ｄ２，Ｄ３の３方向に分離している）。但し、高濃度領域がＤ１方向とＤ３方向の２方向に分離している形態（形態６，７）は、形態３，４，８，９と比較すると、結晶欠陥発生の抑制効果が低い。形態６，７は、高濃度領域が素子領域を一巡しており（高濃度領域がＤ２方向で分離していないので）、形態３，４，８，９と比較すると、各高濃度領域の体積が小さくなりにくい。また、高濃度領域が１方向で分離している形態（形態１，２，５）は、他の形態と比較して、結晶欠陥発生の抑制効果が低い。しかしながら、形態２は、形態１，５と比較すると、良好な結晶欠陥発生抑制効果が得られている。形態２は、高濃度領域がＤ２方向で分離しており、形態１，５と比較すると、各高濃度領域の体積が小さくなりやすい。これらの結果は、各高濃度領域の体積が小さい程、結晶欠陥（イオン注入欠陥に起因する二次欠陥）が発生しにくくなることを示している。

電界緩和効果については、すべての形態において良好な結果を示したが、分離方向数が少ない形態１，２，５は、他の形態よりも高い電界緩和効果が得られる。これは、分離方向数が少ない程、電界緩和層内に占める高濃度領域の体積を大きく確保しやすいことに起因する。

なお、形態４は、高濃度領域が２方向に分離しているが、上記したように、各高濃度領域の辺がＤ１方向及びＤ２方向に沿っておらず、Ｄ１方向において電界緩和層が存在しない範囲を小さくすることができる。そのため、形態４は、高い結晶欠陥抑制効果を得ながら、高い電界緩和効果を得ることができる。

なお、形態１〜９のいずれも、従来の電界緩和層と比較して、結晶欠陥抑制効果、及び／又は、電界緩和効果の改善がみられる。すなわち、半導体基板の厚み方向（Ｄ３方向）と厚み方向に直交する面内（Ｄ１−Ｄ２面内）の少なくとも一方において、不純物濃度のピーク位置（高濃度領域）が分離して出現していれば、従来よりも電界集中の抑制効果（電界緩和効果）を十分に確保しながら、結晶欠陥（二次欠陥）の発生を抑制することができる。

（第１製造方法）
図２８から図３０を参照し、電界緩和層１０の第１製造方法を説明する。図２８〜３１は、半導体基板４のうち、電界緩和層１０が形成される領域についてのみ示し、素子領域８及びガードリング２が形成される領域（図１を参照）については図示を省略している。なお、本製造方法では、上記した第８形態（図２１〜図２３）の電界緩和層１０ｈの製造方法について説明する。

まず、図２８に示すように、半導体基板４の表面に、電界緩和層１０に対応する位置に開口６０ａを有するマスク層６０を形成する。なお、マスク層６０の材料は任意であり、例えば、酸化膜、レジスト膜等を用いることができる。その後、半導体基板４の表面からｐ型不純物（Ｂ，Ａｌ等）をイオン注入し、半導体基板４内にｐ型不純物を低濃度に含む低濃度ｐ型領域８０を形成する。低濃度ｐ型領域８０を形成する際、形成する電界緩和層１０の深さに応じて、注入深さを変えてｐ型不純物を複数回イオン注入する。このときに、注入したｐ型不純物同士が繋がるように、イオン注入の深さ及びイオン注入回数を調整する。

次に、図２９に示すように、マスク層６０を除去した後、半導体基板４の表面に、開口６２ａを有するマスク層６４を形成する。なお、マスク層６２は、図２２に示す位置の高濃度領域９を形成するために用いられる。マスク層６２を形成した後、注入深さを変えてｐ型不純物を複数回イオン注入し、低濃度ｐ型領域８０内に高濃度領域９を形成する。このときに、注入したｐ型不純物同士（高濃度領域９同士）が繋がらないように、イオン注入の深さ及びイオン注入回数を調整する。

次に、図３０に示すように、マスク層６２を除去した後、半導体基板４の表面に、開口６４ａを有するマスク層６４を形成する。マスク層６４は、図２３に示す位置の高濃度領域９形成するために用いられる。マスク層６４は、開口６４ａの位置がマスク層６２の開口６２ａの位置と異なる。具体的には、開口６４ａは、開口６２ａに対してＤ２方向にずれている。マスク層６４を形成した後、注入深さを変えてｐ型不純物を複数回イオン注入し、低濃度ｐ型領域８０内に高濃度領域９を形成する。イオン注入の際、ｐ型不純物同士（高濃度領域９同士）が繋がらないように、イオン注入の深さ及びイオン注入回数を調整する。これにより、図２１〜２３に示す電界緩和層１０ｈ（第８形態）が完成する。

（第２製造方法）
図３１から図３３を参照し、電界緩和層１０の第２製造方法を説明する。なお、本製造方法においても、図面には電界緩和層１０が形成される領域についてのみ示し、他の領域については図示を省略している。また、本製造方法においても、上記した第８形態の電界緩和層１０ｈの製造方法について説明する。

まず、図３１に示すように、半導体基板４の表面に、開口６８ａを有するマスク層６８を形成する。マスク層６８は、図２２に示す位置の高濃度領域９を形成するために用いられる。マスク層６８を形成した後、注入深さを変えてｐ型不純物を複数回イオン注入し、半導体基板４内に高濃度領域９を形成する。このときに、注入したｐ型不純物同士（高濃度領域９同士）が繋がらないように、イオン注入の深さ及びイオン注入回数を調整する。なお、マスク層６８は、第１製造方法で説明したマスク層６２と同じ形状である。

次に、図３２に示すように、マスク層６８を除去した後、半導体基板４の表面に、開口７０ａを有するマスク層７０を形成する。マスク層７０は、図２３に示す位置の高濃度領域９形成するために用いられる。マスク層７０は、第１製造方法で説明したマスク層６４と同じ形状である。マスク層７０を形成した後、注入深さを変えてｐ型不純物を複数回イオン注入し、半導体基板４内に高濃度領域９を形成する。イオン注入の際、ｐ型不純物同士（高濃度領域９同士）が繋がらないように、イオン注入の深さ及びイオン注入回数を調整する。

次に、図３３に示すように、半導体基板４を熱処理し、高濃度領域９に含まれる不純物を周囲に拡散させる。このときに、各高濃度領域９が拡散した不純物で繋がるように、熱処理温度及び熱処理時間を調整する。なお、必要に応じて、半導体基板４の表面全体をマスク層（図示省略）で被覆する。高濃度領域９から拡散した不純物によって低濃度領域１１が形成され、図２１〜２３に示す電界緩和層１０ｈ（第８形態）が完成する。

上記実施例では、トレンチゲートを備えたＭＯＳＦＥＴにおいて電界緩和層１０を設ける例について説明したが、本明細書で開示する技術は、他の構造の半導体装置に適用することもできる。例えば、本明細書で開示する技術は、プレーナゲート型のＭＯＳＦＥＴ，トレンチゲート型のＩＧＢＴ等に適用することもできる。

また、第１、第２製造方法では、電界緩和層１０ｈ（第８形態）の製造方法についてのみ説明した。他の形態の電界緩和層についても、実質的に第１又は第２製造方法と同じ製造方法を用いて製造することができる。また、上記した電界緩和層（第１〜第９形態）は、電界緩和層１０内に高濃度領域９を分離して形成することができる製造方法であれば、上記した第１，第２製造方法とは異なる製造方法で製造してもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

４：半導体基板
８：素子領域
９：高濃度領域（不純物濃度のピーク）
１０：電界緩和層
１１：低濃度領域
５０：半導体装置
Ｄ１：厚み方向
Ｄ２：周方向（厚み方向に直交する面内）
Ｄ３：横方向（厚み方向に直交する面内）

Claims (1)

1. 半導体基板内に設けられている素子領域と、
   前記半導体基板内にイオン注入された不純物により構成されており、前記素子領域を一巡している電界緩和層と、を備え、
   前記電界緩和層は、前記半導体基板の厚み方向と前記厚み方向に直交する面内の少なくとも一方において、不純物濃度のピーク位置が分離して出現している半導体装置。

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