JP7090073B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献１は、フィールドリミット領域を有する半導体装置を開示している。この半導体装置は、ｎ型の半導体層を含む。半導体層の表層部には、アクティブ領域が形成されている。半導体層の表層部においてアクティブ領域の周囲の領域には、ｐ型のフィールドリミット領域が形成されている。
アクティブ領域から拡がる空乏層は、フィールドリミット領域から拡がる空乏層によって、アクティブ領域の外側に向けてさらに拡張される。これにより、半導体装置の耐圧の向上が図られている。
特開２００３－１５８２５８号公報
本願発明者らは、フィールドリミット領域の構造について鋭意検討した結果、フィールドリミット領域に対する電界集中に起因して半導体層が破壊に至る可能性があることを突き止めた。
フィールドリミット領域は、フィールドリミット領域から拡がる空乏層がアクティブ領域から拡がる空乏層と重なり合うという構造を有している。そのため、空乏層の重なり態様によっては、フィールドリミット領域において電界強度を適切に緩和できない領域が生じることがある。半導体層は、この領域に生じた電界集中に起因して破壊に至る。
本発明の一実施形態は、フィールドリミット領域に対する電界集中を抑制し、半導体層の破壊耐量を向上できる半導体装置を提供する。
本発明の一実施形態は、主面を有し、アクティブ領域を含む半導体層と、前記半導体層の前記主面の表層部に形成された第１導電型の第１不純物領域と、前記第１不純物領域の表層部において前記アクティブ領域の周縁に沿うように形成された第２導電型のフィールドリミット領域と、前記フィールドリミット領域の第２導電型不純物濃度よりも低い第２導電型不純物濃度を有し、前記第１不純物領域の表層部において前記フィールドリミット領域に対して前記アクティブ領域とは反対側の領域で前記フィールドリミット領域の周縁に沿って形成された第２導電型の低濃度領域と、を含む、半導体装置を提供する。
この半導体装置によれば、フィールドリミット領域から空乏層を拡げることができる。また、低濃度領域からも空乏層を拡げることができる。低濃度領域の第２導電型不純物濃度は、フィールドリミット領域の第２導電型不純物濃度よりも低い。したがって、低濃度領域から拡がる空乏層は、フィールドリミット領域から拡がる空乏層よりも大きくなる。
これにより、フィールドリミット領域から拡がる空乏層をアクティブ領域とは反対側の方向に向けて拡張できる。その結果、フィールドリミット領域に対する電界集中を抑制できるから、半導体層の破壊耐量を向上できる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１のII-II線に沿う断面図である。 図３は、図２の領域IIIの拡大図である。 図４は、図１の半導体装置の電界強度を示すグラフである。 図５は、図１の半導体装置のブレークダウン特性を示すグラフである。 図６Ａは、図１の半導体装置の第１製造方法を説明するための断面図である。 図６Ｂは、図６Ａの後の工程を示す断面図である。 図６Ｃは、図６Ｂの後の工程を示す断面図である。 図６Ｄは、図６Ｃの後の工程を示す断面図である。 図６Ｅは、図６Ｄの後の工程を示す断面図である。 図６Ｆは、図６Ｅの後の工程を示す断面図である。 図７Ａは、図１の半導体装置の第２製造方法を説明するための断面図である。 図７Ｂは、図７Ａの後の工程を示す断面図である。 図７Ｃは、図７Ｂの後の工程を示す断面図である。 図７Ｄは、図７Ｃの後の工程を示す断面図である。 図７Ｅは、図７Ｄの後の工程を示す断面図である。 図８は、本発明の第２実施形態に係る半導体装置を示す断面図である。 図９は、本発明の第３実施形態に係る半導体装置を示す断面図である。 図１０は、第１～第３実施形態に係る半導体装置に適用される機能素子の第１形態例を示す断面図である。 図１１は、第１～第３実施形態に係る半導体装置に適用される機能素子の第２形態例を示す断面図である。 図１２は、第１～第３実施形態に係る半導体装置に適用される機能素子の第３形態例を示す断面図である。 図１３は、第１～第３実施形態に係る半導体装置に適用される機能素子の第４形態例を示す断面図である。 図１４は、第１～第３実施形態に係る半導体装置に適用される機能素子の第５形態例を示す断面図である。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。
図１を参照して、半導体装置１は、半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５を含む。
半導体層２は、第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。平面視において半導体層２の１つの側面５の長さは、１ｍｍ以上２０ｍｍ以下であってもよい。半導体層２の厚さは、５０μｍ以上２００μｍ以下であってもよい。
半導体層２には、アクティブ領域６および外側領域７が設定されている。アクティブ領域６は、機能素子８が形成された領域である。アクティブ領域６は、素子形成領域とも称される。機能素子８としては、ダイオード、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等を例示できる。
アクティブ領域６は、平面視において半導体層２の中央部に設定されていてもよい。アクティブ領域６は、平面視において半導体層２の側面５から半導体層２の内方領域に間隔を空けて設定されていてもよい。アクティブ領域６は、平面視において半導体層２の側面５に平行な４辺を有する四角形状に設定されていてもよい。
外側領域７は、アクティブ領域６の外側の領域に設定されている。外側領域７は、平面視においてアクティブ領域６を取り囲む無端状（四角環状）に設定されていてもよい。
図２は、図１のII-II線に沿う断面図である。図３は、図２の領域IIIの拡大図である。以下では、必要に応じて図１も参照する。
図２を参照して、半導体層２には、ｎ型不純物領域１０が形成されている。ｎ型不純物領域１０は、半導体層２の第１主面３の表層部から第２主面４の表層部の間の領域のほぼ全域に亘って形成されている。つまり、半導体層２は、ｎ型の半導体層と見なせる態様で形成されている。半導体層２は、ＦＺ(Floating Zone)法によって形成されたシリコン製のｎ型ＦＺ基板であってもよい。
半導体層２の第２主面４の表層部には、ｎ型不純物領域および／またはｐ型不純物領域が形成されていてもよい。半導体層２の第２主面４の表層部に形成される不純物領域の導電型は、アクティブ領域６に形成される機能素子８の種類に応じて選択される。
アクティブ領域６において半導体層２の第１主面３の表層部には、ｐ型不純物領域１１が形成されている（図１も併せて参照）。ｐ型不純物領域１１は、平面視において半導体層２の中央部に形成されている。ｐ型不純物領域１１は、平面視において半導体層２の周縁から半導体層２の内方領域に間隔を空けて形成されている。
ｐ型不純物領域１１は、平面視において半導体層２の側面５に平行な４辺を有する四角形状に形成されている。ｐ型不純物領域１１は、ｎ型不純物領域１０との間でｐｎ接合部を形成している。ｐ型不純物領域１１は、アクティブ領域６を画定している。
外側領域７において半導体層２の第１主面３の表層部には、ｐ＋型主接合領域１２が形成されている（図１も併せて参照）。ｐ＋型主接合領域１２は、この形態では、ｐ型不純物領域１１のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
ｐ＋型主接合領域１２は、平面視においてｐ型不純物領域１１の周縁に沿って延びる帯状に形成されている。ｐ＋型主接合領域１２は、この形態では、平面視においてｐ型不純物領域１１を取り囲む無端状（四角環状）に形成されている。ｐ＋型主接合領域１２の内周縁は、アクティブ領域６の周縁を画定している。
ｐ＋型主接合領域１２は、この形態では、４つの直線部および４つの角部を含む。ｐ＋型主接合領域１２の４つの直線部は、半導体層２の側面５に沿ってそれぞれ直線状に延びている。ｐ＋型主接合領域１２の４つの角部は、互いに交差（直交）する２つの直線部をそれぞれ接続している。
ｐ＋型主接合領域１２の底部は、半導体層２の厚さ方向に関して、ｐ型不純物領域１１の底部よりも深い位置に形成されている。半導体層２の厚さ方向とは、半導体層２の第１主面３から第２主面４に向かう方向である。
半導体層２の厚さ方向に関して、ｐ型不純物領域１１の深さは、１．０μｍ以上４．０μｍ以下であってもよい。ｐ＋型主接合領域１２の深さは、ｐ型不純物領域１１の深さよりも大きくてもよい。ｐ＋型主接合領域１２の深さは、２．５μｍ以上１５μｍ以下であってもよい。
ｐ＋型主接合領域１２は、ｐ型不純物領域１１に接続されている。より具体的には、ｐ＋型主接合領域１２の内周縁は、ｐ型不純物領域１１の周縁部に下方側からオーバラップしている。これにより、ｐ型不純物領域１１およびｐ＋型主接合領域１２は、同電位に固定されている。
図２および図３を参照して、外側領域７において半導体層２の第１主面３の表層部には、フィールドリミット領域群１３が形成されている（図１も併せて参照）。フィールドリミット領域群１３は、ｐ＋型主接合領域１２に対してアクティブ領域６とは反対側の領域に形成されている。フィールドリミット領域群１３は、ｐ＋型主接合領域１２から間隔を空けて形成されている。
フィールドリミット領域群１３は、複数（この形態では８個）のｐ＋型フィールドリミット領域１４を含む。ｐ＋型フィールドリミット領域１４は、ｐ＋型ガード領域とも称される。
複数のｐ＋型フィールドリミット領域１４は、アクティブ領域６から離れる方向に間隔を空けて形成されている。各ｐ＋型フィールドリミット領域１４は、平面視においてｐ＋型主接合領域１２の周縁に沿って延びる帯状に形成されている。
各ｐ＋型フィールドリミット領域１４は、この形態では、平面視においてｐ＋型主接合領域１２を取り囲む無端状（四角環状）に形成されている。これにより、各ｐ＋型フィールドリミット領域１４は、ｐ＋型フィールドリミッティングリング領域またはｐ＋型ガードリング領域として形成されている。
各ｐ＋型フィールドリミット領域１４は、この形態では、４つの直線部および４つの角部を含む。各ｐ＋型フィールドリミット領域１４の４つの直線部は、半導体層２の側面５に沿ってそれぞれ直線状に延びている。各ｐ＋型フィールドリミット領域１４の４つの角部は、互いに交差（直交）する２つの直線部をそれぞれ接続している。
各ｐ＋型フィールドリミット領域１４は、高濃度部１５および低濃度部１６を含む。低濃度部１６は、高濃度部１５のｐ型不純物濃度よりも低いｐ型不純物濃度を有する部分である。各ｐ＋型フィールドリミット領域１４は、高濃度部１５から低濃度部１６に向かってｐ型不純物濃度が漸減する濃度プロファイルを有している。
高濃度部１５は、半導体層２の第１主面３の表層部に形成されている。高濃度部１５は、ｐ型不純物のイオン注入によって形成されている。低濃度部１６は、半導体層２の第１主面３の表層部において、高濃度部１５を取り囲んでいる。低濃度部１６は、高濃度部１５から拡散（より具体的には熱拡散）したｐ型不純物によって形成されている。
各ｐ＋型フィールドリミット領域１４の深さＤ１は、５．０μｍ以上１５μｍ以下であってもよい。各ｐ＋型フィールドリミット領域１４のｐ型不純物のドーズ量は、１．０×１０１３ｃｍ－２以上１．０×１０１５ｃｍ－２以下であってもよい。各ｐ＋型フィールドリミット領域１４の底部は、半導体層２の厚さ方向に関して、ｐ＋型主接合領域１２の底部とほぼ等しい深さ位置に形成されていてもよい。
外側領域７において半導体層２の第１主面３の表層部には、ｐ－型低濃度領域２０が形成されている。ｐ－型低濃度領域２０は、ｐ＋型主接合領域１２のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。ｐ－型低濃度領域２０は、ｐ＋型フィールドリミット領域１４のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。
ｐ－型低濃度領域２０は、任意のｐ＋型フィールドリミット領域１４に対してアクティブ領域６とは反対側の領域に形成されている。ｐ－型低濃度領域２０は、平面視において任意のｐ＋型フィールドリミット領域１４の周縁に沿って延びる帯状に形成されている。ｐ－型低濃度領域２０は、平面視において任意のｐ＋型フィールドリミット領域１４を取り囲む無端状（四角環状）に形成されている。
この形態では、複数のｐ－型低濃度領域２０が、複数のｐ＋型フィールドリミット領域１４に対して１対１対応の関係で形成されている。各ｐ－型低濃度領域２０は、対応するｐ＋型フィールドリミット領域１４に対してアクティブ領域６とは反対側の領域に形成されている。
各ｐ－型低濃度領域２０は、平面視において対応する各ｐ＋型フィールドリミット領域１４の周縁に沿って延びる帯状に形成されている。各ｐ－型低濃度領域２０は、この形態では、平面視において対応するｐ＋型フィールドリミット領域１４を取り囲む無端状（四角環状）に形成されている。
各ｐ－型低濃度領域２０は、より具体的には、各ｐ＋型フィールドリミット領域１４の直線部に沿って延びている。また、各ｐ－型低濃度領域２０は、各ｐ＋型フィールドリミット領域１４の角部に沿って延びている。各ｐ－型低濃度領域２０は、対応するｐ＋型フィールドリミット領域１４からアクティブ領域６とは反対側の方向に引き出されている。
各ｐ－型低濃度領域２０は、アクティブ領域６側に位置する一端部およびアクティブ領域６とは反対側に位置する他端部を含む。各ｐ－型低濃度領域２０の一端部は、対応するｐ＋型フィールドリミット領域１４と一体的に形成されていてもよい。
各ｐ－型低濃度領域２０の他端部は、対応するｐ＋型フィールドリミット領域１４に隣り合うｐ＋型フィールドリミット領域１４から間隔を空けて形成されている。各ｐ－型低濃度領域２０の他端部は、対応するｐ＋型フィールドリミット領域１４に隣り合うｐ＋型フィールドリミット領域１４と一体的に形成されていてもよい。
各ｐ－型低濃度領域２０は、その全域が空乏化しない態様で形成されていることが好ましい。これは、ｐ－型低濃度領域２０の全域が空乏化する場合、対応するｐ＋型フィールドリミット領域１４において、アクティブ領域６とは反対側のエッジ部に電界が集中する可能性があるためである。
各ｐ－型低濃度領域２０の底部は、半導体層２の厚さ方向に関して、対応するｐ＋型フィールドリミット領域１４の底部とほぼ等しい深さ位置に形成されていてもよい。各ｐ－型低濃度領域２０の底部は、電界強度緩和効果の観点から、対応するｐ＋型フィールドリミット領域１４の底部よりも浅い領域に形成されていることが好ましい。
各ｐ－型低濃度領域２０の深さＤ２は、各ｐ＋型フィールドリミット領域１４の深さＤ１以下（深さＤ２≦深さＤ１）であってもよい。各ｐ－型低濃度領域２０の深さＤ２は、１．０μｍ以上１５μｍ以下であってもよい。
ｐ－型低濃度領域２０のｐ型不純物のドーズ量は、１．０×１０１２ｃｍ－２以上１．０×１０１３ｃｍ－２未満であってもよい。各ｐ－型低濃度領域２０の幅Ｗは、１．０μｍ以上２０μｍ以下であってもよい。各ｐ－型低濃度領域２０の幅Ｗは、各ｐ－型低濃度領域２０においてアクティブ領域６から離れる方向に沿う幅で定義される。
各ｐ－型低濃度領域２０の幅Ｗは、ｐ＋型フィールドリミット領域１４に対する電界集中を抑制する上では、比較的大きい値に設定されることが好ましい。しかし、各ｐ－型低濃度領域２０の幅Ｗを大きくする場合、外側領域７の面積を大きくする必要がある。
この場合、半導体層２に対する外側領域７の専有面積が増加する。そのため、半導体層２のサイズや緩和すべき電界強度に基づいて、各ｐ－型低濃度領域２０の幅Ｗは設定される必要がある。
外側領域７において半導体層２の第１主面３の表層部には、ｐ－型主接合低濃度領域２１が形成されている。ｐ－型主接合低濃度領域２１は、ｐ＋型主接合領域１２およびフィールドリミット領域群１３の間の領域に形成されている。
ｐ－型主接合低濃度領域２１は、ｐ＋型主接合領域１２のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。ｐ－型主接合低濃度領域２１は、ｐ＋型フィールドリミット領域１４のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。ｐ－型主接合低濃度領域２１は、ｐ－型低濃度領域２０のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。
ｐ－型主接合低濃度領域２１は、平面視においてｐ＋型主接合領域１２の周縁に沿って延びる帯状に形成されている。ｐ－型主接合低濃度領域２１は、この形態では、平面視においてｐ＋型主接合領域１２を取り囲む無端状（四角環状）に形成されている。
ｐ－型主接合低濃度領域２１は、ｐ＋型主接合領域１２の直線部に沿って延びている。ｐ－型主接合低濃度領域２１は、ｐ＋型主接合領域１２の角部に沿って延びている。ｐ－型主接合低濃度領域２１は、ｐ＋型主接合領域１２からアクティブ領域６とは反対側の方向に引き出されている。
ｐ－型主接合低濃度領域２１は、アクティブ領域６側に位置する一端部およびアクティブ領域６とは反対側に位置する他端部を含む。ｐ－型主接合低濃度領域２１の一端部は、ｐ＋型主接合領域１２と一体的に形成されていてもよい。
ｐ－型主接合低濃度領域２１の他端部は、ｐ＋型フィールドリミット領域１４から間隔を空けて形成されていてもよい。ｐ－型主接合低濃度領域２１の他端部は、ｐ＋型フィールドリミット領域１４と一体的に形成されていてもよい。
ｐ－型主接合低濃度領域２１は、その全域が空乏化しない態様で形成されていることが好ましい。これは、ｐ－型主接合低濃度領域２１の全域が空乏化する場合、ｐ＋型主接合領域１２において、アクティブ領域６とは反対側のエッジ部に電界が集中する可能性があるためである。
ｐ－型主接合低濃度領域２１の底部は、半導体層２の厚さ方向に関して、ｐ＋型主接合領域１２の底部とほぼ等しい深さ位置に形成されていてもよい。ｐ－型主接合低濃度領域２１の底部は、電界強度緩和効果の観点から、ｐ＋型主接合領域１２の底部よりも浅い領域に形成されていることが好ましい。
ｐ－型主接合低濃度領域２１の深さは、ｐ＋型主接合領域１２の深さ以下であってもよい。ｐ－型主接合低濃度領域２１の深さは、１．０μｍ以上１０μｍ以下であってもよい。
ｐ－型主接合低濃度領域２１のｐ型不純物のドーズ量は、１．０×１０１２ｃｍ－２以上１．０×１０１３ｃｍ－２未満であってもよい。ｐ－型主接合低濃度領域２１の幅は、１．０μｍ以上２０μｍ以下であってもよい。ｐ－型主接合低濃度領域２１の幅は、アクティブ領域６から離れる方向に沿う幅で定義される。
ｐ－型主接合低濃度領域２１のｐ型不純物のドーズ量は、ｐ－型低濃度領域２０のｐ型不純物のドーズ量と等しくてもよい。ｐ－型主接合低濃度領域２１の深さおよび幅は、ｐ－型低濃度領域２０の深さおよび幅と等しくてもよい。
半導体層２の中央部にアクティブ領域６が設定された構造では、半導体層２の周縁部の電界強度は、半導体層２の内方部の電界強度よりも小さくなる。したがって、半導体層２の周縁部において緩和すべき電界強度は、半導体層２の内方部において緩和すべき電界強度よりも小さくなる。このことから、以下のような形態例が採用され得る。
第１形態例において、複数のｐ－型低濃度領域２０は、アクティブ領域６から離れるに従ってｐ型不純物濃度が漸減する態様で形成されていてもよい。この構造において、複数のｐ－型低濃度領域２０のｐ型不純物濃度は、ｐ－型主接合低濃度領域２１のｐ型不純物濃度を最大値として漸減していてもよい。
第２形態例において、複数のｐ－型低濃度領域２０は、アクティブ領域６から離れるに従って幅Ｗが漸減する態様で形成されていてもよい。この構造において、複数のｐ－型低濃度領域２０の幅Ｗは、ｐ－型主接合低濃度領域２１の幅を最大値として漸減していてもよい。
第３形態例において、複数のｐ－型低濃度領域２０は、アクティブ領域６から離れるに従って深さＤ２が漸減する態様で形成されていてもよい。この構造において、複数のｐ－型低濃度領域２０の深さＤ２は、ｐ－型主接合低濃度領域２１の深さを最大値として漸減していてもよい。
第４形態例において、複数のｐ－型低濃度領域２０は、アクティブ領域６から離れるに従って各ｐ－型低濃度領域２０から拡がる空乏層の幅が漸減する態様で形成されていてもよい。ｐ－型低濃度領域２０から拡がる空乏層は、より具体的には、各ｐ－型低濃度領域２０および半導体層２の間の領域（ｐｎ接合部）から拡がる。
この構造において、各ｐ－型低濃度領域２０から拡がる空乏層の幅は、ｐ－型主接合低濃度領域２１から拡がる空乏層の幅を最大値として漸減していてもよい。ｐ－型主接合低濃度領域２１から拡がる空乏層は、より具体的には、ｐ－型主接合低濃度領域２１および半導体層２の間の領域（ｐｎ接合部）から拡がる。
第１形態例～第４形態例によれば、緩和すべき電界強度に合わせて複数のｐ－型低濃度領域２０を形成できる。よって、半導体層２の内部の電界強度を適切に緩和することができる。むろん、第１形態例～第４形態例のうちの任意の２つ以上の形態例が組み合わされた形態例が採用されてもよい。
さらに、第１形態例、第２形態例、第３形態例または第４形態例、もしくは、それらのうちの任意の２つ以上が組み合わされた形態例において、複数のｐ＋型フィールドリミット領域１４は、それらの間の距離がアクティブ領域６から離れる方向に向かって漸増する態様で形成されていてもよい。
また、第１形態例、第２形態例、第３形態例または第４形態例、もしくは、それらのうちの任意の２つ以上が組み合わされた形態例において、複数のｐ＋型フィールドリミット領域１４は、それらの間の距離がそれぞれ異なる態様で形成されていてもよい。
また、第１形態例、第２形態例、第３形態例または第４形態例、もしくは、それらのうちの任意の２つ以上が組み合わされた形態例において、複数のｐ＋型フィールドリミット領域１４は、それらの間の距離が等しくなる態様で形成されていてもよい。
これらの場合において、ｐ＋型主接合領域１２および最内側に位置するｐ＋型フィールドリミット領域１４の間の距離は、複数のｐ＋型フィールドリミット領域１４の間の距離よりも小さくてもよい。
外側領域７において半導体層２の第１主面３の表層部には、ｎ＋型チャネルストップ領域２２が形成されている（図１も併せて参照）。ｎ＋型チャネルストップ領域２２は、フィールドリミット領域群１３に対してアクティブ領域６とは反対側の領域に形成されている。ｎ＋型チャネルストップ領域２２は、フィールドリミット領域群１３からアクティブ領域６とは反対側に間隔を空けて形成されている。
ｎ＋型チャネルストップ領域２２は、半導体層２のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ｎ＋型チャネルストップ領域２２は、アクティブ領域６側からの空乏層の拡がりを抑制する。
ｎ＋型チャネルストップ領域２２は、平面視においてフィールドリミット領域群１３の周縁に沿って延びる帯状に形成されている。ｎ＋型チャネルストップ領域２２は、この形態では、平面視においてフィールドリミット領域群１３を取り囲む無端状（四角環状）に形成されている。ｎ＋型チャネルストップ領域２２は、半導体層２の側面５から露出していてもよい。
半導体層２の第１主面３の上には、絶縁層３０が形成されている。絶縁層３０は、アクティブ領域６および外側領域７を選択的に被覆している。
絶縁層３０は、半導体層２の第１主面３を選択的に酸化させることによって形成したＬＯＣＯＳ（Local Oxidation of Silicon）膜であってもよい。絶縁層３０は、トレンチに絶縁体を埋設したトレンチアイソレーション構造を有していてもよい。絶縁層３０は、ＳｉＯ２またはＳｉＮを含んでいてもよい。
絶縁層３０には、第１コンタクト孔３１、複数の第２コンタクト孔３２、および、第３コンタクト孔３３が形成されている。
第１コンタクト孔３１は、ｐ＋型主接合領域１２を選択的に露出させている。第１コンタクト孔３１は、ｐ＋型主接合領域１２に沿って無端状に形成されていてもよい。
複数の第２コンタクト孔３２は、対応するｐ＋型フィールドリミット領域１４を選択的に露出させている。各第２コンタクト孔３２は、対応するｐ＋型フィールドリミット領域１４に沿って無端状に形成されていてもよい。
第３コンタクト孔３３は、ｎ＋型チャネルストップ領域２２を選択的に露出させている。第３コンタクト孔３３は、ｎ＋型チャネルストップ領域２２に沿って無端状に形成されていてもよい。第３コンタクト孔３３は、半導体層２の側面５に連通していてもよい。
第１コンタクト孔３１、第２コンタクト孔３２および第３コンタクト孔３３は、絶縁層３０の薄膜部３４に形成されている。絶縁層３０の薄膜部３４は、絶縁層３０において他の領域の膜厚よりも小さい膜厚を有する部分である。
図２を参照して、絶縁層３０の上には、主電極３５、複数のフィールド電極３６および等電位ポテンシャル電極３７が形成されている。図１では、主電極３５が破線によって示されている。
主電極３５は、アクティブ領域６に電気的に接続されている。また、主電極３５は、第１コンタクト孔３１内においてｐ＋型主接合領域１２に電気的に接続されている。
複数のフィールド電極３６は、電気的に浮遊状態に固定されている。複数のフィールド電極３６は、複数のｐ＋型フィールドリミット領域１４に対して、１対１対応の関係で形成されている。
各フィールド電極３６は、対応するｐ＋型フィールドリミット領域１４に沿って無端状に形成されていてもよい。各フィールド電極３６は、各第２コンタクト孔３２内において対応するｐ＋型フィールドリミット領域１４に電気的に接続されている。
等電位ポテンシャル電極３７は、電気的に浮遊状態に固定されている。等電位ポテンシャル電極３７は、ｎ＋型チャネルストップ領域２２に沿って無端状に形成されていてもよい。この場合、等電位ポテンシャル電極３７は、ＥＱＲ（EQui－potential Ring：等電位ポテンシャルリング）電極とも称される。等電位ポテンシャル電極３７は、第３コンタクト孔３３内においてｎ＋型チャネルストップ領域２２に電気的に接続されている。
図４は、図１の半導体装置１の電界強度を示すグラフである。
図４において、縦軸は電界強度［Ｖ／ｍ］を表している。図４において、横軸は距離［μｍ］を表している。横軸は、より具体的には、半導体層２の側面５を零地点として、半導体層２の側面５から半導体層２の内方領域に向かう距離を表している。
図４には、破線で示された第１特性Ａおよび実線で示された第２特性Ｂが示されている。第１特性Ａおよび第２特性Ｂは、いずれもシミュレーションによって求められている。第１特性Ａは、半導体装置１から全てのｐ－型低濃度領域２０を取り除いた場合の特性を示している。第２特性Ｂは、半導体装置１の特性を示している。
図４を参照して、第２特性Ｂの電界強度のピーク値は、第１特性Ａの電界強度のピーク値よりも低下していることが理解される。第２特性Ｂの電界強度のピーク値は、第１特性Ａの電界強度のピーク値よりも５％程度低下している。
第１特性Ａおよび第２特性Ｂより、半導体装置１によれば、半導体層２内の電界強度の低減に起因して半導体層２の破壊耐量が向上していることが理解される。
図５は、図１の半導体装置１のブレークダウン特性を示すグラフである。
図５において、縦軸はブレークダウン電流［Ａ］を表している。図５において、横軸は距離［μｍ］を表している。横軸は、より具体的には、半導体層２の側面５を零地点として、半導体層２の側面５から半導体層２の内方領域に向かう距離を表している。
図５には、破線で示された第１特性Ｃおよび実線で示された第２特性Ｄが示されている。第１特性Ｃおよび第２特性Ｄは、いずれもシミュレーションによって求められている。第１特性Ｃは、半導体装置１から全てのｐ－型低濃度領域２０を取り除いた場合のブレークダウン特性を示している。第２特性Ｄは、半導体装置１のブレークダウン特性を示している。
第１特性Ｃおよび第２特性Ｄより、半導体装置１によれば、ｐ－型低濃度領域２０の有無にかかわらず、ほぼ等しいブレークダウン特性を有していることが理解される。つまり、ｐ－型低濃度領域２０を形成することにより、ブレークダウン特性を犠牲にすることなく半導体層２の破壊耐量を向上できることが理解される。
以上、半導体装置１によれば、各ｐ＋型フィールドリミット領域１４および半導体層２の間の領域から空乏層を拡げることができる。また、これと同時に、各ｐ－型低濃度領域２０および半導体層２の間の領域から空乏層を拡げることができる。
各ｐ－型低濃度領域２０は、各ｐ＋型フィールドリミット領域１４のｐ型不純物濃度よりも小さいｐ型不純物濃度を有している。したがって、各ｐ－型低濃度領域２０から拡がる空乏層は、各ｐ＋型フィールドリミット領域１４から拡がる空乏層よりも大きい。
これにより、各ｐ＋型フィールドリミット領域１４から拡がる空乏層をアクティブ領域６とは反対側の方向に向けて拡張できる。その結果、各ｐ＋型フィールドリミット領域１４に対する電界集中を抑制できる。
とりわけ、ｐ＋型フィールドリミット領域１４に対する電界集中は、アクティブ領域６とは反対側に位置するエッジ部で生じる傾向がある。したがって、ｐ＋型フィールドリミット領域１４に対してアクティブ領域６とは反対側の領域にｐ－型低濃度領域２０を形成することによって、ｐ＋型フィールドリミット領域１４に対する電界集中を適切に抑制できる。これにより、ｐ＋型フィールドリミット領域１４に対する電界集中に起因して半導体層２が破壊に至るのを抑制できる。
半導体層２の破壊耐量の向上を図ることにより、半導体層２の薄化が実現され得る。これにより、オン抵抗の低減や、半導体装置１の微細化を図ることができる。さらに、ｐ－型低濃度領域２０の追加によって充分な耐圧を得られる場合には、ｐ＋型フィールドリミット領域１４の個数を削減することもできる。これにより、半導体層２に対する外側領域７の専有面積を縮小できるから、半導体装置１の更なる微細化を図ることができる。
図６Ａ～図６Ｆは、図１の半導体装置１の第１製造方法を説明するための断面図である。ここでは、ｐ＋型フィールドリミット領域１４およびｐ－型低濃度領域２０の形成工程について具体的に説明する。
図６Ａを参照して、まず、半導体層２が準備される。次に、半導体層２の第１主面３に、絶縁層３０が形成される。絶縁層３０は、半導体層２の第１主面３に対する酸化処理法によって形成されてもよい。絶縁層３０は、ＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
次に、絶縁層３０が選択的に除去（パターニング）される。絶縁層３０の除去工程は、マスク４１を介するエッチング法によって行われてもよい。これにより、半導体層２の第１主面３を露出させる複数の第１開口４２が絶縁層３０に選択的に形成される。
複数の第１開口４２は、半導体層２の第１主面３においてｐ＋型フィールドリミット領域１４を形成すべき領域をそれぞれ露出させている。絶縁層３０の除去工程の後、マスク４１は、除去されてもよい。
次に、図６Ｂを参照して、第１開口４２から露出する半導体層２の第１主面３に対して、ｐ＋型フィールドリミット領域１４のベースとなるｐ型不純物が注入される。
次に、図６Ｃを参照して、絶縁層３０が、選択的に除去（パターニング）される。絶縁層３０の除去工程は、マスク４３を介するエッチング法によって行われてもよい。これにより、半導体層２の第１主面３を露出させる複数の第２開口４４が絶縁層３０に選択的に形成される。
複数の第２開口４４は、半導体層２の第１主面３においてｐ＋型フィールドリミット領域１４およびｐ－型低濃度領域２０を形成すべき領域をそれぞれ露出させている。絶縁層３０の除去工程の後、マスク４３は、除去されてもよい。
次に、図６Ｄを参照して、第２開口４４から露出する半導体層２の第１主面３に対して、ｐ－型低濃度領域２０のベースとなるｐ型不純物が注入される。
次に、図６Ｅを参照して、半導体層２に対して熱処理が施される。これにより、半導体層２の第１主面３の表層部に注入されたｐ型不純物が活性化される。この工程では、ｐ型不純物が半導体層２の内部に向かって拡散する。これにより、複数のｐ＋型フィールドリミット領域１４および複数のｐ－型低濃度領域２０が形成される。
ｐ＋型フィールドリミット領域１４に対する熱処理工程およびｐ－型低濃度領域２０に対する熱処理工程は、別々に行われてもよい。すなわち、ｐ－型低濃度領域２０のベースとなるｐ型不純物の注入工程（図６Ｄ参照）に先立って、ｐ＋型フィールドリミット領域１４に対する熱処理工程が実施されてもよい。
次に、図６Ｆを参照して、絶縁層３０の薄膜部３４が、第２開口４４から露出する半導体層２の第１主面３に形成される。絶縁層３０の薄膜部３４は、半導体層２の第１主面３に対する酸化処理法によって形成されてもよい。
次に、絶縁層３０の薄膜部３４が選択的に除去（パターニング）される。絶縁層３０の薄膜部３４の除去工程は、マスク（図示せず）を介するエッチング法によって行われてもよい。
これにより、ｐ＋型フィールドリミット領域１４をそれぞれ露出させる複数の第２コンタクト孔３２が形成される。その後、フィールド電極３６が形成される。以上を含む工程を経て、半導体装置１が製造される。
図７Ａ～図７Ｅは、図１の半導体装置１の第２製造方法を説明するための断面図である。ここでは、ｐ＋型フィールドリミット領域１４およびｐ－型低濃度領域２０の形成工程について具体的に説明する。
図７Ａを参照して、まず、半導体層２が準備される。次に、半導体層２の第１主面３に、絶縁層３０が形成される。絶縁層３０は、半導体層２の第１主面３に対する酸化処理法によって形成されてもよい。絶縁層３０は、ＣＶＤ法によって形成されてもよい。
次に、絶縁層３０が選択的に除去（パターニング）される。絶縁層３０の除去工程は、マスク４５を介するエッチング法によって行われてもよい。これにより、半導体層２の第１主面３を露出させる複数の第３開口４６が絶縁層３０に選択的に形成される。
複数の第３開口４６は、半導体層２の第１主面３において各ｐ＋型フィールドリミット領域１４および各ｐ－型低濃度領域２０を形成すべき領域をそれぞれ一括して露出させている。絶縁層３０の除去工程の後、マスク４５は、除去されてもよい。
次に、図７Ｂを参照して、半導体層２の第１主面３の上に、所定パターンを有するイオン注入マスク４７が形成される。イオン注入マスク４７は、絶縁層３０を被覆している。イオン注入マスク４７は、半導体層２の第１主面３においてｐ＋型フィールドリミット領域１４を形成すべき領域を露出させる第４開口４８を有している。
次に、第４開口４８から露出する半導体層２の第１主面３に対して、ｐ＋型フィールドリミット領域１４のベースとなるｐ型不純物が注入される。ｐ型不純物の注入工程の後、イオン注入マスク４７は、除去されてもよい。
次に、図７Ｃを参照して、半導体層２の第１主面３の上に、所定パターンを有するイオン注入マスク４９が形成される。イオン注入マスク４９は、絶縁層３０を被覆している。イオン注入マスク４９は、半導体層２の第１主面３においてｐ－型低濃度領域２０を形成すべき領域を露出させる第５開口５０を有している。
次に、図７Ｄを参照して、第５開口５０から露出する半導体層２の第１主面３に対して、ｐ－型低濃度領域２０のベースとなるｐ型不純物が注入される。ｐ型不純物の注入工程の後、イオン注入マスク４９は、除去されてもよい。
図７Ｃおよび図７Ｄの工程において、イオン注入マスク４９の形成工程は、省かれてもよい。すなわち、ｐ－型低濃度領域２０のベースとなるｐ型不純物は、絶縁層３０をイオン注入マスクとして半導体層２の第１主面３に注入されてもよい。
次に、図７Ｅを参照して、半導体層２に対して熱処理が施される。これにより、半導体層２の第１主面３の表層部に注入されたｐ型不純物が活性化される。この工程では、ｐ型不純物が半導体層２の内部に向かって拡散する。これにより、複数のｐ＋型フィールドリミット領域１４および複数のｐ－型低濃度領域２０が形成される。
ｐ＋型フィールドリミット領域１４に対する熱処理工程およびｐ－型低濃度領域２０に対する熱処理工程は、別々に行われてもよい。すなわち、ｐ－型低濃度領域２０のベースとなるｐ型不純物の注入工程（図７Ｄ参照）に先立って、ｐ＋型フィールドリミット領域１４に対する熱処理工程が実施されてもよい。
その後、図６Ｆと同様の工程が実施される。以上を含む工程を経て、半導体装置１が製造される。
図８は、本発明の第２実施形態に係る半導体装置６１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図８を参照して、フィールドリミット領域群１３は、第１領域６２および第２領域６３を含む。第１領域６２は、アクティブ領域６に近接する１つまたは複数のｐ＋型フィールドリミット領域１４を含む。第１領域６２は、この形態では、アクティブ領域６に近接する前半部分の複数（ここでは、４個）のｐ＋型フィールドリミット領域１４を含む。
第２領域６３は、第１領域６２に対してアクティブ領域６とは反対側の領域に形成された１つまたは複数のｐ＋型フィールドリミット領域１４を含む。第２領域６３は、この形態では、第１領域６２に対してアクティブ領域６とは反対側の領域に形成された後半部分の複数（ここでは、４個）のｐ＋型フィールドリミット領域１４を含む。
複数のｐ＋型フィールドリミット領域１４が奇数個の場合、中間部分のｐ＋型フィールドリミット領域１４は、第１領域６２に含められてもよいし、第２領域６３に含められてもよい。
フィールドリミット領域群１３が２つのｐ＋型フィールドリミット領域１４からなる場合、第１領域６２および第２領域６３は、それぞれ１つのｐ＋型フィールドリミット領域１４を含む。
半導体層２の周縁部において緩和すべき電界強度は、半導体層２の内方部において緩和すべき電界強度よりも小さい。第１領域６２内のｐ＋型フィールドリミット領域１４の個数、および、第２領域６３内のｐ＋型フィールドリミット領域１４の個数は、緩和すべき電界強度の大きさに基づいて設定され得る。
この形態では、フィールドリミット領域群１３の第１領域６２だけに、ｐ－型低濃度領域２０が形成されている。複数のｐ－型低濃度領域２０は、この形態では、第１領域６２に位置する複数のｐ＋型フィールドリミット領域１４に対して１対１対応の関係で形成されている。
つまり、全てのｐ＋型フィールドリミット領域１４に対してｐ－型低濃度領域２０が接続されている。第１領域６２に位置する任意のｐ＋型フィールドリミット領域１４に対して、ｐ－型低濃度領域２０が形成されていてもよい。
第１領域６２に位置する複数のｐ＋型フィールドリミット領域１４に対して、少なくとも１つのｐ－型低濃度領域２０が形成されていてもよい。つまり、第１領域６２に位置する複数のｐ＋型フィールドリミット領域１４に対して、１つまたは複数のｐ－型低濃度領域２０が形成されていてもよい。
前述の第１実施形態において述べた第１形態例、第２形態例、第３形態例または第４形態例、もしくは、それらのうちの任意の２つ以上が組み合わされた形態例は、第１領域６２に形成された複数のｐ－型低濃度領域２０に対して適用されてもよい。
以上、半導体装置６１によっても、半導体装置１について述べた効果と同様の効果を奏することができる。また、半導体装置６１によれば、ｐ－型低濃度領域２０が、フィールドリミット領域群１３の第１領域６２にだけ形成されている。このような構造は、たとえば、第１領域６２に形成されたｐ－型低濃度領域２０だけによって電界強度を十分に緩和できる場合において採用される。
この場合、第２領域６３に形成されるべきｐ－型低濃度領域２０を省くことができる。よって、半導体層２に対する外側領域７の専有面積の縮小による半導体装置１の微細化を図ることができる。
図９は、本発明の第３実施形態に係る半導体装置７１を示す断面図である。以下では、半導体装置６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図９を参照して、ｐ－型低濃度領域２０は、この形態では、フィールドリミット領域群１３の第１領域６２および第２領域６３にそれぞれ形成されている。
第１領域６２において、複数のｐ－型低濃度領域２０は、この形態では、第１領域６２に位置する複数のｐ＋型フィールドリミット領域１４に対して１対１対応の関係で形成されている。
第１領域６２において、複数のｐ－型低濃度領域２０は、互いに等しいｐ型不純物濃度で形成されていてもよい。第１領域６２において、複数のｐ－型低濃度領域２０は、互いに異なるｐ型不純物濃度で形成されていてもよい。
前述の第１実施形態において述べた第１形態例、第２形態例、第３形態例または第４形態例、もしくは、それらのうちの任意の２つ以上が組み合わされた形態例は、第１領域６２に形成された複数のｐ－型低濃度領域２０に対して適用されてもよい。
第２領域６３において、複数のｐ－型低濃度領域２０は、この形態では、第２領域６３に位置する複数のｐ＋型フィールドリミット領域１４のうちの任意の２つのｐ＋型フィールドリミット領域１４に対して１対１対応の関係で形成されている。
第２領域６３において、複数のｐ－型低濃度領域２０は、互いに等しいｐ型不純物濃度で形成されていてもよい。第２領域６３において、複数のｐ－型低濃度領域２０は、互いに異なるｐ型不純物濃度で形成されていてもよい。
前述の第１実施形態において述べた第１形態例、第２形態例、第３形態例または第４形態例、もしくは、それらのうちの任意の２つ以上が組み合わされた形態例は、第２領域６３に形成された複数のｐ－型低濃度領域２０に対して適用されてもよい。
第２領域６３に形成された１つまたは複数のｐ－型低濃度領域２０のｐ型不純物濃度は、第１領域６２に形成された１つまたは複数のｐ－型低濃度領域２０のｐ型不純物濃度よりも低くてもよい。
第２領域６３に形成された１つまたは複数のｐ－型低濃度領域２０の幅Ｗは、第１領域６２に形成された１つまたは複数のｐ－型低濃度領域２０の幅Ｗよりも小さくてもよい。
第２領域６３に形成された１つまたは複数のｐ－型低濃度領域２０の深さＤ２は、第１領域６２側に形成された１つまたは複数のｐ－型低濃度領域２０の深さＤ２よりも小さくてもよい。
第２領域６３に形成された１つまたは複数のｐ－型低濃度領域２０から拡がる空乏層の幅は、第１領域６２に形成された１つまたは複数のｐ－型低濃度領域２０から拡がる空乏層の幅よりも小さくてもよい。
以上、半導体装置７１によっても、半導体装置１について述べた効果と同様の効果を奏することができる。また、半導体装置７１によれば、フィールドリミット領域群１３の第１領域６２および第２領域６３のそれぞれにおいて、電界強度を緩和すべき領域に対して１つまたは複数のｐ－型低濃度領域２０を適切に形成できる。これにより、外側領域７において、機能素子８の電気的特性に応じた適切な設計を施すことができる。
図１０は、第１～第３実施形態に係る半導体装置１，６１，７１に適用される機能素子８の第１形態例を示す断面図である。以下では、半導体装置１，６１，７１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
機能素子８は、この形態例では、ｐｎ接合ダイオードを含む。ｐｎ接合ダイオードは、ｐ型不純物領域１１をアノードとし、半導体層２をカソードとするファーストリカバリダイオードである。
半導体層２の第２主面４の表層部には、ｎ＋型不純物領域８１が形成されている。主電極３５は、この形態例では、アノード電極８２として形成されている。半導体層２の第２主面４には、カソード電極８３が接続されている。
以上、機能素子８がｐｎ接合ダイオードを含む場合においても、半導体層２の破壊耐量の向上を図ることができる。機能素子８は、ｐｎ接合ダイオードに代えて、ショットキーバリアダイオードを含んでいてもよい。この場合、アノード電極８２およびｐ型不純物領域１１が、ショットキー接合される。
図１１は、第１～第３実施形態に係る半導体装置１，６１，７１に適用される機能素子８の第２形態例を示す断面図である。以下では、半導体装置１，６１，７１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
機能素子８は、この形態例では、トレンチゲート型のＭＩＳＦＥＴを含む。半導体層２の第２主面４の表層部には、ｎ＋型ドレイン領域８４が形成されている。半導体層２は、ｎ型ドレインドリフト領域８５として形成されている。主電極３５は、ソース電極８６として形成されている。半導体層２の第２主面４には、ドレイン電極８７が接続されている。
ｐ型不純物領域１１は、この形態例では、ＭＩＳＦＥＴのｐ型ボディ領域として形成されている。アクティブ領域６において半導体層２の第１主面３には、複数のトレンチゲート構造８８が形成されている。
複数のトレンチゲート構造８８は、平面視において任意の一方方向に沿って延びる帯状に形成されていてもよい。これにより、複数のトレンチゲート構造８８は、全体としてストライプ状に形成されていてもよい。複数のトレンチゲート構造８８に代えて、平面視において格子状の１つのトレンチゲート構造８８が形成されていてもよい。
各トレンチゲート構造８８は、半導体層２の第１主面３に形成されたゲートトレンチ８９を含む。各ゲートトレンチ８９は、ｐ型不純物領域１１を貫通している。各ゲートトレンチ８９の底部は、ｎ型ドレインドリフト領域８５に位置している。各ゲートトレンチ８９には、ゲート絶縁膜９０を挟んでゲート電極９１が埋め込まれている。
互いに隣り合うトレンチゲート構造８８の間の領域において、ｐ型不純物領域１１は、一方のトレンチゲート構造８８および他方のトレンチゲート構造８８によって共有されている。ｐ型不純物領域１１の表層部において各トレンチゲート構造８８の側方には、ｎ＋型ソース領域９２が形成されている。
各トレンチゲート構造８８の側方には、半導体層２の第１主面３側から第２主面４側に向けて、ｎ＋型ソース領域９２、ｐ型不純物領域１１およびｎ型ドレインドリフト領域８５がこの順に形成されている。ｐ型不純物領域１１のうち、ｎ＋型ソース領域９２およびｎ型ドレインドリフト領域８５の間の領域がＭＩＳＦＥＴのチャネル領域である。
ｐ型不純物領域１１の表層部には、ｐ＋型コンタクト領域９３がさらに形成されている。ｐ＋型コンタクト領域９３は、ｎ＋型ソース領域９２を貫通してｐ型不純物領域１１に電気的に接続されている。
アクティブ領域６において、半導体層２の第１主面３の上には、絶縁層９４が形成されている。絶縁層９４は、アクティブ領域６を選択的に被覆している。絶縁層９４には、ソースコンタクト孔９５が形成されている。ソースコンタクト孔９５は、ｎ＋型ソース領域９２およびｐ＋型コンタクト領域９３を露出させている。
主電極３５は、絶縁層９４の上からソースコンタクト孔９５に入り込んでいる。主電極３５は、ソースコンタクト孔９５内において、ｎ＋型ソース領域９２およびｐ＋型コンタクト領域９３に電気的に接続されている。
以上、機能素子８がトレンチゲート型のＭＩＳＦＥＴを含む場合においても、半導体層２の破壊耐量の向上を図ることができる。
図１２は、第１～第３実施形態に係る半導体装置１，６１，７１に適用される機能素子８の第３形態例を示す断面図である。以下では、半導体装置１，６１，７１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
機能素子８は、この形態例では、プレーナゲート型のＭＩＳＦＥＴを含む。半導体層２の第２主面４の表層部には、ｎ＋型ドレイン領域９６が形成されている。半導体層２は、ｎ型ドレインドリフト領域９７として形成されている。主電極３５は、ソース電極９８として形成されている。半導体層２の第２主面４には、ドレイン電極９９が接続されている。
アクティブ領域６において半導体層２の第１主面３の表層部には、複数のｐ型不純物領域１１が間隔を空けて形成されている。ｐ型不純物領域１１は、この形態例では、ＭＩＳＦＥＴのｐ型ボディ領域として形成されている。
複数のｐ型不純物領域１１は、平面視において任意の一方方向に沿って延びる帯状に形成されていてもよい。複数のｐ型不純物領域１１は、平面視において全体としてストライプ状に形成されていてもよい。
アクティブ領域６は、複数のｐ型不純物領域１１によって画定されている。また、アクティブ領域６は、ｐ＋型主接合領域１２により取り囲まれた領域によって画定されている。ｐ＋型主接合領域１２の内周縁は、ｐ型不純物領域１１に接続されていてもよい。
各ｐ型不純物領域１１の表層部には、ｎ＋型ソース領域１００が形成されている。ｎ＋型ソース領域１００は、各ｐ型不純物領域１１の周縁から内方領域に間隔を空けて形成されている。
各ｐ型不純物領域１１の表層部には、ｐ＋型コンタクト領域１０１が形成されている。ｐ＋型コンタクト領域１０１は、各ｐ型不純物領域１１の内方領域において、ｎ＋型ソース領域１００を貫通している。
アクティブ領域６において半導体層２の第１主面３の上には、複数のプレーナゲート構造１０２が形成されている。複数のプレーナゲート構造１０２は、平面視においてｐ型不純物領域１１に沿って延びる帯状に形成されている。
複数のプレーナゲート構造１０２は、平面視において全体としてストライプ状に形成されている。各プレーナゲート構造１０２は、半導体層２の第１主面３の上において互いに隣り合うｐ型不純物領域１１の間の領域の上に形成されている。
各プレーナゲート構造１０２は、ゲート絶縁膜１０３およびゲート電極１０４を含む積層構造を有している。ゲート電極１０４は、ゲート絶縁膜１０３を挟んでｎ型ドレインドリフト領域９７、ｐ型不純物領域１１およびｎ＋型ソース領域９２に対向している。
アクティブ領域６において、半導体層２の第１主面３の上には、絶縁層１０５が形成されている。絶縁層１０５は、アクティブ領域６を選択的に被覆している。絶縁層１０５には、ソースコンタクト孔１０６が形成されている。ソースコンタクト孔１０６は、ｎ＋型ソース領域１００およびｐ＋型コンタクト領域１０１を露出させている。
主電極３５は、絶縁層１０５の上からソースコンタクト孔１０６に入り込んでいる。主電極３５は、ソースコンタクト孔１０６内において、ｎ＋型ソース領域１００およびｐ＋型コンタクト領域１０１に電気的に接続されている。
以上、機能素子８がプレーナゲート型のＭＩＳＦＥＴを含む場合においても、半導体層２の破壊耐量の向上を図ることができる。
図１３は、第１～第３実施形態に係る半導体装置１，６１，７１に適用される機能素子８の第４形態例を示す断面図である。以下では、半導体装置１，６１，７１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
機能素子８は、この形態例では、第２形態例に係るトレンチゲート型のＭＩＳＦＥＴに代えて、トレンチゲート型のＩＧＢＴを含む（図１１も併せて参照）。つまり、半導体層２の第２主面４の表層部には、ｎ＋型ドレイン領域８４に代えて、ｐ＋型コレクタ領域１０７が形成されている（図１１も併せて参照）。
この場合、第２形態例に係るＭＩＳＦＥＴの「ソース」が、ＩＧＢＴの「エミッタ」に読み替えられる。また、第２形態例に係るＭＩＳＦＥＴの「ドレイン」が、ＩＧＢＴの「コレクタ」に読み替えられる。
以上、機能素子８がトレンチゲート型のＩＧＢＴを含む場合においても、半導体層２の破壊耐量の向上を図ることができる。
図１４は、第１～第３実施形態に係る半導体装置１，６１，７１に適用される機能素子８の第５形態例を示す断面図である。以下では、半導体装置１，６１，７１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
機能素子８は、この形態例では、第３形態例に係るプレーナゲート型のＭＩＳＦＥＴに代えて、プレーナゲート型のＩＧＢＴを含む（図１２も併せて参照）。つまり、半導体層２の第２主面４の表層部には、ｎ＋型ドレイン領域９６に代えて、ｐ＋型コレクタ領域１０８が形成されている（図１２も併せて参照）。
この場合、第３形態例に係るＭＩＳＦＥＴの「ソース」が、ＩＧＢＴの「エミッタ」に読み替えられる。また、第３形態例に係るＭＩＳＦＥＴの「ドレイン」が、ＩＧＢＴの「コレクタ」に読み替えられる。
以上、機能素子８がプレーナゲート型のＩＧＢＴを含む場合においても、半導体層２の破壊耐量の向上を図ることができる。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
第１～第３実施形態では、複数のｐ＋型フィールドリミット領域１４が形成された例について説明した。しかし、ｐ＋型フィールドリミット領域１４が１つだけしか形成されていない構造が採用されてもよい。このような構造でも、ｐ＋型フィールドリミット領域１４に対してｐ－型低濃度領域２０を形成することによって、電界集中の抑制効果を得ることができる。
第１～第３実施形態において、各第２コンタクト孔３２は、対応するｐ＋型フィールドリミット領域１４に加えて、対応するｐ－型低濃度領域２０を選択的に露出させていてもよい。この場合、各フィールド電極３６は、ｐ＋型フィールドリミット領域１４およびｐ－型低濃度領域２０に接続されていてもよい。
第１～第３実施形態において、主電極３５は、ｐ＋型主接合領域１２に加えて、ｐ－型主接合低濃度領域２１に接続されていてもよい。
第１～第３実施形態では、半導体層２がｎ型のＦＺ基板からなる単層構造を有している例について説明した。しかし、半導体層２は、シリコン製の半導体基板およびｎ型のシリコン製のエピタキシャル層を含む積層構造を有していてもよい。エピタキシャル層は、半導体基板の上に形成される。
この場合、エピタキシャル層がｎ型不純物領域１０となる。半導体層２の第２主面４の表層部にｎ型不純物領域が形成される場合、当該ｎ型不純物領域は、ｎ型半導体基板によって形成されてもよい。また、半導体層２の第２主面４の表層部にｐ型不純物領域が形成される場合、当該ｐ型不純物領域は、ｐ型半導体基板によって形成されてもよい。
この出願は、２０１７年５月８日に日本国特許庁に提出された特願２０１７－０９２４２３号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ 半導体装置
２ 半導体層
６ アクティブ領域
７ 外側領域
８ 機能素子
１０ ｎ型不純物領域
１１ ｐ－型不純物領域
１２ ｐ＋型主接合領域
１３ フィールドリミット領域群
１４ ｐ＋型フィールドリミット領域
２０ ｐ－型低濃度領域
２１ ｐ－型主接合低濃度領域
６１ 半導体装置
６２ フィールドリミット領域群の第１領域
６３ フィールドリミット領域群の第２領域
７１ 半導体装置

Claims (17)

  1. 主面を有し、アクティブ領域を含む半導体層と、
    前記半導体層の前記主面の表層部に形成された第１導電型の第１不純物領域と、
    前記第１不純物領域の表層部において前記アクティブ領域の周縁に沿って形成された第２導電型のフィールドリミット領域と、
    前記フィールドリミット領域の第２導電型不純物濃度よりも低い第２導電型不純物濃度を有し、前記第１不純物領域の表層部において前記フィールドリミット領域に対して前記アクティブ領域とは反対側の領域で前記フィールドリミット領域の周縁に沿って形成された第２導電型の低濃度領域と、を含み、
    前記アクティブ領域から離れる方向に沿って間隔を空けて形成された複数の前記フィールドリミット領域を有するフィールドリミット領域群をさらに含み、
    前記低濃度領域は、複数の前記フィールドリミット領域のうちの少なくとも１つに対して少なくとも１つ形成されており、
    前記フィールドリミット領域群は、前記アクティブ領域に近接する領域に形成された１つまたは複数の前記フィールドリミット領域を有する第１領域、および、前記第１領域に対して前記アクティブ領域とは反対側の領域に形成された１つまたは複数の前記フィールドリミット領域を有する第２領域を含み、
    前記低濃度領域は、前記第１領域に形成された１つまたは複数の前記フィールドリミット領域に対して１つまたは複数形成されており、
    前記低濃度領域は、前記第２領域に形成された１つまたは複数の前記フィールドリミット領域に対して１つまたは複数形成されており、
    前記第２領域に形成された１つまたは複数の前記低濃度領域の第２導電型不純物濃度は、前記第１領域に形成された１つまたは複数の前記低濃度領域の第２導電型不純物濃度よりも低い、半導体装置。
  2. 前記アクティブ領域から離れる方向に関して、前記第２領域に形成された１つまたは複数の前記低濃度領域の幅は、前記第１領域に形成された１つまたは複数の前記低濃度領域の幅よりも小さい、請求項１に記載の半導体装置。
  3. 前記半導体層の厚さ方向に関して、前記第２領域に形成された１つまたは複数の前記低濃度領域の深さは、前記第１領域に形成された１つまたは複数の前記低濃度領域の深さよりも小さい、請求項１または２に記載の半導体装置。
  4. 前記第２領域に形成された１つまたは複数の前記低濃度領域から拡がる空乏層の幅は、前記第１領域に形成された１つまたは複数の前記低濃度領域から拡がる空乏層よりも小さ
    い、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記低濃度領域は、複数の前記フィールドリミット領域に対して１対１対応の関係で複数形成されている、請求項１に記載の半導体装置。
  6. 複数の前記低濃度領域は、前記アクティブ領域から離れるに従って第２導電型不純物濃度が漸減する態様で形成されている、請求項５に記載の半導体装置。
  7. 複数の前記低濃度領域は、前記アクティブ領域から離れるに従って幅が漸減する態様で形成されている、請求項５または６に記載の半導体装置。
  8. 複数の前記低濃度領域は、前記アクティブ領域から離れるに従って深さが漸減する態様で形成されている、請求項５～７のいずれか一項に記載の半導体装置。
  9. 複数の前記低濃度領域は、前記アクティブ領域から離れるに従って空乏層幅が漸減する態様で形成されている、請求項５～８のいずれか一項に記載の半導体装置。
  10. 前記第１不純物領域の表層部において前記アクティブ領域および前記フィールドリミット領域の間の領域に形成された第２導電型の主接合領域をさらに含む、請求項１に記載の半導体装置。
  11. 前記主接合領域の第２導電型不純物濃度よりも低い第２導電型不純物濃度を有し、前記第１不純物領域の表層部において前記主接合領域の周縁に沿うように前記主接合領域および前記フィールドリミット領域の間の領域に形成された主接合低濃度領域をさらに含む、請求項１０に記載の半導体装置。
  12. 前記主接合低濃度領域は、前記主接合領域に電気的に接続されている、請求項１１に記載の半導体装置。
  13. 前記主接合低濃度領域は、前記フィールドリミット領域に電気的に接続されている、請求項１１または１２に記載の半導体装置。
  14. 前記主接合低濃度領域は、前記低濃度領域の第２導電型不純物濃度と等しい第２導電型不純物濃度を有している、請求項１１～１３のいずれか一項に記載の半導体装置。
  15. 前記低濃度領域は、前記フィールドリミット領域に電気的に接続されている、請求項１に記載の半導体装置。
  16. 前記低濃度領域の底部は、前記半導体層の厚さ方向に関して、前記フィールドリミット領域の底部よりも浅い領域に形成されている、請求項１に記載の半導体装置。
  17. 前記フィールドリミット領域は、前記アクティブ領域を取り囲んでおり、
    前記低濃度領域は、前記フィールドリミット領域を取り囲んでいる、請求項１に記載の半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7258668B2 (ja) * 2019-06-13 2023-04-17 三菱電機株式会社 半導体装置、及び、半導体装置の製造方法
JPWO2021261222A1 (ja) 2020-06-26 2021-12-30
WO2021261222A1 (ja) * 2020-06-26 2021-12-30 ローム株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073740A (ja) 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2011243999A (ja) 2003-01-15 2011-12-01 Cree Inc 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法
JP2013038329A (ja) 2011-08-10 2013-02-21 Toshiba Corp 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137368A (ja) 1984-12-10 1986-06-25 Hitachi Ltd 半導体装置
JP4684505B2 (ja) 2001-11-26 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置および電力変換装置
EP2341528A1 (en) * 2010-01-05 2011-07-06 ABB Technology AG Power Semiconductor Device and its manufacturing method
NL1039048C2 (nl) 2011-09-17 2013-03-25 Henri Peteri Beheer Bv Zeeppomp.
JP5637154B2 (ja) * 2012-02-22 2014-12-10 トヨタ自動車株式会社 半導体装置
WO2014013821A1 (ja) * 2012-07-18 2014-01-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2014054319A1 (ja) * 2012-10-02 2016-08-25 三菱電機株式会社 半導体装置およびその製造方法
CN104756258B (zh) * 2012-10-11 2017-07-18 三菱电机株式会社 半导体器件及其制造方法
CN203026509U (zh) * 2012-11-30 2013-06-26 中国科学院微电子研究所 一种半导体功率器件
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
JP6341331B2 (ja) * 2015-03-17 2018-06-13 富士電機株式会社 半導体装置および半導体装置の製造方法
US10332990B2 (en) * 2015-07-15 2019-06-25 Fuji Electric Co., Ltd. Semiconductor device
JP6597102B2 (ja) * 2015-09-16 2019-10-30 富士電機株式会社 半導体装置
JP6626694B2 (ja) 2015-11-17 2019-12-25 富士紡ホールディングス株式会社 研磨パッド及びその製造方法
JP6855700B2 (ja) * 2016-08-05 2021-04-07 富士電機株式会社 半導体装置およびその製造方法
CN106409884B (zh) * 2016-11-07 2019-06-28 株洲中车时代电气股份有限公司 一种功率半导体器件终端结构
JP6637012B2 (ja) * 2016-11-10 2020-01-29 ローム株式会社 半導体装置
US10347714B2 (en) * 2016-11-10 2019-07-09 Rohm Co., Ltd. Semiconductor device
JP6947281B2 (ja) * 2018-02-14 2021-10-13 富士電機株式会社 半導体装置
JP7150539B2 (ja) * 2018-09-15 2022-10-11 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011243999A (ja) 2003-01-15 2011-12-01 Cree Inc 炭化ケイ素半導体デバイスのためのエッジ終端構造及びその製造方法
JP2006073740A (ja) 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2013038329A (ja) 2011-08-10 2013-02-21 Toshiba Corp 半導体装置

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