KR20080095768A - 반도체 장치 - Google Patents

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KR20080095768A
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마사아키 노다
도모나리 오오타
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파나소닉 주식회사
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Abstract

내압을 저하시키지 않고 온 저항을 저감할 수 있고, 또한 칩 크기를 축소시킬 수 있는 반도체 장치를 제공한다.
N형 불순물 영역으로 이루어지는 N-층(6)에는 P형 불순물 영역으로 이루어지는 보디층(2)이 형성되어 있다. 또한, 복수의 트렌치(21)가 보디층(2)의 주표면측으로부터 보디층(2)을 관통하는 상태로 형성되어 있다. 트렌치(21) 내에는 게이트 절연막(7) 및 게이트 전극(8)이 형성되어 있다. 또한, 보디층(2)의 주표면에는 P형 불순물 영역으로 이루어지는 콘택트층(1)과, N형 불순물 영역으로 이루어지는 에미터층(4)이 형성되어 있다. 또한, N-층(6)의 주표면에는 보디층(2)으로부터 이간되어 형성되며, P형 불순물 영역으로 이루어지는 복수의 플로팅 링층(3)이 형성되어 있다. 그리고, 평면에서 보았을 때 보디층(2)에 포함되는 영역 내의 보디층(2)과 N-층(6) 사이에는 N형 불순물 영역으로 이루어지는 웰층(5)이 형성되어 있다.
Figure P1020080036057
바이폴라 트랜지스터, 반도체 장치, 반도체층, 홈 형성 영역, 게이트 전극, 콘택트층, 에미터층, 불순물 영역

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 특히 절연 게이트형 바이폴라 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
종래 전력용의 반도체 장치로서 절연 게이트형 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)가 사용되고 있다. 이러한 IGBT의 구조로서 기판 표면에 게이트 전극이 매설된 트렌치를 구비한 구조가 널리 알려져 있다.
도 16은 나중에 게재하는 특허 문헌 1에 개시되어 있는 기판 표면에 게이트 전극이 매설된 트렌치를 구비한 종래의 IGBT의 구조를 도시한 평면도이다. 또한, 도 17은 도 16의 X-X선의 단면 구조를 도시한 단면도이고, 도 18은 도 16의 Y-Y선의 단면 구조를 도시한 단면도이다. 또한, 도 16∼도 18은 개략도이며, 각 부분의 치수비는 현실의 치수비를 나타내고 있지 않다.
도 17 및 도 18에 도시한 바와 같이, 종래의 IGBT는, 고농도의 P형 불순물 영역으로 이루어지는 컬렉터층(112) 상에 고농도의 N형 불순물 영역으로 이루어지는 버퍼층(111)을 사이에 두고 저농도의 N형 불순물 영역으로 이루어지는 N-층(106) 이 배열 설치되어 있다. N-층(106)의 표면부에는 N형 불순물 영역으로 이루어지는 웰층(105)이 형성되어 있으며, 웰층(105)의 표면부에 P형 불순물 영역으로 이루어지는 보디층(102)이 형성되어 있다. 보디층(102)에는 보디층(102)을 관통하여 웰층(105)에 도달하는 복수의 트렌치(121)가 형성되어 있다. 트렌치(121)의 내부에는 트렌치(121)의 내면에 형성된 게이트 절연막(107)을 사이에 두고 폴리실리콘 등으로 이루어지는 게이트 전극(108)이 충전되어 있다. 또한, 도 16 내지 도 18에 도시한 바와 같이, 각 게이트 전극(108)(트렌치(121))은 소정 방향으로 연속되어 형성되어 있다. 컬렉터층(112)의 하면에는 컬렉터 전극(113)이 설치되어 있다.
또한, 도 16 및 도 17에 도시한 바와 같이, 보디층(102) 주표면의 트렌치(121)와 접촉하는 위치에는 트렌치(121)를 따라 고농도의 N형 불순물 영역으로 이루어지는 에미터층(104)이 각각 형성되어 있다. 또한, 인접하는 트렌치(121) 사이에 형성된 각 에미터층(104) 사이에는 고농도의 P형 불순물 영역으로 이루어지는 콘택트층(101)이 트렌치(121)를 따라 형성되어 있다. 에미터층(104) 및 콘택트층(101)의 상면에는 에미터층(104)과 콘택트층(101)의 쌍방에 전기적으로 접속하는 에미터 전극(114)이 설치되어 있다. 또한, 게이트 전극(108)과 에미터 전극(114) 사이에는 산화막(109)이 개재되어 있으며, 게이트 전극(108)과 에미터 전극(114)은 전기적으로 절연되어 있다. 또한, 도 16 및 도 18에 도시한 바와 같이, 각 게이트 전극(108)은 연결 전극(115)에 의해 서로 전기적으로 접속되어 있다.
한편, 도 16 내지 도 18에 도시한 바와 같이, 높은 내압이 요구되는 IGBT에 서는 복수의 트렌치(121)가 형성된 보디층(102)의 주위에 보디층(102)과 이간되어 고농도의 P형 불순물 영역으로 이루어지는 복수의 플로팅 링층(103(103a, 103b, 103c))이 형성되어 있다. 또한, 최외주의 플로팅 링층(103c)의 주위에는 플로팅 링층(103c)과 이간되어 고농도의 N형 불순물 영역으로 이루어지는 채널 스토퍼층(110)이 형성되어 있다.
이상의 구성을 갖는 IGBT에서는 트렌치(121)를 따라 형성된 N형의 에미터층(104), P형의 보디층(102), N형의 웰층(105) 및 N-층(106)이 N채널형의 MOS형 트랜지스터를 구성하고 있다(도 17 참조). 또한, P형의 콘택트층(101), P형의 보디층(102), N형의 웰층(105), N-층(106), N형의 버퍼층(111) 및 P형의 컬렉터층(112)은 PNP형의 바이폴라 트랜지스터를 구성하고 있다(도 17 참조). IGBT는 이들 MOS형 트랜지스터과 PNP형 트랜지스터의 복합 동작에 의해 동작한다.
예컨대, 에미터 전극(114)에 마이너스 전위를 인가함과 아울러 컬렉터 전극(113)에 플러스 전위를 인가한 상태에서 게이트 전극(108)에 에미터 전극(114)보다 큰 플러스 전위를 인가한다. 이 경우, P형의 보디층(102)의 게이트 절연막(107)에 접하는 면에 반전층이 형성된다. 이에 따라 MOS형 트랜지스터가 온 상태가 되어 MOS형 트랜지스터에 전자 전류가 흐른다. 이 전자 전류는 전술한 PNP형 트랜지스터의 베이스 전류로서 기능한다. 즉, 전자 전류가 흐르면 PNP형 트랜지스터가 온 상태로 되어 컬렉터 전극(113)과 에미터 전극(114) 사이에 정공 전류가 흐른다.
이상과 같이 IGBT는 MOS형 트랜지스터의 전자 전류가 흐르면 PNP형 트랜지스터에 베이스 전류가 공급되어 PNP형 트랜지스터가 온 상태로 된다. 따라서, IGBT는 게이트 전극(108)의 전압을 제어하여 MOS형 트랜지스터의 온 상태와 오프 상태를 전환함으로써 PNP형 트랜지스터의 온 상태와 오프 상태가 전환된다.
또한, 전술한 구성에 있어서, 웰층(105)은 N-층(106)으로부터 보디층(102)을 향하는 방향으로 정공에 대한 포텐셜 장벽을 형성하는 기능을 가지고 있다. 즉, 온 상태에 있어서, 컬렉터층(112)에서 보디층(102) 쪽으로 흐르는 정공은 웰층(105)의 부분에서 밀도가 증가한다. 이 결과, IGBT의 온 저항을 저하시킬 수 있다. 따라서, 웰층(105)을 형성함으로써 동일한 칩 크기라면 IGBT의 온 저항을 보다 작게 할 수 있다. 바꾸어 말하면, 동일한 온 저항을 갖는 IGBT를 형성한 경우, 웰층(105)을 형성함으로써 칩 크기를 작게 할 수 있다. 이러한 웰층(105)은 보다 넓은 범위에 있어서 정공 밀도를 증가시킬수록 온 저항을 낮게 할 수 있다. 따라서, 웰층(105)은 도 16에 도시한 바와 같이, 평면에서 보았을 때 보디층(102)의 전체 영역에 걸쳐 보디층(102)을 완전히 포함하는 상태에서 형성되어 있다.
특허 문헌 1: 일본 특허 공개 평 8-316479호 공보
그러나, 전술한 바와 같은 웰층(105)을 형성하면, 게이트 오프시의 컬렉터-에미터간 내압(BVCES)이 낮아지는 것이 확인된 바 있다.
도 19는 게이트 오프시에 컬렉터 전극(113)에 역방향 전압을 인가한 경우의 포텐셜 분포를 모식적으로 도시한 단면도이다. 도 19에서는 등포텐셜선을 파선으로 도시하였다. 도 19에 도시한 바와 같이, 게이트 오프 상태에서 컬렉터 전극(113)에 역방향 전압을 인가한 경우, 등포텐셜선은 P형의 보디층(102)의 형상을 따른 형상이 된다. 또한, 보디층(102) 바닥부의 코너부(도 19의 화살표 부분(A))에 있어서 등포텐셜선은 보디층(102)의 형상을 따라 크게 굽어 있다. 이 경우, 보디층(102) 바닥부의 코너부에 있어서 전계 집중이 발생하기가 쉽다. 따라서, 전술한 구조를 갖는 IGBT에서는 보디층(102) 바닥부의 코너부의 P형 보디층(102)과 N형 웰층(105)에 의해 구성되는 PN 접합부에 있어서 전계 집중에 의한 브레이크 다운이 최초로 발생한다. 즉, 보디층(102) 바닥부의 코너부의 PN 접합부에 있어서 브레이크 다운이 발생하는 전압(PN 접합 내압)에 의해 게이트 오프시의 컬렉터-에미터간 내압(BVCES)이 정해진다.
PN 접합부가 편측 계단 접합(N형 영역이 저농도측)인 경우, PN 접합 내압(VBR)은 실리콘의 비유전률(Ks), 전자사태 항복 임계 전계(Ecrit), N형 영역 불순물 농도(CB), 진공의 유전률(ε0), 전자의 전하량(q)을 이용하여 하기 수학식 1로 표현 할 수 있다.
VBR=Ksε0Ecrit 2/2qCB …(1)
수학식 1에 나타낸 바와 같이, PN 접합 내압(VBR)은 N형 영역 불순물 농도(CB)에 반비례한다. 따라서, N형 영역 불순물 농도(CB)가 높을수록 PN 접합 내압(VBR)은 저하한다. 게이트 오프시의 컬렉터-에미터간 내압(BVCES)의 보증 내압에 따라 다르기 때문에 일괄적으로 이렇다 할 수 없으나, 전술한 구조를 갖는 IGBT에서는 웰층(105)의 불순물 농도는 N-층(106)의 불순물 농도보다 1.5배 이상의 높은 농도로 설정되어 있다. 따라서, 웰층(105)을 형성함으로써 IGBT의 온 저항을 작게 할 수 있는데, 한편으로 컬렉터-에미터간 내압(BVCES)이 저하한다는 결점이 있다.
또한, 상기 종래 구조에서는 게이트 오프 상태에서 컬렉터 전극에 역방향 전압을 인가하는 경우, 컬렉터 전압(Vc)을 증가시켜 가면 보디층(102)과 웰층(105)에 의해 구성되는 PN 접합부로부터 보디층(102) 내 및 웰층(105) 내로 공핍층이 신장되어 간다. 그리고, 컬렉터 전압(Vc)을 더 증가시키면 웰층(105) 내로 신장된 공핍층은 N-층(106) 안을 퍼져나가 가장 내측의 플로팅 링층(103a)에 도달한다. 플로팅 링층(103)은 불순물의 표면 농도가 18승 이상인 불순물 영역으로 구성되어 있기 때문에 플로팅 링층(103) 안은 대략 등전위가 된다. 따라서, 가장 내측의 플로팅 링층(103a)에 도달한 공핍층은 플로팅 링층(103a)을 넘어서서 플로팅 링층(103a)과 다음 플로팅 링층(103b) 사이의 N-층(106) 속을 신장되어 간다. 그리고, 컬렉터 전압(Vc)(컬렉터-에미터간의 전위차)이 정격 전압에 도달하였을 때에는 공핍층단은 채널 스토퍼층(110)의 근방에 도달한다.
따라서, 보디층(102)과 채널 스토퍼층(110) 사이의 거리(N-층(106)의 합계 폭)는 컬렉터-에미터 사이에 정격 전압을 인가하였을 때의 공핍층의 신장량에 기초하여 결정된다. 즉, 컬렉터-에미터 사이에 정격 전압을 인가하였을 때 공핍층이 채널 스토퍼층(110) 가까이에 도달하는 상태로 N-층(106)의 합계 폭이 결정된다.
PN 접합부가 편측 계단 접합(N형 영역이 저농도측)인 경우, 공핍층 폭(W)은 컬렉터 인가 전압(VC)을 이용하여 하기의 수학식 2로 표현할 수 있다.
W=(2KSε0VC/qCB)1/2 …(2)
수학식 2에 나타낸 바와 같이, 공핍층 폭(W)은 N형 영역 불순물 농도(CB)의 제곱근에 반비례한다. 따라서, N형 영역 불순물 농도(CB)가 높을수록 공핍층 폭(W)은 작아진다. 전술한 종래 구성에서는 복수의 플로팅 링층(103) 사이는 N-층(106)으로 구성되어 있다. 예컨대, 300V 정도의 컬렉터-에미터간 내압을 갖는 IGBT에서 는 N-층(106)의 불순물 농도는 14승 차수의 농도이다.
상기 종래 구성에서는 N-층(106)의 농도가 낮기 때문에 N-층(106) 내의 공핍층의 신장량이 크다(수학식 2 참조). 따라서, 보디층(102)과 채널 스토퍼층(110) 사이의 N-층(106)의 합계 폭이 커진다. 예컨대, 컬렉터-에미터간 내압(BVCES)이 300V 정도인 IGBT에서는 보디층(102) 단부터 채널 스토퍼층(110)까지의 N-층(106)의 합계 폭은 200μm 정도로 할 필요가 있다. 따라서, 칩 크기가 커진다는 결점이 있었다.
이상과 같이 종래의 IGBT에서는 컬렉터-에미터간 내압을 저하시키지 않고 온 저항을 저감하기는 어려웠다. 이에 더하여, 원하는 컬렉터-에미터간 내압을 실현하면 칩 크기를 작게 할 수 없었다.
본 발명은 상기 종래의 사정을 감안하여 제안된 것으로서, 컬렉터-에미터간 내압을 저하시키지 않고 온 저항을 저감할 수 있고, 또한 칩 크기를 축소시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 하고 있다.
전술한 과제를 해결하기 위하여, 본 발명은 이하의 기술적 수단을 채용하고 있다. 먼저 본 발명은, 절연 게이트형 바이폴라 트랜지스터를 포함하는 반도체 장치를 전제로 하고 있다. 그리고, 본 발명에 따른 반도체 장치는 제1 도전형 불순물 영역으로 이루어지는 제1 반도체층을 구비한다. 상기 제1 반도체층에는 제2 도 전형의 불순물 영역으로 이루어지는 보디층(제2 반도체층)이 형성되어 있다. 또한, 복수의 홈 형성 영역(트렌치)이 보디층의 주표면측으로부터 보디층을 관통하는 상태로 형성되어 있다. 홈 형성 영역 내에는 게이트 절연막 및 게이트 전극이 형성되어 있다. 또한, 보디층의 주표면에는 제2 도전형의 불순물 영역으로 이루어지는 콘택트층과, 제1 도전형 불순물 영역으로 이루어지는 에미터층이 형성되어 있다. 한편, 제1 반도체층의 주표면에는 보디층으로부터 이간되어 형성되며, 제2 도전형의 불순물 영역으로 이루어지는 복수의 플로팅 링층(제3 반도체층)이 형성되어 있다. 그리고, 평면에서 보았을 때 보디층에 포함되는 영역 내의 보디층과 제1 반도체층 사이에는 제1 도전형 불순물 영역으로 이루어지는 웰층(제4 반도체층)이 형성되어 있다. 또한, 컬렉터층은 예컨대, N-층의 보디층과 반대측의 위치에 고농도의 제1 도전형 불순물 영역으로 이루어지는 버퍼층을 사이에 두고 형성할 수 있다.
본 구성에 따르면, 웰층에 의해 내압을 저하시키지 않고 반도체 장치의 온 저항을 감소시킬 수 있다. 또한, 상기 웰층은 평면에서 보았을 때 복수의 홈 형성 영역의 최외단보다 내측에 형성할 수도 있다.
상기 반도체 장치는 플로팅 링층을 포함하는 제1 도전형 불순물 영역으로 이루어지는 제2 웰층(제5 반도체층)을 더 구비할 수도 있다. 이 반도체 장치에 따르면, 칩 크기를 보다 작게 할 수 있다.
예컨대, 제2 웰층은 플로팅 링층에 대하여 개별적으로 형성할 수 있다. 이 경우, 각 제2 웰층은 각각 이간되어 형성될 수도 있고 중첩되는 상태에서 형성될 수도 있다. 또한, 평면에서 보았을 때 플로팅 링층의 양측에 존재하는 제2 웰층의 폭은 보디층에 가까운 쪽보다 보디층에서 먼 쪽이 크게 구성되는 것이 바람직하다. 또한 평면에서 보았을 때 플로팅 링층의 측방에 존재하는 제2 웰층의 폭 중 적어도 하나를 해당 제2 웰층보다 보디층에 가까운 쪽에 존재하는 다른 제2 웰층의 폭보다 크게 구성하는 것이 바람직하다.
또한, 보디층 및 플로팅 링층은 동일한 불순물 영역 형성 공정으로 형성할 수 있다. 또한, 웰층 및 제2 웰층도 동일한 불순물 영역 형성 공정으로 형성할 수 있다.
본 발명에 따르면, 절연 게이트형 바이폴라 트랜지스터의 컬렉터-에미터간 내압의 저하를 방지하면서 온 저항을 저감할 수 있다. 즉, 동일한 온 저항을 실현하는 경우라면, 종래에 비하여 컬렉터-에미터간 내압을 향상시킬 수 있다. 또한, 동일한 온 저항을 실현하는 경우라면, 종래에 비하여 보디층부터 플로팅 링층의 외측에 형성되는 채널 스토퍼층까지의 거리를 작게 할 수 있어 칩 크기를 축소시킬 수도 있다.
특히, 웰층을 평면에서 보았을 때 보디층에 포함되면서 홈 형성 영역의 최외단보다 작은 범위로 형성함으로써 웰층의 불순물 농도를 증가시킨 경우의 컬렉터-에미터간 내압의 저하를 보다 억제할 수 있다. 이 구성에서는, 컬렉터-에미터간 내압을 저하시키지 않고 웰층의 불순물 농도를 보다 높게 할 수 있다. 이 결과, 컬렉터-에미터간 내압을 저하시키지 않고 온 저항을 낮출 수 있다. 또한, 동일한 온 저항을 실현하는 경우라면, 종래에 비하여 보디층과 채널 스토퍼층 사이의 거리를 작게 할 수 있어 칩 크기를 축소시킬 수도 있다.
더욱이 플로팅 링층을 포함하는 제2 웰층을 구비함으로써 보디층과 채널 스토퍼층 사이의 거리를 작게 할 수 있다. 즉, 칩 크기를 작게 할 수 있다. 이 경우, 평면에서 보았을 때 플로팅 링층의 양측에 존재하는 제2 웰층의 폭을 보디층에 가까운 쪽보다 보디층에서 먼 쪽을 크게 하면 보디층과 채널 스토퍼층 사이의 거리를 보다 작게 할 수 있다. 또한, 평면에서 보았을 때 플로팅 링층의 측방에 존재하는 제2 웰층의 폭 중 적어도 하나를 해당 제2 웰층보다 보디층에 가까운 쪽에 존재하는 다른 제2 웰층의 폭보다 크게 한 구성에서는 보디층과 채널 스토퍼층 사이의 거리를 더 작게 할 수 있다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 상세하게 설명한다. 이하의 실시 형태에서는 N채널형의 MOS형 트랜지스터와 PNP형 트랜지스터에 의해 구성되는 IGBT를 포함하는 반도체 장치로서 본 발명을 구체화하고 있다. 또한, P채널형의 MOS형 트랜지스터와 NPN형 트랜지스터에 의해 구성되는 IGBT를 포함하는 반도체 장치에 대해서도 불순물 영역의 도전형을 반대로 함으로써 이하의 설명을 동일하게 적용할 수 있다. 또한, 이하의 실시 형태에서는 에미터 전극과 컬렉터 전극이 각각 서로 다른 면에 형성된 종형의 IGBT를 구비한 반도체 장치를 설명한다.
(제1 실시 형태)
도 1은 본 발명에 따른 제1 실시 형태의 반도체 장치의 구조를 도시한 평면도이다. 또한, 도 2는 도 1의 X-X선의 단면 구조를 도시한 단면도이고, 도 3은 도 1의 Y-Y선의 단면 구조를 도시한 단면도이다. 또한, 도 1∼도 3은 개략도이며, 각 부분의 치수비는 현실의 치수비를 나타내는 것이 아니다.
도 2 및 도 3에 도시한 바와 같이, 본 실시 형태의 반도체 장치는 저농도의 N형 불순물 영역으로 이루어지는 N-층(6)(제1 반도체층)을 구비하고 있다. 해당 N-층(6)의 하방에는 고농도의 N형 불순물 영역으로 이루어지는 버퍼층(11)을 사이에 두고 고농도의 P형 불순물 영역으로 이루어지는 컬렉터층(12)이 형성되어 있다. 또한, 컬렉터층(12)의 하면에는 컬렉터 전극(13)이 설치되어 있다.
한편, N-층(6)의 상부에는 P형 불순물 영역으로 이루어지는 보디층(2)(제2 반도체층)이 형성되어 있다. 보디층(2)에는 보디층(2)의 주표면측으로부터 보디층(2)을 관통하는 복수의 트렌치(21)(홈 형성 영역)가 소정 간격으로 형성되어 있다. 트렌치(21)의 내부에는 트렌치(21)의 내면에 형성된 산화막 등의 게이트 절연막(7)을 사이에 두고 폴리실리콘 등으로 이루어지는 게이트 전극(8)이 충전되어 있다. 또한, 도 1에 도시한 바와 같이, 게이트 전극(8)(트렌치(21))은 도 2에 있어서 지면에 수직인 방향으로 연속되어 형성되어 있다.
또한, 도 1 및 도 2에 도시한 바와 같이, 보디층(2)의 주표면에는 각 트렌치(21)를 따라 트렌치(21)에 접하는 고농도의 N형 불순물 영역으로 이루어지는 에미터층(4)이 형성되어 있다. 또한, 인접하는 트렌치(21) 사이에 형성된 각 에미터 층(4) 사이에는 고농도의 P형 불순물 영역으로 이루어지는 콘택트층(1)이 트렌치(21)를 따라 형성되어 있다.
더욱이 도 1∼도 3에 도시한 IGBT는 에미터층(4)과 콘택트층(1)의 상면에 에미터층(4)과 콘택트층(1)의 쌍방에 전기적으로 접속하는 에미터 전극(14)이 설치되어 있다. 게이트 전극(8)과 에미터 전극(14) 사이에는 산화막(9)이 개재되어 있으며, 게이트 전극(8)과 에미터 전극(14)은 전기적으로 절연되어 있다. 또한, 도 1에서는 에미터 전극(14)이 존재하지 않는 상태를 평면에서 본 것을 도시하고 있다. 또한, 도 1 및 도 3에 도시한 바와 같이, 각 게이트 전극(8)은 연결 전극(15)에 의해 서로 전기적으로 접속되어 있다.
한편, 도 1 내지 도 3에 도시한 바와 같이, 복수의 트렌치(21)가 형성된 보디층(2)의 주위에는 보디층(2)과 이간되어 고농도의 P형 불순물 영역으로 이루어지는 복수의 플로팅 링층(3)(제3 반도체층)이 형성되어 있다. 본 실시 형태에서는 3개의 플로팅 링층(3a, 3b, 3c)이 평면에서 보았을 때 등폭 및 등간격으로 배치되어 있다. 또한, 최외주의 플로팅 링층(3c)의 주위에는 플로팅 링층(3c)과 이간되어 고농도의 N형 불순물 영역으로 이루어지는 채널 스토퍼층(10)이 형성되어 있다. 플로팅 링층(3)은 컬렉터-에미터 사이에 역방향 전압을 인가하였을 때 보디층(2)의 형상을 따라 퍼지는 공핍층의 주표면측 단부를 보디층(2)으로부터 멀리하는 기능을 가지고 있다. 플로팅 링층(3)을 형성함으로써 공핍층단 형상의 곡률이 작아져 전계 집중에 의한 브레이크 다운 발생을 억제할 수 있다. 또한, 각 플로팅 링층(3)은 전기적으로 플로팅의 상태에 있다. 또한, 채널 스토퍼층(10)은 소정의 전위가 인가되어 있으며, 공핍층이 IGBT 소자 영역을 넘어서서 퍼지지 않도록 억제하는 기능을 가지고 있다.
그런데, 본 실시 형태의 반도체 장치는, 도 1∼도 3에 도시한 바와 같이, 평면에서 보았을 때 보디층(2)의 내측, 그리고 그 바닥부가 보디층(2)의 바닥부보다 깊게 위치하는 웰층(5)(제4 반도체층)을 구비하고 있다. 웰층(5)은 N형 불순물 영역으로 이루어지며, 보디층(2)과의 계면에 PN 접합부를 구성하고 있다. 또한, 웰층(5)의 불순물 농도는 보디층(2)보다 저농도이면서 N-층(6)보다 고농도이다. 웰층(5)은 예컨대, 보디층(2)을 형성하기 위한 이온 주입 영역(32)에 내포되는 영역(35)에 N형 불순물을 이온 주입함으로써 형성할 수 있다.
도 4는 게이트 오프 상태에서 컬렉터 전극(13)에 특정한 역방향 전압을 인가한 경우의 포텐셜 분포를 모식적으로 도시한 단면도이다. 도 4에서는 등포텐셜선을 파선으로 도시하였다. 여기서는 게이트 전극(8) 및 에미터 전극(14)에 0V를 인가한 상태에서 컬렉터 전극(13)에 특정한 플러스 전압을 인가하고 있다.
본 실시 형태의 반도체 장치에서는, 종래 구성의 IGBT에 있어서, 먼저 브레이크 다운이 발생하는 곳인 보디층(2) 바닥부의 코너부(도 4의 화살표 부분(A))에 웰층(5)이 존재하지 않는다. 즉, 본 실시 형태의 반도체 장치에서는 보디층(2) 바닥부의 코너부에서는 P형의 보디층(2)과 N형의 N-층(6)에 의해 PN 접합부가 구성되어 있다. 전술한 바와 같이 N-층(6)의 불순물 농도는 웰층(5)의 불순물 농도보다 작다. 따라서, 게이트 오프 상태에서 컬렉터 전극에 역방향 전압을 인가한 경우, 보디층(2) 바닥부의 코너부의 공핍층 폭은 종래 구조에 비하여 커진다. 이 결과, 보디층(2) 바닥부의 코너부에서의 PN 접합부의 PN 접합 내압이 향상되어 컬렉터-에미터간 내압(BVCES)의 저하를 억제할 수 있다.
이와 같이 보디층(2) 바닥부의 코너부에 웰층(5)을 형성하지 않는 구성을 채용함으로써 컬렉터-에미터간 내압(BVCES)을 저하시키지 않고 온 저항을 저하시키는 것이 가능해진다.
그런데, 웰층(5)은 보디층(2)에 내포되는 상태에서 형성되면 되며, 보디층(2)의 단부와 웰층(5)의 단부가 대략 동일한 위치인 구조를 채용할 수도 있다. 도 5는 본 실시 형태의 반도체 장치의 변형예를 도시한 단면도이다. 도 5에 도시한 단면 구조는 도 2에 도시한 단면 구조와 주표면의 웰층(5) 단부의 위치가 다르게 되어 있다.
도 5에 도시한 바와 같이, 본 사례에서는 도 2에 비하여 웰층(5)과 보디층(2)간 중첩을 크게 하여 단면 구조에 있어서 웰층(5)이 보디층(2)을 에워싸는 구조로 되어 있다. 또한, 본 구조에 있어서도 웰층(5)을 형성하기 위한 이온 주입 영역(35)은 보디층(2)을 형성하기 위한 이온 주입 영역(32)에 내포되어 있다. 이온 주입후의 확산에 의해 웰층(5)을 형성하기 위하여 이온 주입된 N형 불순물이 횡방향으로 퍼져 결과적으로 보디층(2)을 포함하는 웰층(5)이 형성된다. 이러한 단면 구조에서는 보디층(2) 측면부의 PN 접합부(도 5의 화살표 부분(C))의 웰층(5)의 불순물 농도는 보디층(2) 바닥부의 코너부 PN 접합부의 웰층(5)의 불순물 농도보다 작아진다.
도 5에 도시한 구조에서는 게이트 오프 상태에서 컬렉터 전극(13)에 역방향 전압을 인가한 경우, 보디층(2) 측면부의 PN 접합부의 공핍층 폭은 종래 구조에 비하여 커진다. 이와 같이 보디층(2) 측면부의 PN 접합부의 공핍층 폭이 확대되면 보디층(2) 바닥부의 코너부에서의 PN 접합부의 등포텐셜선의 곡률이 작아져 보디층(2) 바닥부의 코너부에서의 PN 접합부의 전계 집중이 종래 구조에 비하여 완화된다. 따라서, 도 5에 예시한 구조라 하더라도 보디층(2) 바닥부의 코너부의 PN 접합 내압이 향상되어 컬렉터-에미터간 내압(BVCES)의 저하가 억제된다. 즉, 평면에서 보았을 때 보디층(2)에 포함되는 영역 내에서 보디층(2)과 N-층(6) 사이에 웰층(5)을 형성함으로써 컬렉터-에미터간 내압(BVCES)의 저하를 억제할 수 있다.
이상 설명한 바와 같이 본 실시 형태에 따르면, IGBT의 컬렉터-에미터간 내압(BVCES)을 저하시키지 않고 온 저항을 감소시킬 수 있다. 이 결과, 동일한 온 저항을 실현하는 경우에는 보디층과 채널 스토퍼층 사이의 거리를 작게 할 수 있어 칩 크기를 축소시킬 수 있다.
또한, 도 2 및 도 5에 있어서, 평면에서 보았을 때의 웰층(5)을 형성하기 위한 이온 주입 영역(35)의 단과 보디층(2)을 형성하기 위한 이온 주입 영역(32)의 단과의 거리가 클수록 컬렉터-에미터간 내압(BVCES)을 크게 할 수 있다.
(제2 실시 형태)
제1 실시 형태에서는 평면에서 보았을 때 웰층이 보디층에 내포된 구성에 대하여 설명하였다. 그러나, 제1 실시 형태의 구성에서는 온 저항을 보다 저하시키 기 위하여 웰층의 불순물 농도를 보다 높게 한 경우, 가장 외측에 형성된 트렌치 형성 영역 하부의 코너부에 전계가 집중하게 된다(도 4의 화살표(B) 참조). 따라서, 게이트 오프 상태에서 컬렉터 전극에 역방향 전압을 인가하였을 때 가장 외측에 형성된 트렌치 하부의 코너부에서 제일 먼저 브레이크 다운이 발생하게 된다. 웰층의 불순물 농도를 보다 높게 하면 브레이크 다운이 발생하는 전압이 저하하여 결과적으로 컬렉터-에미터간 내압(BVCES)이 저하한다. 따라서, 본 발명에 따른 제2 실시 형태에서는 제1 실시 형태에 비하여 보다 고농도의 웰층을 형성할 수 있는 반도체 장치에 대하여 설명한다.
도 6은 본 발명에 따른 제2 실시 형태의 반도체 장치의 구조를 도시한 평면도이다. 또한, 도 7은 도 6의 X-X선의 단면 구조를 도시한 단면도이고, 도 8은 도 6의 Y-Y선의 단면 구조를 도시한 단면도이다. 또한, 도 6∼도 8은 개략도이며, 각 부분의 치수비는 현실의 치수비를 나타내는 것이 아니다. 또한, 도 6∼도 8에서는 제1 실시 형태의 반도체 장치와 동일한 요소에는 동일한 부호를 붙였다.
도 6∼도 8에 도시한 바와 같이, 본 실시 형태의 반도체 장치는 평면에서 보았을 때 웰층(5)이 복수의 트렌치(21)의 최외단보다 내측에 형성되어 있다. 즉, 가장 외측에 형성된 트렌치의 단부에 의해 규정되어 모든 트렌치(21)를 포함하는 영역(S)의 내측에 웰층(5)이 형성되어 있다. 또한, 도 6에서는 복수의 트렌치(21)의 최외단(S)을 점선으로 도시하였다.
제1 실시 형태와 마찬가지로 웰층(5)은 N형 불순물 영역으로 이루어진다. 또한, 웰층(5)의 불순물 농도는 보디층(2)보다 저농도이면서 N-층(6)보다 고농도이다. 웰층(5)은 예컨대, 보디층(2)을 형성하기 위한 이온 주입 영역(32)에 내포되는 영역(35)에 N형 불순물을 이온 주입함으로써 형성할 수 있다.
또한, 다른 구성은 제1 실시 형태의 반도체 장치와 동일하므로 여기서의 설명은 생략한다.
도 9는 인접하는 트렌치(21) 사이의 거리와 컬렉터-에미터간 내압(BVCES)의 관계를 나타낸 도면이다. 도 9에 있어서, 가로축이 트렌치 사이의 거리에 대응하고, 세로축이 컬렉터-에미터간 내압(BVCES)에 대응한다.
도 9로부터, 트렌치(21)의 간격이 감소함에 따라 컬렉터-에미터간 내압(BVCES)은 서서히 증가하는 것을 이해할 수 있다. 이는, 트렌치(21)의 간격이 작은 경우, 각 트렌치(21)로부터 웰층(5) 측으로 신장하는 공핍층단의 형상이 트렌치(21)의 형상을 따른 형상이 되지 않는 것에 기인한다. 공핍층단의 형상은 트렌치(21)의 간격이 커짐에 따라 트렌치(21)의 형상을 따른 형상이 된다. 즉, 트렌치(21)의 간격이 작은 경우, 인접하는 트렌치(21) 사이에 존재하는 웰층(5) 내의 N형 불순물의 총수가 적다. 따라서, 보디층(2)과 웰층(5)에 의해 구성되는 PN 접합부에 있어서 웰층(5) 측으로 신장되는 공핍층과 각 트렌치(21)로부터 웰층(5) 측으로 신장되는 공핍층과의 상호 작용에 의해 공핍층단의 깊이 방향의 위치는 보디층(2)에서 떨어진 위치에 존재한다. 한편, 트렌치(21)의 간격이 큰 경우, 인접하는 트렌치(21) 사이에 존재하는 웰층(5) 내의 N형 불순물의 총수는 많아진다. 따 라서, 공핍층의 형상은 트렌치(21) 및 보디층(2)의 형상을 따른 형상이 된다.
따라서, 공핍층단은 인접하는 트렌치(21)의 간격이 커질수록 트렌치(21)에 근접하게 된다. 공핍층단이 트렌치(21)에 근접할수록 그 부분에서의 전계 강도가 커지기 때문에 결과적으로 컬렉터-에미터간 내압(BVCES)이 저하하는 것이다. 그리고, 가장 외측에 위치하는 트렌치(21)에서는 일측에만 인접하는 트렌치(21)가 존재하며, 타측에는 인접하는 트렌치(21)는 존재하지 않는다. 즉, 가장 외측의 트렌치(21)의 타측은 인접하는 트렌치(21)와의 거리가 무한대인 경우에 해당한다. 따라서, 컬렉터-에미터간 내압(BVCES)의 값은 도 9에 있어서 트렌치(21)의 간격의 변화에 대하여 포화되어 있는 영역(BVCES가 작은 영역)이 된다. 즉, 가장 외측에 위치하는 트렌치(21)의 인접하는 트렌치(21)가 존재하지 않는 측의 코너부에 있어서 가장 전계가 집중하게 된다.
도 10은 게이트 오프 상태에서 컬렉터 전극(13)에 도 4와 동일한 역방향 전압을 인가한 경우의 포텐셜 분포를 모식적으로 도시한 단면도이다. 도 10에서는 등포텐셜선을 파선으로 나타내었다.
본 실시 형태의 반도체 장치에서는 가장 외측의 트렌치(21)의 주위에 웰층(5)이 존재하지 않는다. 따라서, 도 10에 도시한 바와 같이, 가장 외측의 트렌치(21)의 코너부(화살표 부분(B))의 등포텐셜선의 곡률이 도 4에 바하여 작게 되어 있다. 즉, 본 실시 형태의 구조에 따르면, 가장 외측의 트렌치 바닥부의 전계 강도를 저하시키고 내압을 향상시킬 수 있다. 이 결과, 웰층(5)의 불순물 농도를 보다 높게 한 경우에도 컬렉터-에미터간 내압(BVCES)의 저하가 억제된다.
이상 설명한 바와 같이 본 실시 형태에 따르면, 온 저항을 보다 감소시키기 위하여 웰층의 불순물 농도를 높게 한 경우라 하더라도 컬렉터-에미터간 내압(BVCES)의 저하를 억제할 수 있다. 이 결과, 동일한 온 저항을 실현하는 경우에는 보디층부터 채널 스토퍼층까지의 거리를 작게 할 수 있어 칩 크기를 축소시킬 수 있다.
(제3 실시 형태)
계속하여 본 발명에 따른 제3 실시 형태에 대하여 설명한다. 도 11은 본 실시 형태의 반도체 장치의 구조를 도시한 단면도이다. 또한, 본 실시 형태의 반도체 장치는 플로팅 링층 근방의 구조 이외에는 도 1의 평면도에 도시한 구조와 동일한 평면 구조를 가지고 있으며, 도 11은 도 1의 X-X선의 단면 구조에 대응해 있다. 또한, 도 11은 개략도이며, 각 부분의 치수비는 현실의 치수비를 나타내는 것이 아니다. 또한, 도 11에서는 제1 반도체 장치와 동일한 요소에는 동일한 부호를 붙였다.
본 실시 형태의 반도체 장치는, 도 11에 도시한 바와 같이, 제1 실시 형태에 있어서 설명한 구성에 더하여 각 플로팅 링층(3)을 포함하는 제2 웰층(16)(제5 반도체층)을 구비하고 있다. 즉, 제2 웰층(16)은 그 바닥부가 플로팅 링층(3)의 바닥부보다 깊게 위치하며, 평면에서 보았을 때 각 플로팅 링층(3(3a∼3c))을 포함하고 있다. 제2 웰층(16)은 N형 불순물 영역으로 이루어진다. 또한, 제2 웰층(16)의 불순물 농도는 플로팅 링층(3)보다 저농도이면서 N-층(6)보다 고농도이다. 도 11의 예에서는 제2 웰층(16)은 예컨대, 각 플로팅 링층(3)을 형성하기 위한 이온 주입 영역(33(33a, 33b, 33c))에 내포되는 영역(36(36a, 36b, 36c))에 N형 불순물을 이온 주입함으로써 형성할 수 있다. 이온 주입후의 확산에 의해 제2 웰층(16)을 형성하기 위하여 이온 주입된 N형 불순물이 횡방향으로 퍼져 결과적으로 플로팅 링층(3)을 포함하는 제2 웰층(16)이 형성된다.
본 실시 형태의 구조에서는, 보디층(2)부터 채널 스토퍼층(10)까지의 사이의 표면부의 일부에 N-층(6)보다 높은 불순물 농도를 갖는 N형의 제2 웰층(16)이 배치되어 있다. 이 구조에서는, 게이트 오프 상태에서 컬렉터 전극(13)에 역방향 전압을 인가하는 경우, 컬렉터 전압을 증가시켜 가면 먼저 보디층(2)과 웰층(5)에 의해 구성되는 PN 접합부로부터 보디층(2) 내 및 웰층(5) 내로 공핍층이 신장되어 간다. 그리고, 컬렉터 전압을 더 증가시키면 웰층(5) 내로 신장한 공핍층은 N-층(6) 안을 퍼져나가 가장 내측의 플로팅 링층(3a)에 도달하기 전에 플로팅 링층(3a)을 포함하는 제2 웰층(16a)에 도달한다. 전술한 바와 같이 제2 웰층(16a)은 N-층(6)보다 높은 불순물 농도를 가지고 있다. 따라서, 제2 웰층(16a) 내에서는 N-층(6) 내에 비하여 공핍층의 신장량이 작아진다(수학식 2 참조). 따라서, 종래 구조에 비하여 큰 컬렉터 전압을 인가하였을 때 공핍층단이 플로팅 링층(3a)에 도달하게 된다. 플로팅 링층(3a)에 도달한 공핍층은 플로팅 링층(3a)을 넘어서서 다시 제2 웰층(16a)을 통과하여 플로팅 링층(3a)과 다음 플로팅 링층(3b) 사이의 N-층(6) 안을 신장해 간다. 공핍층단이 플로팅 링층(3b 및 3c)에 도달할 때에도 제2 웰층(16b, 16c)에 의해 종래 구조에 비하여 공핍층의 신장량이 작아진다.
따라서, 특정한 컬렉터 전압을 인가하였을 때, 공핍층단은 종래 구조에 비하여 보디층(2) 측에 위치한다. 따라서, 본 구성에 따르면, 제2 웰층(16)을 형성함으로써 보디층(2)과 채널 스토퍼층(10) 사이의 거리를 종래에 비하여 축소시키는 것이 가능해진다. 또한, 제2 웰층(16)은 플로팅 링층(3)의 주위에만 형성되어 있기 때문에 보디층(2) 근방의 구조(에미터-컬렉터간 내압을 저하시키지 않고 온 저항을 저감한 구조)에 영향을 주지 않는다. 따라서, 본 구성에 따르면, 온 저항이나 컬렉터-에미터간 내압을 변동시키지 않고 칩 크기를 축소시킬 수 있다.
그런데, 도 11의 예에서는 제2 웰층(16)을 각 플로팅 링층(3a∼3c)에 각각이 이간된 상태에서 형성하였으나, 제2 웰층(16)은 이간되어 있는 것이 필수적인 것은 아니다. 도 12는 본 실시 형태의 반도체 장치의 변형예를 도시한 단면도이다. 도 11과 마찬가지로 도 12는 도 1의 X-X선의 단면 구조에 대응해 있다. 또한, 도 12는 개략도이며, 각 부분의 치수비는 현실의 치수비를 나타내는 것이 아니다. 또한, 도 12에서는 제1 반도체 장치와 동일한 요소에는 동일한 부호를 붙였다.
도 12에 도시한 바와 같이, 이 변형예에서는 도 11의 사례와 마찬가지로 각 플로팅 링층(3)을 포함하며, 그 바닥부가 플로팅 링층(3)의 바닥부보다 깊게 위치하는 제2 웰층(16)을 구비하고 있다. 제2 웰층(16)은 N형 불순물 영역으로 이루어진다. 또한, 제2 웰층(16)의 불순물 농도는 플로팅 링층(3)보다 저농도이면서 N- 층(6)보다 고농도이다. 도 12의 예에서는 제2 웰층(16)은 예컨대, 플로팅 링층(3)을 형성하기 위한 이온 주입 영역(33(33a, 33b, 33c))을 내포하는 영역(36(36a, 36b, 36c))에 N형 불순물을 이온 주입함으로써 형성할 수 있다.
이 구조에서는, 보디층(2)과 채널 스토퍼층(10) 사이의 표면부의 일부에 N-층(6)보다 높은 불순물 농도를 갖는 N형의 제2 웰층(16)이 도 11의 사례보다 넓은 범위로 배치되어 있다. 따라서, 보디층(2)부터 채널 스토퍼층(10)까지의 N형 영역의 불순물 농도는 도 11에 도시한 구조보다 높아져 공핍층의 신장량이 보다 작아진다. 따라서, 본 구조에 따르면 도 11에 도시한 사례보다 보디층(2)과 채널 스토퍼층(10) 사이의 거리를 보다 축소시킬 수 있다.
또한, 상기에서는 제1 실시 형태에 있어서 설명한 구조에 적용한 사례를 설명하였으나, 제2 실시 형태에 있어서 설명한 구조에도 본 실시 형태에서 설명한 구조를 적용하는 것이 가능하다. 또한, 상기 변형예에서는 각 제2 웰층을 개별적인 불순물 영역으로서 형성하였으나, 개별적인 불순물 영역으로서 구성되는 것은 필수적인 것은 아니며, 제2 웰층(16)은 도 13에 도시한 바와 같이, 하나의 불순물 영역으로서 구성될 수도 있다.
(제4 실시 형태)
제3 실시 형태에서는 공핍층의 신장량을 각 플로팅 링층에 있어서 동일하게 억제하는 구조에 대하여 설명하였다. 그러나 공핍층단의 형상의 곡률을 작게 하는 관점에서는 보디층으로부터 거리가 멀어짐에 따라 공핍층의 신장량이 작아지는 것 이 바람직하다. 따라서, 본 발명에 따른 제4 실시 형태에서는 제2 웰층의 보다 바람직한 배치에 대하여 설명한다.
도 14는 본 실시 형태의 반도체 장치의 구조를 도시한 단면도이다. 또한, 본 실시 형태의 반도체 장치는 플로팅 링층 근방의 구조 이외에는 도 1의 평면도에 도시한 구조와 동일한 평면 구조를 가지고 있으며, 도 14는 도 1의 X-X선의 단면 구조에 대응해 있다. 또한, 도 14는 개략도이며, 각 부분의 치수비는 현실의 치수비를 나타내는 것이 아니다. 또한, 도 15는 도 14에 도시한 영역을 도시한 평면도이다. 도 14 및 도 15에서는 제1 실시 형태에서 설명한 반도체 장치와 동일한 요소에는 동일한 부호를 붙였다.
제3 실시 형태의 반도체 장치와 마찬가지로 본 실시 형태의 반도체 장치는 각 플로팅 링층(3(3a∼3c))을 포함하는 제2 웰층(16)을 구비하고 있다. 제2 웰층(16)은 N형 불순물 영역으로 이루어지며, 그 불순물 농도는 플로팅 링층(3)보다 저농도이면서 N-층(6)보다 고농도이다. 또한, 본 실시 형태에서는 도 14 및 도 15에 도시한 바와 같이, 제2 웰층(16a∼16c)은 각 플로팅 링층(3a∼3c)에 대하여 평면에서 보았을 때 각 플로팅 링층(3a∼3c)의 양측에 존재하는 제2 웰층(16)의 폭이 보디층(2)에 가까운 쪽보다 먼 쪽이 크게 되어 있다. 즉, 플로팅 링층(3a)의 보디층(2)에서 먼 쪽의 제2 웰층(16a)의 폭(W2)은 플로팅 링층(3a)의 보디층(2)에 가까운 쪽의 제2 웰층(16a)의 폭(W1)보다 크다. 플로팅 링층(3b)의 보디층(2)에서 먼 쪽의 제2 웰층(16b)의 폭(W4)은 플로팅 링층(3b)의 보디층(2)에 가까운 쪽의 제2 웰층(16b)의 폭(W3)보다 크다. 플로팅 링층(3c)의 보디층(2)에서 먼 쪽의 제2 웰층(16c)의 폭(W6)은 플로팅 링층(3c)의 보디층(2)에 가까운 쪽의 제2 웰층(16c)의 폭(W5)보다 크다.
이에 더하여, 본 실시 형태에서는 평면에서 보았을 때 각 플로팅 링층(3)의 측방에 존재하는 제2 웰층(16)의 폭(보디층(2) 측으로부터 W1, W2, W3, W7, W6) 중 적어도 하나가 그 내측에 존재하는 다른 제2 웰층(16)의 폭보다 커지는 상태로 배치되어 있다. 여기서는 특히 각 플로팅 링층(3)의 측방에 존재하는 제2 웰층(16)의 폭이 최외주를 제외하고 보디층(2) 측으로부터 순서대로 커지는 배치(W1<W2<W3<W7)가 되도록 각 제2 웰층(16)을 형성하고 있다.
이상과 같은 제2 웰층(16)은 예컨대, 플로팅 링층(3a)을 형성하기 위한 이온 주입 영역(33a)에 내포되는 영역(36a), 플로팅 링층(3b)을 형성하기 위한 이온 주입 영역(33b)의 일부를 내포하는 영역(36b) 및 플로팅 링층(3c)을 형성하기 위한 이온 주입 영역(33c)을 내포하는 영역(36c)에 N형 불순물을 이온 주입함으로써 형성할 수 있다. 또한, 영역(36a, 36b, 36c)의 중앙선은 영역(33a, 33b, 33c)의 중앙선보다 채널 스토퍼층(10) 측으로 시프트되어 있다.
본 실시 형태의 구조에서는 보디층(2)부터 채널 스토퍼층(10)까지의 사이의 표면부의 일부에 N-층(6)보다 높은 불순물 농도를 갖는 N형의 제2 웰층(16)이 배치되어 있다. 그리고, 각 플로팅 링층(3)의 측방에 존재하는 제2 웰층(16)의 폭이 보디층(2) 측으로부터 순서대로 커지는 배치(W1<W2<W3<W7)로 되어 있다.
게이트 오프 상태에서 컬렉터 전극(13)에 역방향 전압을 인가한 경우, 보디층(2)에 가까운 위치에 있는 플로팅 링층(3)과 제2 웰층(16)에 의해 구성되는 PN 접합부의 전계 강도는 보디층(2)에서 먼 위치에 있는 PN 접합부의 전계 강도보다 크다. 예컨대, 플로팅 링층(3a)과 제2 웰층(16a)에 의해 구성되는 PN 접합부의 전계 강도는 플로팅 링층(3b)과 제2 웰층(16b)에 의해 구성되는 PN 접합부의 전계 강도보다 크다.
평면에서 보았을 때 각 플로팅 링층(3)의 양측에 존재하는 제2 웰층(16)의 폭을 보디층(2)에 가까운 쪽보다 먼 쪽이 커지는 상태로 배치하면, 보디층(2)에 가까운 쪽의 N형 불순물 농도는 보디층(2)에서 먼 쪽의 N형 불순물 농도보다 작아진다. 즉, 전계 강도가 높은 부분의 N형 불순물 농도를 낮출 수가 있다. 또한 평면에서 보았을 때 보디층(2)에 가까운 플로팅 링층(3)의 측방에 존재하는 제2 웰층(16)의 폭을 보디층(2)에서 보다 먼 위치에 배치된 플로팅 링층(3)의 측방에 존재하는 제2 웰층(16)의 폭보다 좁게 하면 전계 강도가 보다 높은 부분의 N형 불순물 농도를 낮출 수가 있다.
따라서, 제2 웰층(16)을 전술한 배치로 형성함으로써 전계 강도가 높은 보디층(2) 측의 플로팅 링층(3)의 PN 접합부의 전계 강도를 효과적으로 완화시킬 수 있다. 이 결과, 게이트 오프 상태에서의 컬렉터-에미터간 내압을 향상시킬 수 있다. 또한, 동일한 컬렉터-에미터간 내압을 실현하는 경우에는 보디층(2)과 채널 스토퍼층(10) 사이의 거리를 축소시켜 칩 크기를 작게 할 수 있다.
또한, 본 실시 형태에서는 각 플로팅 링층(3)에 있어서 보디층 측의 제2 웰 층의 폭을 타측보다 좁게 하는 구성과, 서로 다른 플로팅 링층(3)에 있어서도 보디층에 가까운 제2 웰층의 폭을 보디층에서 먼 제2 웰층의 폭보다 좁게 하는 구성을 병용하였다. 그러나, 양 구성을 병용하는 것은 필수적인 것은 아니며, 일측의 구성만을 채용할 수도 있다. 일측의 구성만을 채용한 경우라 하더라도 제3 실시 형태에 비하여 컬렉터-에미터간 내압을 향상시킬 수 있어 칩 크기를 작게 할 수 있다.
또한, 상기에서는 제1 실시 형태에 있어서 설명한 구조에 적용한 사례를 설명하였으나, 본 실시 형태의 구조는 제2 실시 형태에 있어서 설명한 구조에도 적용 가능하다. 더욱이 본 실시 형태에서는 모든 플로팅 링층에 제2 웰층을 형성한 구성을 설명하였으나, 일부의 플로팅 링층에만 제2 웰층을 형성하는 구성일 수도 있다.
이상 설명한 바와 같이 본 발명에 따르면, 절연 게이트형 바이폴라 트랜지스터의 컬렉터-에미터간 내압의 저하를 방지하면서 온 저항을 저감시킬 수 있다. 즉, 동일한 온 저항을 실현하는 경우, 컬렉터-에미터간 내압을 향상시킬 수 있다. 또한, 동일한 온 저항을 실현하는 경우, 보디층과 채널 스토퍼층 사이의 거리를 작게 할 수 있어 칩 크기를 축소시킬 수 있다. 또한, 플로팅 링층을 포함하는 제2 웰층을 구비함으로써 보디층과 채널 스토퍼층 사이의 거리를 보다 작게 할 수 있다. 이 결과, 칩 크기를 보다 작게 할 수 있다.
또한, 전술한 각 실시 형태는 구체적인 예를 개시한 것으로서 본 발명의 기술적 범위를 한정하는 것이 아니다. 본 발명은 본 발명의 기술적 사상을 벗어나지 않는 범위에 있어서 다양한 변형 및 응용이 가능하다. 예컨대, 상기 각 실시 형태에서는 평면에서 보았을 때 각 트렌치를 평행하게 배열하였으나, 각 트렌치의 배치는 임의이다. 또한, 상기 각 실시 형태에서는 보디층 및 플로팅 링층은 동일한 불순물 영역 형성 공정으로 형성할 수 있다. 또한, 웰층 및 제2 웰층도 동일한 불순물 영역 형성 공정으로 형성할 수 있다. 어느 경우에 있어서도 반도체 장치의 제조에 사용하는 마스크 수 및 반도체 장치의 제조 공정 수를 삭감할 수 있어 제조 비용을 저감할 수 있다.
(산업상 이용 가능성)
본 발명은 온 저항 및 내압을 유지한 상태에서 칩 크기를 작게 할 수 있어 절연 게이트형 바이폴라 트랜지스터를 포함하는 반도체 장치로서 유용하다.
도 1은 본 발명의 제1 실시 형태의 반도체 장치를 도시한 평면도,
도 2는 본 발명의 제1 실시 형태의 반도체 장치를 도시한 단면도,
도 3은 본 발명의 제1 실시 형태의 반도체 장치를 도시한 단면도,
도 4는 본 발명의 제1 실시 형태의 반도체 장치의 포텐셜 분포를 도시한 단면도,
도 5는 본 발명의 제1 실시 형태의 반도체 장치의 변형예를 도시한 평면도,
도 6은 본 발명의 제2 실시 형태의 반도체 장치를 도시한 평면도,
도 7은 본 발명의 제2 실시 형태의 반도체 장치를 도시한 단면도,
도 8은 본 발명의 제2 실시 형태의 반도체 장치를 도시한 단면도,
도 9는 트렌치간 거리와 컬렉터-에미터간 내압과의 관계를 도시한 도면,
도 10은 본 발명의 제2 실시 형태의 반도체 장치의 포텐셜 분포를 도시한 단면도,
도 11은 본 발명의 제3 실시 형태의 반도체 장치를 도시한 단면도,
도 12는 본 발명의 제3 실시 형태의 반도체 장치의 변형예를 도시한 단면도,
도 13은 본 발명의 제3 실시 형태의 반도체 장치의 변형예를 도시한 단면도,
도 14는 본 발명의 제4 실시 형태의 반도체 장치를 도시한 단면도,
도 15는 본 발명의 제4 실시 형태의 반도체 장치를 확대하여 도시한 평면도,
도 16은 종래의 반도체 장치를 도시한 평면도,
도 17은 종래의 반도체 장치를 도시한 단면도,
도 18은 종래의 반도체 장치를 도시한 단면도,
도 19는 종래의 반도체 장치의 포텐셜 분포를 도시한 단면도.
<부호의 설명>
1…콘택트층, 2…보디층(제2 반도체층),
3…플로팅 링층(제3 반도체층), 4…에미터층,
5…웰층(제4 반도체층), 6…N-층(제1 반도체층),
7…게이트 절연막, 8…게이트 전극,
10…채널 스토퍼층, 12…컬렉터층,
16…제2 웰층(제5 반도체층), 21…트렌치(홈 형성 영역)

Claims (17)

  1. 절연 게이트형 바이폴라 트랜지스터를 포함하는 반도체 장치로서,
    제1 도전형 불순물 영역으로 이루어지는 제1 반도체층과,
    상기 제1 반도체층에 형성되며, 제2 도전형의 불순물 영역으로 이루어지는 제2 반도체층과,
    상기 제2 반도체층의 주표면측으로부터 상기 제2 반도체층을 관통하는 상태로 형성된 복수의 홈 형성 영역과,
    상기 홈 형성 영역 내에 설치된 게이트 절연막 및 게이트 전극과,
    상기 제2 반도체층의 주표면에 형성되며, 제2 도전형의 불순물 영역으로 이루어지는 콘택트층과,
    상기 제2 반도체층의 주표면에 형성되며, 제1 도전형 불순물 영역으로 이루어지는 에미터층과,
    상기 제1 반도체층의 주표면에 상기 제2 반도체층으로부터 이간되어 형성되며, 제2 도전형의 불순물 영역으로 이루어지는 복수의 제3 반도체층과,
    평면에서 보았을 때 상기 제2 반도체층에 포함되는 영역 내에서 상기 제2 반도체층과 상기 제1 반도체층 사이에 형성되며, 제1 도전형 불순물 영역으로 이루어지는 제4 반도체층을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제4 반도체층이 평면에서 보았을 때 상기 복수의 홈 형성 영역의 최외단보다 내측에 형성된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제3 반도체층을 포함하는 제1 도전형 불순물 영역으로 이루어지는 제5 반도체층을 더 구비한 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 제3 반도체층을 포함하는 제1 도전형 불순물 영역으로 이루어지는 제5 반도체층을 더 구비한 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서, 상기 제5 반도체층이 상기 제3 반도체층에 대하여 개별적으로 형성된 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서, 상기 제5 반도체층이 상기 제3 반도체층에 대하여 개별적으로 형성된 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서, 평면에서 보았을 때 하나의 상기 제3 반도체층의 양측에 존재하는 상기 제5 반도체층의 폭이 상기 제2 반도체층에 가까운 쪽보다 타측이 크게 구성된 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서, 평면에서 보았을 때 하나의 상기 제3 반도체층의 양측에 존재하는 상기 제5 반도체층의 폭이 상기 제2 반도체층에 가까운 쪽보다 타측이 크 게 구성된 것을 특징으로 하는 반도체 장치.
  9. 제 3 항에 있어서, 평면에서 보았을 때 상기 제3 반도체층의 측방에 존재하는 상기 제5 반도체층의 폭 중 적어도 하나가 해당 제5 반도체층보다 상기 제2 반도체층에 가까운 쪽에 존재하는 다른 상기 제5 반도체층의 폭보다 크게 구성된 것을 특징으로 하는 반도체 장치.
  10. 제 4 항에 있어서, 평면에서 보았을 때 상기 제3 반도체층의 측방에 존재하는 상기 제5 반도체층의 폭 중 적어도 하나가 해당 제5 반도체층보다 상기 제2 반도체층에 가까운 쪽에 존재하는 다른 상기 제5 반도체층의 폭보다 크게 구성된 것을 특징으로 하는 반도체 장치.
  11. 제 5 항에 있어서, 평면에서 보았을 때 상기 제3 반도체층의 측방에 존재하는 상기 제5 반도체층의 폭 중 적어도 하나가 해당 제5 반도체층보다 상기 제2 반도체층에 가까운 쪽에 존재하는 다른 상기 제5 반도체층의 폭보다 크게 구성된 것을 특징으로 하는 반도체 장치.
  12. 제 6 항에 있어서, 평면에서 보았을 때 상기 제3 반도체층의 측방에 존재하는 상기 제5 반도체층의 폭 중 적어도 하나가 해당 제5 반도체층보다 상기 제2 반도체층에 가까운 쪽에 존재하는 다른 상기 제5 반도체층의 폭보다 크게 구성된 것 을 특징으로 하는 반도체 장치.
  13. 제 7 항에 있어서, 평면에서 보았을 때 상기 제3 반도체층의 측방에 존재하는 상기 제5 반도체층의 폭 중 적어도 하나가 해당 제5 반도체층보다 상기 제2 반도체층에 가까운 쪽에 존재하는 다른 상기 제5 반도체층의 폭보다 크게 구성된 것을 특징으로 하는 반도체 장치.
  14. 제 8 항에 있어서, 평면에서 보았을 때 상기 제3 반도체층의 측방에 존재하는 상기 제5 반도체층의 폭 중 적어도 하나가 해당 제5 반도체층보다 상기 제2 반도체층에 가까운 쪽에 존재하는 다른 상기 제5 반도체층의 폭보다 크게 구성된 것을 특징으로 하는 반도체 장치.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 제2 반도체층 및 상기 제3 반도체층이 동일한 불순물 영역 형성 공정으로 형성된 것을 특징으로 하는 반도체 장치.
  16. 제 3 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 제4 반도체층 및 상기 제5 반도체층이 동일한 불순물 영역 형성 공정으로 형성된 것을 특징으로 하는 반도체 장치.
  17. 제 15 항에 있어서, 상기 제4 반도체층 및 상기 제5 반도체층이 동일한 불순물 영역 형성 공정으로 형성된 것을 특징으로 하는 반도체 장치.
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