JPH10270370A

JPH10270370A - 不純物の拡散方法ならびに半導体装置およびその製造方法

Info

Publication number: JPH10270370A
Application number: JP7390497A
Authority: JP
Inventors: Masatake Okada; 正剛岡田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-03-26
Filing date: 1997-03-26
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】ガードリングを含む周辺領域の面積を縮小す
る。【解決手段】基板に積層されてＮ型不純物が予め定め
る第１不純物濃度で添加された半導体層３５のうちで、
半導体素子を含む活性領域３６を囲む領域Ｗ１に、Ｎ型
不純物をさらに添加して、該領域Ｗ１の不純物濃度を第
１不純物濃度よりも増加させる。次いで、領域Ｗ１内に
含まれて活性領域を略同心円状に囲む略環状の複数の領
域に、Ｐ形不純物を添加して予め定める第１深さまで拡
散させる。これによって、Ｐ形不純物を含むガードリン
グ３９〜４１と、ガードリング３９〜４１に隣接する添
加層４３〜４５とが形成される。このガードリング３９
〜４１間の間隔は従来のガードリングよりも狭く、ガー
ドリングを含む周辺領域の面積が従来の周辺領域の面積
よりも狭い。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、逆電圧の高い高耐
圧用の半導体素子を含む半導体装置の製造のための不純
物の拡散方法、ならびにその半導体装置およびその製造
方法に関する。

【０００２】

【従来の技術】従来から使用される高耐圧用の半導体素
子には、高耐圧ダイオード、パワートランジスタ、パワ
ー酸化金属半導体型電界効果トランジスタ（Metal Oxid
eSemiconductor Field Effect Transistor;以後、ＭＯ
ＳＦＥＴと称する）、およびＩＧＢＴ（Insulated Gate
Bipolar Transistor）等が含まれる。これら高耐圧用
の半導体素子を含む半導体装置は、該半導体素子を形成
した基板に、半導体素子をの非動作時、いわゆるターン
オフ時に空乏層を伸び易くしてかつＰＮ接合の電界強度
を緩和することで該半導体素子の耐圧を向上させるため
の周辺構造がさらに形成される。

【０００３】この周辺構造には、たとえば図１８に表す
フィールドプレート構造、および図１９に表すガードリ
ング構造が挙げられる。フィールドプレート構造は、フ
ィールドプレートと称される導電体層２を、基板上に形
成された不純物を含む半導体層３の表面を覆う絶縁体層
４の上に形成した構造である。導電体層２は、半導体層
３に半導体素子の構成部品が形成された部分である活性
領域５のうちで最外周の部分６に導通し、かつ該最外周
の部分６よりも半導体層３の外周側の周辺領域８に張出
すように形成される。ガードリング構造は、活性領域５
を取囲むように、半導体層３の表層にガードリング９を
形成した構造である。ガードリング９は、半導体層３の
表層の活性領域５を取囲む略環状の領域に、半導体層３
に添加された不純物とは異なる導電型の不純物を添加し
て形成される。

【０００４】また、上述の半導体装置は、半導体素子の
耐圧をたとえば４００Ｖ以上に向上させるために、図２
０に表すように、フィールドプレート構造とガードリン
グ構造とを組合わせた周辺構造を含むこともある。この
構造では、活性領域５を取囲んで複数のガードリング９
を略同心円状に形成し、フィールドプレートとなる導電
体層２を最外周のガードリング９と導通させる。さら
に、特公平３−５８１８５号公報には、上述の２種類の
構造を組合わせた周辺構造を含むプレーナ型半導体装置
が開示される。前記装置の周辺構造は、図２１で表すよ
うに、半導体素子５を取囲む複数のガードリング９を形
成し、複数の導電体層１１を半導体層３表面を覆う絶縁
体層４に形成された開口部１０から各ガードリング９と
個別に導通させる。また前記絶縁体層４は、導電率の異
なる複数の絶縁体層を上層ほど導電率が大きくなるよう
に積層して形成される。

【０００５】図２２は、上述のガードリング９をパワー
トランジスタを含む半導体装置に形成するときの工程図
である。まず、図２２（１）に表すように、Ｎ型不純物
が添加された基板１３の一方表面に、基板１３よりも低
い不純物濃度でＮ型不純物を添加した半導体層３を形成
し、次いで、該基板１３の他方表面と半導体層３の露出
した表面とを酸化させて、酸化シリコンから成る絶縁体
層１４，１５を形成する。次いで、半導体層３表面を覆
う絶縁体層１４を選択的に除去した後、該絶縁体層１４
をマスクとしてＰ型不純物のボロンを半導体層３に熱拡
散によってデポジションし、さらにドライブする。これ
で、図２２（２）に表すように、半導体層３に、Ｐ型不
純物が拡散された拡散層として、ベース領域１７とガー
ドリング９とが形成され、同時に、半導体層３とベース
領域１７とガードリング９との露出した表面を覆う絶縁
体層１８が形成される。

【０００６】この絶縁体層１８のうちでベース領域１７
上の一部分を選択的に除去した後、該絶縁体層１８をマ
スクとして、ベース領域１７にＮ型不純物のリンを熱拡
散によってデポジションし、さらにドライブする。これ
で、図２２（３）に表すように、ベース領域１７内に、
Ｎ型不純物が拡散された拡散層として、エミッタ領域１
９が形成される。

【０００７】この後、絶縁体層２０を選択的に除去し
て、ベース領域１４とエミッタ領域１６との境界線上に
またがるように絶縁体層をさらに形成し、ベース領域１
７とエミッタ領域１９とに個別に導通してアルミニウム
からなる電極を形成する。最後に、基板１３の他方表面
の絶縁体層１５を除去して、該他方表面にコレクタ電極
を形成する。このような一連の工程によって、パワート
ランジスタとガードリング９とが半導体層３上に形成さ
れた半導体装置が形成される。

【０００８】図２３は、上述のガードリング９をパワー
ＭＯＳＦＥＴを含む半導体装置に形成するときの工程図
である。まず、図２３（１）に表すように、Ｎ型不純物
が添加された基板１３の一方表面に上述の半導体層３を
形成し、次いで、該基板１３の他方表面と半導体層３の
露出した表面とを酸化させて、前記絶縁体層１４，１５
を形成する。次いで、絶縁体層１４を選択的に除去して
かつ露出した半導体層３をさらに酸化させた後、該絶縁
体層をマスクとして半導体層３にＰ型不純物のボロンを
イオン注入してさらに熱拡散させる。これで、図２３
（２）に表すように、半導体層３に、複数のＰドット領
域２２とガードリング９とが形成され、同時に、Ｐドッ
ト領域２２とガードリング９との露出した表面を覆う絶
縁体層２４が形成される。

【０００９】この絶縁体層２４のうちでＰドット領域２
２間の領域を覆う部分を選択的に除去した後、該絶縁体
層２４をマスクとして、半導体層３の上述の領域にＮ型
不純物のリンをイオン注入してさらに熱拡散させる。こ
れで、図２３（３）に表すように、上述の領域に、Ｎ型
不純物を含み、ＭＯＳＦＥＴの導通時抵抗を低下させる
ためのフィールド領域２５が形成される。このようなフ
ィールド領域を形成する従来技術は、特公平３−７０３
８７号公報に開示される。

【００１０】この後、フィールド領域２１に重ねて絶縁
体層２６と導電体層とを積層して形成し、次いでＰ型ド
ット領域２２と半導体層３との境界線から導電体層の下
方の半導体層３にＰ型不純物をさらに拡散して、Ｐウェ
ル領域を形成する。さらに、導電体層と電気的に接続さ
れたゲート電極と、ソース領域に電気的に接続されたソ
ース電極とを形成し、最後に、基板１１の他方表面にド
レイン電極を形成する。このような一連の工程によっ
て、パワーＭＯＳＦＥＴとガードリング９とが半導体層
３上に形成された半導体装置が形成される。

【００１１】上述した４種類の周辺構造を用いて半導体
素子５の耐圧を向上させるとき、耐圧を大きくする程、
ガードリング９の本数を増加させ、また半導体層３の外
周側へ伸びる方向の導電体層２の長さを延ばす必要があ
る。したがって、上述のときに耐圧を増加させるほど、
半導体装置の半導体層３の全面積のうちで、周辺構造が
形成される周辺領域８の面積が増加する。この周辺構造
は、前記耐圧を増加させる効果はあるが、半導体素子５
への電気信号の授受には直接関与しない。ゆえに、同一
種類の半導体素子を同数含む半導体装置であれば、耐圧
を増加させるほど半導体装置全体の大きさが大きくな
る。したがって、耐圧を増加させるほど、半導体装置の
小型化が困難になる。

【００１２】特に、ガードリング９が上述の効果を有す
るには、ガードリング９の深さを予め定める深さとする
必要がある。ゆえに、上述した工程でガードリング９を
形成するとき、半導体層３のうちでガードリング９を形
成するべき領域に、予め定める深さまでＰ型不純物を拡
散させる。このとき、同時にＰ型不純物が半導体層３表
面に水平な水平方向にも拡散されるので、拡散の深さに
対応してガードリング９とガードリング９との間の間隔
が決定されてしまう。このように、上述の工程で形成さ
れたガードリング９では、該ガードリング９間の間隔を
制限することが困難であるので、上述のようにガードリ
ング９の本数を増やすほど、周辺領域８の面積がさらに
増加する。

【００１３】

【発明が解決しようとする課題】本発明の目的は、ガー
ドリングを含む周辺構造を用いて半導体素子の耐圧を向
上させる半導体装置で、周辺構造が形成された周辺領域
の面積を縮小することができる不純物の拡散方法、半導
体装置およびその製造方法を提供することである。

【００１４】

【課題を解決するための手段】本発明は、予め定める第
１導電型の不純物が予め定める第１不純物濃度で添加さ
れた半導体材料から成る基板の表層の予め定める第１領
域に、該第１導電型とは異なる第２導電型の不純物を予
め定める第１深さまで拡散させる不純物の拡散方法にお
いて、前記第２導電型の不純物を拡散させる前に、前記
基板の表層のうちで前記第１領域に隣接する第２領域を
含む領域に、前記第１導電型の不純物を前記第１不純物
濃度よりも高い第２不純物濃度でかつ前記第１深さより
も浅い第２深さまで添加し、次いで第２導電型の不純物
を拡散させることを特徴とする不純物の拡散方法であ
る。本発明に従えば、上述の基板の第１領域に第２導電
型の不純物を拡散させる場合、拡散を行う前に上述の第
２領域を含む領域に第１導電型の不純物を添加し、その
後に第１領域の第２導電型の不純物を拡散させる。これ
によって、第２領域では基板表面から第２深さまでの部
分の不純物濃度が基板の不純物濃度よりも高くなるの
で、第１領域に不純物を拡散させるとき該不純物が基板
表面に水平な水平方向へ拡散することを抑制することが
できる。したがって第２領域に不純物を添加しないとき
と比較して、第１領域の水平方向の幅を縮小することが
できる。

【００１５】また本発明は、予め定める第１導電型の不
純物が予め定める第１不純物濃度で添加された半導体材
料から成る基板の表層に形成されたＰＮ接合を有する半
導体素子と、前記基板の該表層のうちで該半導体素子を
囲む第１領域に該第１導電型とは異なる第２導電型の不
純物が予め定める第１深さまで添加されて形成された保
護環とを含む半導体装置において、前記基板の表層のう
ちで前記第１領域に隣接して半導体素子を囲む第２領域
に、前記第１導電型の不純物を前記第１不純物濃度より
も高い予め定める第２不純物濃度でかつ前記第１深さよ
りも浅い第２深さまで添加して形成された不純物添加層
をさらに含むことを特徴とする半導体装置である。本発
明に従えば、上述の半導体素子と保護環とを含む半導体
装置に、さらに保護環に隣接して上述の不純物添加層を
形成する。これによって、不純物添加層では基板表面か
ら第２深さまでの部分の不純物濃度が低くなるので、基
板のうちの保護環の形成された部分で空乏層の伸びを抑
制することができる。したがって、保護環の形成された
部分の空乏層が、従来技術の半導体装置で保護環の形成
された部分の空乏層よりも小さくなるので、保護環を形
成する領域を小さくすることができる。さらに、このよ
うに不純物添加層を形成したとき、不純物添加層形成後
に保護環に添加された第１導電型の不純物が基板表面に
水平な水平方向へ拡散することを抑制することができ
る。したがって、半導体装置の製造工程内で、たとえば
基板が加熱されて前記第１導電型の不純物が拡散する可
能性があるとき、その拡散を抑制することができる。し
たがって、保護環の深さを従来技術の半導体装置の保護
環と同一深さにしたとき、保護環の水平方向の幅を従来
技術の半導体装置の保護環よりも短縮することができ
る。これによって、保護環と半導体素子との間の間隔
を、従来技術の半導体素子の前記間隔よりも短縮するこ
とができる。また複数の保護環を同心円状に形成したと
きには、保護環同士の間隔も、従来技術の半導体素子の
前記間隔よりも短縮することができる。したがって、半
導体装置全体の大きさを従来技術の半導体装置よりも縮
小することができる。

【００１６】また本発明は、予め定める第１導電型の不
純物が予め定める第１不純物濃度で添加された半導体材
料から成る基板の表層に、ＰＮ接合を有する半導体素子
と、該表層のうちで該半導体素子を囲む第１領域に該第
１導電型とは異なる第２導電型の不純物が予め定める第
１深さまで添加された保護環とを形成する半導体装置の
製造方法において、前記保護環の形成前または該形成と
同時に、前記基板の表層の中で前記第１領域に隣接して
半導体素子を囲む第２領域を含む予め定める領域に、前
記第１導電型の不純物を前記第１不純物濃度よりも高い
第２不純物濃度でかつ前記第１深さよりも浅い第２深さ
まで添加することを特徴とする半導体装置の製造方法で
ある。本発明に従えば、上述の半導体装置の製造方法で
は、保護環の形成前または形成と同時に、第２領域を含
む領域の不純物濃度を増加させる。これによって、保護
環を形成するときには、すでに第２領域の不純物濃度が
増加しているので、請求項２の説明と同様に、保護環の
水平方向の拡散を抑制することができる。これによっ
て、保護環と半導体素子間の間隔、および複数の保護環
を同心円状に形成したときの保護環同士の間隔を、従来
技術の半導体素子の前記間隔よりも短縮することができ
る。したがって、半導体装置全体の大きさが従来技術の
半導体装置よりも小さい半導体装置を形成することがで
きる。

【００１７】また本発明は、予め定める第１導電型の不
純物が予め定める第１不純物濃度で添加された半導体材
料から成る基板に、前記基板の表層の予め定める複数の
第１領域に形成されて第１導電型とは異なる第２導電型
の不純物を含む第１半導体層と、第１領域以外の第２領
域に形成されて第１導電型の不純物を半導体基板の不純
物濃度よりも高い不純物濃度で含む第２半導体層と、第
２半導体層表面内の予め定める第３領域に形成される予
め定める絶縁体層と、絶縁体層に重ねて形成される導電
体層と、各第１領域と第２領域とに隣接した第３領域に
前記第１半導体層よりも薄く形成された第２導電型の不
純物を含む第３半導体層と、各第３半導体層表層の第５
領域に第３半導体層よりも薄く形成されて第１導電型の
不純物を含む第４半導体層とを含む半導体素子、および
前記基板の該表層内で該半導体素子を囲む第６領域に第
２導電型の不純物が予め定める第１深さまで添加された
保護環を形成する半導体装置の製造方法において、前記
基板の表層の中で、前記半導体素子の第２領域と、前記
第６領域に隣接して半導体素子を囲む第７領域を含む予
め定める領域とに同時に、前記第１導電型の不純物を前
記第１不純物濃度よりも高い第２不純物濃度でかつ前記
第１深さよりも浅い第２深さまで添加することを特徴と
する半導体装置の製造方法である。本発明に従えば、上
述した構造の半導体素子を含む半導体装置の製造方法で
は、保護環に隣接する領域に第１導電型の不純物を添加
する工程を、半導体素子の第２領域に第１導電型の不純
物を添加する工程と同時に行う。上述の構造の半導体素
子は、たとえばＭＯＳＦＥＴであって、ＪＦＥＴ部の不
純物濃度を増加させるために、第２領域に不純物を添加
する工程が元々加えられている。ゆえに、従来の半導体
装置の製造方法と比較して、第２領域に第１導電型の不
純物を添加する工程で不純物を添加する場所を増加させ
るだけで良く、製造工程の数が変わらない。したがっ
て、製造工程の数を変化させることなく、請求項１の説
明と同様に、保護環の水平方向の拡散を抑制することが
できる。これによって、従来技術の半導体装置の製造方
法と同じ工程数で、半導体装置全体の大きさが従来技術
の半導体装置よりも小さい半導体装置を形成することが
できる。

【００１８】

【発明の実施の形態】図１は、本発明の第１実施形態で
ある半導体装置３１の構造を説明するための部分断面図
である。図２は、本発明の半導体装置３１の部分平面図
である。図１と図２とを併せて説明する。この半導体装
置３１は、半導体素子に高耐圧用に用いるための周辺構
造を含む。

【００１９】半導体装置３１は、基板部材３３と、半導
体素子３７と、ガードリング３９〜４１と、添加層４３
〜４５と、フィールドプレートとなる導電体層４８とを
含む。基板部材３３は、基板３４と半導体層３５とを含
み、半導体層３５は、Ｎ型不純物を含む半導体材料から
成る基板３４の一方表面に、基板３４よりも低い不純物
濃度でＮ型不純物が添加された半導体材料が積層されて
形成される。半導体素子３７はそれぞれＰＮ接合を含
み、半導体層３５のうちの活性領域３６に形成される。
本実施形態では、この半導体素子３７をパワートランジ
スタとする。

【００２０】ガードリング３９〜４１と添加層４３〜４
５とは、半導体層３５の中で活性領域３６を囲む周辺領
域３８に形成される。ガードリング３９〜４１は半導体
層３５表層の略環状の領域にＰ型不純物が添加されて形
成され、周辺領域３８の中で活性領域３６を囲み、かつ
活性領域３６を中心として略同心円状に配置される。添
加層４３〜４５は半導体層３５の略環状の領域にＮ型不
純物が添加されて形成され、周辺領域３８のうちでガー
ドリング３９〜４１の内側に隣接してかつ活性領域３６
を取囲むように配置される。添加層４３〜４５のＮ型不
純物の不純物濃度は、半導体層３５の不純物濃度よりも
高い。また周辺領域のうちの外周側には、Ｎ型不純物を
半導体層３５の不純物濃度よりも高い濃度で含む略環状
のチャネルストッパ４６が形成される。ガードリング３
９〜４１は請求項の保護環に当たり、添加層４３〜４５
は請求項の不純物添加層に当たる。

【００２１】このように、ガードリング３９〜４１間、
および最内周のガードリング３９と活性領域３６との間
に配置される添加層４３〜４５は、他の半導体層３５よ
りも不純物濃度が高い。これによって、ガードリング３
９〜４１と添加層４３〜４５とを含む周辺構造は、添加
層４３〜４５を含まない従来技術の周辺構造と比較し
て、活性領域３６内の半導体素子３７がターンオフする
ときに活性領域３６から半導体層３５の最外周に向かっ
て形成される空乏層の伸びを低減させることができる。

【００２２】ガードリング３９〜４１と添加層４３〜４
５とチャネルストッパ４６とは、周辺領域３８の全表面
を覆う絶縁体層４７によって外部から絶縁される。導電
体層４８は、絶縁体層４７表面に、最外周のガードリン
グ４１の上方から周辺領域３８の外周側に張出すように
形成され、かつ絶縁体層４７に形成された開口部４９を
介して最外周のガードリング４１と導通する。さらに絶
縁体層４７の表面には、絶縁体層４７の開口部を介して
チャネルストッパ４６と導通する導電体層５０が、チャ
ネルストッパ４７の上方から周辺領域３８の内周側に張
出すよう形成される。

【００２３】また、この半導体装置３１は、図２１で説
明した従来技術の半導体装置と同様に、図３に表すよう
に、絶縁体層４７表面にフィールドプレートとなる導電
体層４８を複数形成し、各導電体層４８を、各ガードリ
ング３９〜４１と活性領域の最外周の部分とに、個別に
導通させるようにしてもよい。以後の図面では、ガード
リング４０と添加層４４とを省略することがある。

【００２４】図４〜図９は、上述の半導体装置３１を製
造する製造工程を説明するための工程図である。図４〜
図９を参照して、半導体装置３１の製造工程を説明す
る。

【００２５】基板３４は、たとえば、Ｎ型不純物を含む
シリコン基板である。この基板３４の一方表面に、基板
３４よりも低い不純物濃度でＮ型不純物を含む半導体層
３５を、たとえばエピタキシャル法で生成する。たとえ
ば、半導体層３５の不純物濃度は、５×１０¹³ａｔｏｍ
ｓ／ｃｍ³〜５×１０¹⁴ａｔｏｍｓ／ｃｍ³である。次い
で、半導体層３５表面と基板３４の他方表面とをたとえ
ば熱的に酸化させて、酸化シリコン（ＳｉＯ₂）からな
る薄膜６１，６２を形成する。これによって、図４に表
す第１部材が形成される。

【００２６】次いで、薄膜６１のうちで、図４の領域Ｗ
１の部分を、フォトエッチング法を用いて選択的に除去
する。このフォトエッチング法の詳細な手法は、一般的
に周知の手法を用いる。この領域Ｗ１は、図１で表す半
導体装置３１の半導体層３５の周辺領域３８のうちで活
性領域３６に隣接する領域であり、かつガードリング３
９〜４０と添加層４３〜４５とが形成されるべき領域で
ある。領域Ｗ１が、請求項の第２領域を含む領域に相当
する。続いて、この薄膜６１をマスクとして、半導体層
３５にＮ型不純物であるリン（Ｐ）をイオン注入する。
たとえば、このイオン注入時のドーズ量は７×１０¹¹ｉ
ｏｎｓ／ｃｍ²である。これによって、半導体層３５表
層のうちで領域Ｗ１の不純物濃度が、領域Ｗ１以外の残
余領域の不純物濃度よりも高くなる。これに続いて、リ
ンがイオン注入された後の第１部材を、たとえば水蒸気
雰囲気中で９５０℃で１００分間加熱する。これによっ
て、半導体層３５の全表面に、酸化シリコンから成る薄
膜が形成される。

【００２７】続いて、上述の薄膜のうちで半導体層３５
表層の領域Ｗ２〜Ｗ４に重なる部分を、フォトエッチン
グ法を用いて選択的に除去する。領域Ｗ２，Ｗ３は略環
状の領域であって、ガードリング３９，４１がそれぞれ
形成されるべき領域である。また領域Ｗ４は、活性領域
３６が形成されるべき領域である。領域Ｗ２，Ｗ３の間
隔Ｌ１、および領域Ｗ３，Ｗ４間の間隔Ｌ２は、それぞ
れ７μｍである。

【００２８】次いで、この薄膜をマスクとして、半導体
層３５にＰ型不純物としてボロン（Ｂ）を、加熱温度が
９５０℃でかつ加熱時間が２５分である条件下でデポジ
ションする。さらに、ボロンがデポジションされた後の
第１部材を、たとえば水蒸気雰囲気中で９５０℃で８０
分間加熱して、酸化シリコンから成る薄膜６４を半導体
層３５の表面に形成する。これに続いて、薄膜６４形成
後の第１部材を、窒素雰囲気中で１２００℃で９０分間
熱処理する。

【００２９】これによって、領域Ｗ１内では、ボロンと
リンとがそれぞれ半導体層３５表層に拡散されて、ガー
ドリング３９〜４１と添加層４３〜４５とが形成され
る。半導体装置の製造時の各種の条件を本実施形態で説
明した条件にした場合、上述の処理終了後、ボロンの拡
散深さは５μｍになり、リンの拡散深さは３μｍにな
る。ボロンの横方向の拡散は、従来技術のガードリング
の製造時には４μｍ〜４．５μｍであるのに対して、本
実施形態の上述の製造時には約３μｍになる。これは、
領域Ｗ１の不純物濃度が、従来技術の製造工程での同じ
領域の不純物濃度よりも増加されているために、ボロン
の拡散が抑制されるためである。また、活性領域３６内
では、ボロンが半導体層３５内に拡散されて、Ｐ型不純
物を含むパワートランジスタのベース領域６３が形成さ
れる。これによって、図５に表す第２部材が形成され
る。

【００３０】続いて、薄膜６４の中でベース領域６３表
面を覆う部分のうちの一部分を、フォトエッチング法を
用いて選択的に除去する。次いで、前記薄膜６４が除去
された部分に、リンを１０００℃で４０分間デポジショ
ンした後、水蒸気雰囲気中で１０００℃で３０分間加熱
して、酸化シリコンから成る薄膜６６を形成する。さら
にリンを、１１００℃で７０分間、窒素雰囲気中で熱拡
散させる。これによって、パワートランジスタの複数の
エミッタ領域６５と、チャネルストッパ４６とが形成さ
れる。これによって、図６に表す第３部材が形成され
る。

【００３１】続いて、前記薄膜６６に重ねてＮＳＧ（ノ
ンドープドシリコンガラス）から成る薄膜を成膜する。
次いで、前記薄膜にいわゆるリン処理によってリンを添
加し、さらに窒素雰囲気中でアニールを行う。さらに、
前記薄膜を、フォトエッチング法を用いて選択的に除去
する。これによって、コンタクトホールとなる開口部を
有する絶縁体層４７と絶縁体層６８が形成される。これ
によって、図７に表す第４部材が形成される。

【００３２】続いて、絶縁体層４７，６８を覆うよう
に、導電体材料であるアルミニウムを蒸着させて、導電
体膜を形成する。この導電体膜を、フォトエッチング法
を用いて選択的に除去する。これによって、前述の導電
体層４８，５０と、パワートランジスタのベース電極６
９とエミッタ電極７０とが形成される。続いて、電極形
成後の第４部材の表面を覆うように、ＮＳＧから成る薄
膜を、保護膜７１として形成する。これによって、図８
に表す第５部材が形成される。

【００３３】続いて、保護膜７１の表面上にフォトレジ
ストを塗布する。次いで、基板３４の他方表面に形成さ
れていた絶縁体膜を除去した後、基板３４の他方表面に
導電体材料を蒸着させて、パワートランジスタのコレク
タ電極となる導電体層７２を形成する。最後に、導電体
層７２を形成した後の第５部材を、窒素雰囲気中でシン
ターする。これによって、図９に表すような、パワート
ランジスタを含む半導体装置３１が形成される。

【００３４】前述した従来技術の半導体装置の製造工程
でガードリング３９〜４１を形成すべき領域に深さ５μ
ｍまでボロンを拡散させる場合、半導体装置３１が図２
１に表す構造であるとき、ボロンを添加する領域間の間
隔Ｌ１，Ｌ２は１０μｍ〜１５μｍ必要だった。本実施
形態の半導体装置３１では、この間隔Ｌ１，Ｌ２が７μ
ｍであり、従来技術の半導体装置の間隔よりも狭い。こ
れによって、従来の半導体装置よりも周辺領域３８を狭
くして、半導体素子３６に従来の半導体装置内の半導体
素子と同等の耐圧を持たせることができる。

【００３５】また、図３および図２１に表すように、フ
ィールドプレートとなる導電体層４８を複数する構造の
場合、ボロンを添加する領域間の間隔Ｌ１，Ｌ２は２０
μｍ〜２５μｍ必要だったが、本実施形態の半導体装置
３１では１０μｍ〜１５μｍで良い。これによって、導
電体層４８を複数形成するときでも、従来技術の半導体
装置よりも周辺領域３８を狭くして、半導体素子３６に
従来技術の半導体装置内の半導体素子と同等の耐圧を持
たせることができる。

【００３６】図１０は、本発明の第２実施形態である半
導体装置８１の構造を説明するための部分断面図であ
る。本実施形態の半導体装置８１は、第１実施形態の半
導体装置３１と類似の構成を有し、半導体素子の具体的
構造だけが異なり、他の構造は等しい。半導体装置８１
のうちで半導体装置３１と同一構造の構成部品には同一
の符号を付し、説明は省略する。

【００３７】半導体装置８１は、基板３４の上に積層さ
れて形成されたＮ型不純物を含む半導体層３５の表層の
中で、活性領域３６に縦型ＭＯＳＦＥＴである半導体素
子８２が形成され、周辺領域３８に、ガードリング３
９，４１と添加層４３，４５とが形成される。また、周
辺領域３８の半導体層３５表面を覆う絶縁体層４７上に
は複数の導電体層４８が形成され、各導電体層４８は、
絶縁体層４７の開口部を介して、各ガードリング３９，
４１および活性領域３６の最外周の部分と電気的に接続
される。さらに周辺領域３８には、チャネルストッパ４
６と導電体層５０とが形成される。

【００３８】半導体素子８２は半導体層３５の表層に形
成され、Ｐ型拡散層８５，８６、Ｎ型拡散層８７，８
９、絶縁体層９１，９３、導電体層９２、ゲート電極、
ソース電極およびドレイン電極を含んで構成される。Ｐ
型拡散層８５は、半導体層３５の表層に複数形成され
る。Ｐ型拡散層８６は、半導体層３５の表層のうちでＰ
型拡散層８５に隣接した領域に形成されて、かつＰ型拡
散層８５と接合する。Ｎ型拡散層８７は各Ｐ型拡散層８
６の表層に形成される。半導体層３５の表層内のうちの
一対のＰ型拡散層８６間の領域にＮ型拡散層８９が形成
される。

【００３９】Ｎ型拡散層８９の表面を含み一対のＰ型拡
散層８７にまたがる領域には、絶縁体層９１を介して導
電体層９２が積層され、該導電体層９２を覆うように絶
縁体層９３が積層される。また、導電体層９２と導通す
るようにゲート電極が形成され、Ｎ型拡散層８７と電気
的に接続されるようにソース電極が形成される。さら
に、基板３４の他方表面に、ドレイン電極が形成され
る。Ｎ型拡散層８９を介して対向した一対のＰ型拡散層
８６内に形成されたＮ型拡散層８７の間に、ＭＯＳＦＥ
Ｔ内の接合型電界効果トランジスタ（Junction FET，以
後、「ＪＦＥＴ」と略称する）部のチャネルが形成され
る。

【００４０】図１１〜図１７は、図１０の半導体装置８
１の製造工程を説明するための工程図である。図１１〜
図１７を参照して、半導体装置８１の製造工程を詳細に
説明する。

【００４１】最初に、基板３４の一方表面に半導体層３
５を、たとえばエピタキシャル法で生成する。次いで、
半導体層３５表面と基板３４の他方表面とを酸化させ
て、酸化シリコンから成り膜厚が４００ｎｍである薄膜
をそれぞれ形成する。次いで、半導体層３５を覆う薄膜
のうちで、Ｐ型拡散層８５とガードリング３９，４１と
が形成されるべき半導体層３５表層の領域を覆う部分
を、フォトエッチング法を用いて選択的に除去する。次
いで、半導体層３５の前記領域を膜厚が３０ｎｍである
薄い酸化膜が覆うように、酸化処理を行う。

【００４２】次いで、前記薄い酸化膜を通して、半導体
層３５の前記領域にＰ型不純物であるボロンをイオン注
入する。このとき，半導体層３５の前記領域以外の残余
部分を覆う薄膜の膜厚が厚いので、半導体層３５の前記
残余部分にはボロンが注入されない。次いで、９５０℃
で８０分間、水蒸気雰囲気中で酸化処理を行うことによ
って、酸化シリコンの薄膜１０１を形成し、さらに、１
１００℃で３５０分間、窒素雰囲気中で熱拡散を行う。
これによって、図１１に表すような、Ｐ型拡散層８５と
ガードリング３９，４１とを含む第１部材が形成され
る。

【００４３】次いで、薄膜１０１のうち、半導体層３５
の表層内で一対のＰ型拡散層８５に挟まれた領域Ｗ１１
と前記ガードリング３９，４１間の領域を含む領域Ｗ１
２とを覆う部分をフォトエッチング法を用いて選択的に
除去し、さらに領域Ｗ１１，Ｗ１２を膜厚が３０ｎｍで
ある薄い酸化膜が覆うように、酸化処理を行う。次い
で、この薄い酸化膜を通して、半導体層３５にＮ型不純
物であるリンをイオン注入して、Ｎ型拡散層８９と添加
層４３，４５とを形成する。さらに、イオン注入後の第
１部材を９５０℃で１００分間、水蒸気雰囲気中で酸化
させて、酸化膜を形成する。次いで、前記酸化膜のう
ち、Ｐ型拡散層８５に囲まれた前記領域Ｗ１１の中央部
を覆う部分と、Ｐ型拡散層８５の一部分を覆う部分とを
残すように、フォトエッチング法を用いて前記酸化膜を
選択的に除去する。これによって、絶縁体層９１と絶縁
体膜１０１ａとが形成される。さらに、半導体層８５の
うちで絶縁体層９１と絶縁体膜１０１ａとから露出した
部分とを、膜厚が１００ｎｍである酸化膜が覆うように
酸化する。これら酸化膜が、ＭＯＳＦＥＴのいわゆるゲ
ート絶縁層になる。これによって、図１２に表す第２部
材が形成される。

【００４４】続いて、第２部材の両表面を覆うように、
減圧化学気相成長法によって、ポリシリコンから成る薄
膜を形成する。次いで、基板３４の他方表面の全面か
ら、酸化シリコンから成る薄膜とポリシリコンから成る
前記薄膜とを除去し、続いて、ポリシリコンから成る残
余の薄膜と基板３４の他方表面とに、Ｎ型不純物である
リンを熱拡散によってデポジションする。これによっ
て、前記薄膜の抵抗を低下させると共に、基板４５の他
方表面の不純物の表面濃度を増加させる。次いで、前記
薄膜を酸化させて、該薄膜を覆う酸化膜を形成する。さ
らに、この酸化膜のうちで絶縁体層９１の上方に重なる
部分を除いた残余の部分を、フォトエッチング法を用い
て選択的に除去し、次いで、ポリシリコンから成る前記
薄膜を、プラズマエッチング法を用いて選択的に除去す
る。これによって、導電体層９２と絶縁体層９３とが形
成される。このように形成された第３部材を図１３に表
す。

【００４５】続いて、前記絶縁体層９３，１０１ａをマ
スクとして、Ｎ型拡散層８９とＰ型拡散層８５との境界
部分に当たる境界領域にＰ型不純物であるボロンをイオ
ン注入し、注入されたボロンを熱的に拡散させる。これ
によって、Ｎ型拡散層８９とＰ型拡散層８５との境界領
域には、Ｐ型拡散層８５よりも浅いＰ型拡散層８６が形
成される。このＰ型拡散層８６は、縦型ＭＯＳＦＥＴの
Ｐウェル領域になる。

【００４６】続いて、Ｐ型拡散層８６の表層の一部分
に、Ｎ型不純物であるヒ素（Ａｓ）をイオン注入する。
次いで、ヒ素がイオン注入された後の第３部材の表面を
覆うように、化学気相成長法を用いてＮＳＧから成るＮ
ＳＧ膜を形成する。さらに、ＮＳＧ膜形成後の第３部材
を加熱して、ヒ素を熱的に拡散させる。これによって、
Ｐ型拡散層８５，８６よりも浅いＮ型拡散層８７が形成
される。このＮ型拡散層８７は、縦型ＭＯＳＦＥＴのソ
ース領域になる。次いで、化学気相成長法を用いて、Ｎ
ＳＧ膜に重ねてＰＳＧ膜を形成する。ＮＳＧ膜とＰＳＧ
膜とが、絶縁体膜１０３になる。このように形成された
第４部材を図１４に表す。

【００４７】次いで、絶縁体膜１０３を、フォトエッチ
ング法を用いたて選択的に除去し、、さらに前記絶縁体
膜１０１ａをプラズマエッチング法によって選択的に除
去して、開口部を形成する。これら両膜１０１ａ，１０
３の残された部分によって、絶縁体層４７が形成され
る。このように形成された第５部材を図１５に表す。

【００４８】続いて半導体層３５の絶縁体層４７の開口
部から露出する部分と絶縁体層４７との表面を覆うよう
に、導電体材料であるＡｌＳｉから成る導電体膜を、ス
パッタ法を用いて形成する。さらに前記導電体膜を、ソ
ース電極，ゲート電極１０５、ソース電極１０６および
周辺領域３８の導電体層４８，５０となる部分だけを残
すように、プラズマエッチング法を用いて選択的に除去
する。このように形成された第６部材を図１６に表す。

【００４９】続いて、ＡｉＳｉから成る前記部分にフォ
トレジストを塗布した後、基板３４の他方表面から、酸
化シリコンから成る前記薄膜を除去する。さらに、基板
３４の他方表面に導電体材料を蒸着させて、パワーＭＯ
ＳＦＥＴのドレイン電極になるべき導電体層１０７を形
成する。最後に、ゲート電極１０５とソース電極１０６
とを覆うように、感光性ポリイミド（ＰＳＰＩ）を塗布
し、塗布されたポリイミドのうちでパット部を覆う部分
を選択的に除去し、残余のポリイミドを硬化させる。こ
れによって、保護膜１０９が形成される。これによっ
て、図１７に表すような、縦型ＭＯＳＦＥＴを含む半導
体装置８１が形成される。

【００５０】上述の半導体装置８１の製造工程では、添
加層４３，４５を形成するためにＮ型不純物を半導体層
３５に添加する工程が、縦型ＭＯＳＦＥＴのＪＦＥＴ部
にＮ型不純物を添加してＮ型拡散層８９を形成する工程
と同時に実施される。ゆえに、従来技術の半導体装置の
製造工程と比較して、工程数が増加していない。ゆえ
に、工程数を増加させることなく添加層４３，４５を製
造することができる。このように、ガードリングを形成
した後にＮ型不純物を添加することで不純物の拡散しよ
うとする力が打消し合い、ガードリングの横方向拡散を
押えることができる。ゆえに、従来技術の半導体装置よ
りもガードリング間の間隔を狭くすることができると共
に、半導体素子がターンオフするときに活性領域３６か
ら半導体層３５の最外周に向かって形成される空乏層の
伸びを低減させることができる。したがって、周辺領域
３８を従来技術の半導体装置よりも狭くして、半導体素
子に従来技術の半導体装置の半導体素子と同等の耐圧を
持たせることができる。

【００５１】上述の半導体装置３１，８１の製造工程で
説明した各種の具体的数値および具体的な材料名は最も
好ましい数値および材料の一例であり、数値および材料
はこれに限らず他の数値および材料であってもよい。ま
た上述の半導体装置３１，８１は、Ｎ型不純物を添加し
た基板の上に形成されたので、ガードリングはＰ型不純
物を含み、添加層はＮ型不純物を含んでいた。これとは
逆に、Ｐ型不純物を添加した基板の上にＮ型不純物を含
むガードリングを形成し、添加層はＰ型不純物を含むよ
うにしてもよい。

【００５２】さらにまた、添加層を形成してガードリン
グの水平方向の拡散を抑制させるとき、添加層を形成す
るための不純物は、ガードリングを形成するための不純
物の拡散が行われる前に添加されれば良く、ガードリン
グを形成するための不純物を添加する前または後のどち
らのタイミングで半導体層３５に添加されても良い。ま
た、ガードリング形成時に用いられた不純物の拡散方法
は、ガードリング以外の半導体装置の部品を形成すると
きに用いても良い。

【００５３】

【発明の効果】以上のように本発明によれば、第１導電
型の不純物が添加された半導体基板の第１領域に第２導
電型の不純物を拡散させる場合、拡散を行う前に第１領
域に隣接する第２領域を含む領域の不純物濃度を基板の
不純物濃度よりも増加させる。これによって、第２導電
型の不純物が基板表面に水平な水平方向へ拡散すること
を抑制することができる。したがって第２領域に不純物
を添加しないときと比較して、第１領域の水平方向の幅
を縮小することができる。

【００５４】また本発明によれば、半導体装置に含まれ
る保護環に隣接する第２領域の不純物濃度を基板よりも
増加させる。これによって、保護環の形成された部分で
空乏層の伸びを抑制することができる。また、保護環に
添加された第１導電型の不純物が基板表面に水平な水平
方向へ拡散することを抑制することができる。これによ
って、保護環の効果を保ったまま、保護環と半導体素子
間の間隔、および複数の保護環を同心円状に形成したと
きの保護環同士の間隔を短縮して、半導体装置全体の大
きさを従来技術の半導体装置よりも縮小することができ
る。

【００５５】さらにまた本発明によれば、半導体素子と
保護環とを含む半導体装置の製造方法では、保護環の形
成前または形成と同時に、第２領域の不純物濃度を増加
させる。これによって、保護環形成のための拡散を行う
ときには、すでに第２領域の不純物濃度が増加している
ので、水平方向の拡散を抑制することができる。これに
よって、半導体装置全体の大きさが従来技術の半導体装
置よりも小さい半導体装置を形成することができる。

【００５６】また本発明によれば、ＭＯＳＦＥＴと保護
環とを含む半導体装置の製造方法では、第２領域に第１
導電型の不純物を添加する工程を、ＭＯＳＦＥＴのＪＦ
ＥＴ部の不純物濃度を増加させるために第１導電型の不
純物を添加する工程と同時に行う。これによって、従来
技術の半導体装置の製造方法と同じ工程数で、保護環の
水平方向の拡散を抑制して、半導体装置全体の大きさが
従来技術の半導体装置よりも小さい半導体装置を形成す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態である半導体装置３１の
周辺構造を説明するための部分断面図である。

【図２】半導体装置３１の平面図である。

【図３】半導体装置３１の周辺構造の他の例を説明する
ための部分断面図である。

【図４】半導体装置３１の製造工程を説明するための工
程図である。

【図５】半導体装置３１の製造工程を説明するための工
程図である。

【図６】半導体装置３１の製造工程を説明するための工
程図である。

【図７】半導体装置３１の製造工程を説明するための工
程図である。

【図８】半導体装置３１の製造工程を説明するための工
程図である。

【図９】半導体装置３１の製造工程を説明するための工
程図である。

【図１０】本発明の第２実施形態である半導体装置８１
の周辺構造を説明するための部分断面図である。

【図１１】半導体装置８１の周辺構造の他の例を説明す
るための部分断面図である。

【図１２】半導体装置８１の製造工程を説明するための
工程図である。

【図１３】半導体装置８１の製造工程を説明するための
工程図である。

【図１４】半導体装置８１の製造工程を説明するための
工程図である。

【図１５】半導体装置８１の製造工程を説明するための
工程図である。

【図１６】半導体装置８１の製造工程を説明するための
工程図である。

【図１７】半導体装置８１の製造工程を説明するための
工程図である。

【図１８】従来技術の半導体装置で、フィールドプレー
トを含む周辺構造を説明するための部分断面図である。

【図１９】従来技術の半導体装置で、ガードリングを含
む周辺構造を説明するための部分断面図である。

【図２０】従来技術の半導体装置で、ガードリングとフ
ィールドプレートとを含む周辺構造を説明するための部
分断面図である。

【図２１】従来技術の半導体装置で、ガードリングとフ
ィールドプレートとを含む周辺構造を説明するための部
分断面図である。

【図２２】パワートランジスタを含む半導体装置３１の
製造工程を説明するための工程図である。

【図２３】パワーＭＯＳＦＥＴを含む半導体装置８１の
製造工程を説明するための工程図である。

【符号の説明】

３４基板３５半導体層３６活性領域３７半導体素子３９，４０，４１ガードリング４３，４４，４５添加部８２縦型ＭＯＳＦＥＴ８９フィールド部

Claims

【特許請求の範囲】

【請求項１】予め定める第１導電型の不純物が予め定
める第１不純物濃度で添加された半導体材料から成る基
板の表層の予め定める第１領域に、該第１導電型とは異
なる第２導電型の不純物を予め定める第１深さまで拡散
させる不純物の拡散方法において、前記第２導電型の不純物を拡散させる前に、前記基板の
表層のうちで前記第１領域に隣接する第２領域を含む領
域に、前記第１導電型の不純物を前記第１不純物濃度よ
りも高い第２不純物濃度でかつ前記第１深さよりも浅い
第２深さまで添加し、次いで第２導電型の不純物を拡散
させることを特徴とする不純物の拡散方法。
【請求項２】予め定める第１導電型の不純物が予め定
める第１不純物濃度で添加された半導体材料から成る基
板の表層に形成されたＰＮ接合を有する半導体素子と、
前記基板の該表層のうちで該半導体素子を囲む第１領域
に該第１導電型とは異なる第２導電型の不純物が予め定
める第１深さまで添加されて形成された保護環とを含む
半導体装置において、前記基板の表層のうちで前記第１領域に隣接して半導体
素子を囲む第２領域に、前記第１導電型の不純物を前記
第１不純物濃度よりも高い予め定める第２不純物濃度で
かつ前記第１深さよりも浅い第２深さまで添加して形成
された不純物添加層をさらに含むことを特徴とする半導
体装置。
【請求項３】予め定める第１導電型の不純物が予め定
める第１不純物濃度で添加された半導体材料から成る基
板の表層に、ＰＮ接合を有する半導体素子と、該表層の
うちで該半導体素子を囲む第１領域に該第１導電型とは
異なる第２導電型の不純物が予め定める第１深さまで添
加された保護環とを形成する半導体装置の製造方法にお
いて、前記保護環の形成前または該形成と同時に、前記基板の
表層の中で前記第１領域に隣接して半導体素子を囲む第
２領域を含む予め定める領域に、前記第１導電型の不純
物を前記第１不純物濃度よりも高い第２不純物濃度でか
つ前記第１深さよりも浅い第２深さまで添加することを
特徴とする半導体装置の製造方法。
【請求項４】予め定める第１導電型の不純物が予め定
める第１不純物濃度で添加された半導体材料から成る基
板に、前記基板の表層の予め定める複数の第１領域に形
成されて第１導電型とは異なる第２導電型の不純物を含
む第１半導体層と、第１領域以外の第２領域に形成され
て第１導電型の不純物を半導体基板の不純物濃度よりも
高い不純物濃度で含む第２半導体層と、第２半導体層表
面内の予め定める第３領域に形成される予め定める絶縁
体層と、絶縁体層に重ねて形成される導電体層と、各第
１領域と第２領域とに隣接した第３領域に前記第１半導
体層よりも薄く形成された第２導電型の不純物を含む第
３半導体層と、各第３半導体層表層の第５領域に第３半
導体層よりも薄く形成されて第１導電型の不純物を含む
第４半導体層とを含む半導体素子、および前記基板の該
表層内で該半導体素子を囲む第６領域に第２導電型の不
純物が予め定める第１深さまで添加された保護環を形成
する半導体装置の製造方法において、前記基板の表層の中で、前記半導体素子の第２領域と、
前記第６領域に隣接して半導体素子を囲む第７領域を含
む予め定める領域とに同時に、前記第１導電型の不純物
を前記第１不純物濃度よりも高い第２不純物濃度でかつ
前記第１深さよりも浅い第２深さまで添加することを特
徴とする半導体装置の製造方法。