JP2015070184A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、電界集中の緩和が可能なスーパージャンクション構造の半導体装置を提供する。
【解決手段】素子領域及び外周領域に形成された第１導電型の半導体領域と、外周領域の半導体領域中に素子領域を囲むリング状に形成された第２導電型の複数の柱状領域と、少なくとも一部の柱状領域の上部にそれぞれ接続して外周領域の半導体領域の上面に配置された第２導電型の複数の電界緩和領域と、電界緩和領域を覆って外周領域の半導体領域上に配置された絶縁膜と、素子領域と外周領域との境界から外周領域の外縁に向かって隣接して配置された一対の電界緩和領域のうちの境界側の電界緩和領域と絶縁膜に形成された開口部で接触し、且つ、一対の電界緩和領域のうちの外縁側の電界緩和領域と絶縁膜を介して到達する連結フィールドプレート電極とを備える。
【選択図】図１

Description

本発明は、耐圧向上のための構造を有するスーパージャンクション構造の半導体装置に関する。
ｐ型の柱状領域とｎ型の柱状領域とが隣接して配置されたスーパージャンクション（ＳＪ）構造のＭＯＳトランジスタ（以下において、「ＳＪＭＯＳ」という。）は、高耐圧且つ低オン抵抗であるという特性を有する（例えば、特許文献１参照。）。ＳＪ構造では、逆バイアス時にドリフト領域を完全に空乏化させるために、ｐ型の柱状領域の不純物総量とｎ型の柱状領域の不純物総量との比を１近傍にする必要がある。このため、半導体チップ内にｐ型の柱状領域とｎ型の柱状領域を規則的に繰り返してパターン配置する。
特開２０００−２７７７３３号公報
半導体装置の耐圧向上のためには、半導体装置の周辺において電界集中を緩和させることが有効である。逆バイアス時において電界集中を緩和するためには、半導体領域中に発生する空乏層を半導体装置の外周に向けてなだらかに延伸させる。しかし、ＳＪ構造の場合にはｐ型とｎ型の柱状領域を深く形成するため、逆バイアス時において半導体領域の深い位置に空乏層が発生する。このため、半導体装置の外縁部において深い位置から表面まで急峻に空乏層の境界が変化してしまい、電界集中の緩和が困難であるという問題があった。
上記問題点に鑑み、本発明は、電界集中の緩和が可能なスーパージャンクション構造の半導体装置を提供することを目的とする。
本発明の一態様によれば、半導体素子が形成された素子領域と素子領域の周囲に配置された外周領域を有する半導体装置において、（ア）素子領域及び外周領域に形成された第１導電型の半導体領域と、（イ）外周領域の半導体領域中に素子領域を囲むリング状に形成された第２導電型の複数の柱状領域と、（ウ）少なくとも一部の柱状領域の上部にそれぞれ接続して外周領域の半導体領域の上面に配置された第２導電型の複数の電界緩和領域と、（エ）電界緩和領域を覆って外周領域の半導体領域上に配置された絶縁膜と、（オ）素子領域と外周領域との境界から外周領域の外縁に向かって隣接して配置された一対の電界緩和領域のうちの境界側の電界緩和領域と絶縁膜に形成された開口部で接触し、且つ、一対の電界緩和領域のうちの外縁側の電界緩和領域と絶縁膜を介して到達する連結フィールドプレート電極とを備える半導体装置が提供される。
本発明によれば、電界集中の緩和が可能なスーパージャンクション構造の半導体装置を提供できる。
本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の外周領域における柱状領域の配置例を示す模式的な平面図である。 本発明の実施形態に係る半導体装置の素子領域の構成を示す模式的な断面図である。 本発明の実施形態に係る半導体装置のセルユニットの構成例を示す模式的な断面図である。 柱状領域の形成方法の例を示す模式的な断面図であり、図５（ａ）〜図５（ｅ）はそれぞれ工程断面図（その１）〜工程断面図（その５）である。 本発明の実施形態に係る半導体装置について電位分布をシミュレーションした結果を示す模式図である。 本発明の実施形態に係る半導体装置についてイオナイズ分布をシミュレーションした結果を示す模式図である。 連結フィールドプレート電極を有する半導体装置の電位分布をシミュレーションした結果を示す模式図である。 連結フィールドプレート電極の無い半導体装置の電位分布をシミュレーションした結果を示す模式図である。 連結フィールドプレート電極を有する半導体装置のイオナイズ分布をシミュレーションした結果を示す模式図である。 連結フィールドプレート電極の無い半導体装置のイオナイズ分布をシミュレーションした結果を示す模式図である。 本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施形態に係る半導体装置１は、図１に示すように、半導体素子が形成された素子領域１０１と素子領域１０１の周囲に配置された外周領域１０２を有する。半導体装置１は、素子領域１０１及び外周領域１０２に形成された第１導電型の半導体領域１０と、半導体領域１０中に形成された第２導電型の複数の柱状領域２０とを備える。柱状領域２０が配置されることによって、半導体領域１０内に複数のｐｎ接合が形成される。このように、半導体装置１は、第１導電型の柱状領域と第２導電型の柱状領域とが隣接して配置されたスーパージャンクション（ＳＪ）構造を有する。
図２に示すように、柱状領域２０は、素子領域１０１の周囲を囲んでリング状に配置されている。図１は、図２のＩ−Ｉ方向に沿った断面図である。構造を分かりやすくするために、図２には柱状領域２０のみを示している。また、図２では柱状領域２０が３重に配置されている例を示したが、実際にはより多くの柱状領域２０が配置される。外周領域１０２において、半導体領域１０に埋め込まれた柱状領域２０が、壁状に互いに平行に走行する。
外周領域１０２において、半導体領域１０の上面に第２導電型の電界緩和領域３０が配置されている。電界緩和領域３０は、少なくとも一部の柱状領域２０の上部にそれぞれ接続している。図１に示した例では、すべての柱状領域２０の上部にそれぞれ電界緩和領域３０が配置されている。電界緩和領域３０は素子領域１０１の周囲に幾重にもリング状に配置されており、電界緩和リング（Field Limiting Ring：ＦＬＲ）として機能する。外周領域１０２の半導体領域１０上には、電界緩和領域３０の上面を覆って絶縁膜４０が配置されている。半導体装置１の外縁１０４を含む領域は第１導電型の半導体領域であり、その上面に配置された外縁電極７０はドレイン電極１７０と電気的に接続されている。
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を説明する。
外周領域１０２においては、連結フィールドプレート電極５０が、素子領域１０１と外周領域１０２との境界１０３から外周領域１０２の外縁１０４に向かって並列して配置された電界緩和領域３０（以下において「電界緩和領域対」という。）の上方で絶縁膜４０上に配置されている。連結フィールドプレート電極５０は、電界緩和領域対のうち境界１０３側の電界緩和領域３０と、絶縁膜４０に形成された開口部で接触する。更に、連結フィールドプレート電極５０は絶縁膜４０を介して、少なくとも電界緩和領域対のうち外縁１０４側の電界緩和領域３０に端部が達する。連結フィールドプレート電極５０の外縁１０４側の端部は、平面方向から見て電界緩和領域３０と重なっていてもよい。このため、連結フィールドプレート電極５０と外縁１０４側の電界緩和領域３０とは容量結合する。
半導体装置１では、ＦＬＲとして機能するリング状の複数の電界緩和領域３０が素子領域１０１の周囲に形成されている。半導体装置１によれば、電界緩和領域３０−連結フィールドプレート電極５０−電界緩和領域３０の連結構造によって、外周領域１０２に容量性フィールドプレート構造を生じる。これによって、電界緩和領域３０の表面の電位を固定することができ、連結フィールドプレート電極５０と電界緩和領域３０間の容量を変えることができる。半導体装置１の逆バイアス印加時に外周領域１０２において電界集中が良好に緩和される。これにより、半導体装置１の耐圧を向上できる。連結フィールドプレート電極５０には金属膜やポリシリコン膜などを採用可能である。
半導体装置１では、連結フィールドプレート電極５０の配置の仕方によって、逆バイアス時に半導体装置１に印加される電圧の分割の仕方が変わり、各電界緩和領域３０の電位をそれぞれ任意に制御できる。つまり、半導体領域１０の表面の各位置における電位を任意に制御できる。その結果、逆バイアス印加時に半導体領域１０内に発生する空乏層を外縁部に向けてなだらかに伸ばすことができる。
ところで、図１ではすべての電界緩和領域３０を連結フィールドプレート電極５０を介して電気的に相互接続する例を示した。しかし、半導体領域１０内で空乏層が連続してなだらかに形成されるなら、連結フィールドプレート電極５０と電気的に連結しない電界緩和領域３０があってもよい。このように、連結フィールドプレート電極５０に接続する電界緩和領域３０と、連結フィールドプレート電極５０に接続しない電界緩和領域３０とを外周領域１０２に混在させることによって、逆バイアス時における半導体領域１０の各位置の電位を任意に設定できる。
上記のように、境界１０３から外縁１０４に向けて配列された複数の電界緩和領域３０に連結フィールドプレート電極５０を任意に付加することによって、外周領域１０２表面の電位を安定的に固定できる。これにより、半導体装置１の耐圧を向上することができる。
なお、図１に示したように、柱状領域２０は膜厚方向に深く形成される。このため、外周領域１０２の外縁領域において、最も外縁１０４側の柱状領域２０から半導体領域１０の表面に向かって空乏層が急激に変化しないようにする必要がある。
このため、図１に示した半導体装置１では、最も外縁１０４側の柱状領域２０の位置よりも外縁１０４側で絶縁膜４０上に配置された外周フィールドプレート電極６０を更に備える。外周フィールドプレート電極６０は、外縁１０４に最も近い電界緩和領域３０に接続する。なお、境界１０３から外縁１０４方向への長さが、連結フィールドプレート電極５０よりも外周フィールドプレート電極６０の方が長く設定される。これは、柱状領域２０によって半導体領域１０の深い位置に形成された空乏層が、半導体領域１０の表面に向かって急峻に上昇することを抑制するためである。このように、外周フィールドプレート電極６０によって、外周領域１０２の外縁領域において空乏層が急激に変化することが防止される。その結果、効果的に電界集中が緩和される。
素子領域１０１には、ＳＪ構造を採用した種々の半導体素子を形成可能である。例えば、図３に示すように、素子領域１０１に電界効果トランジスタ（ＦＥＴ）が形成される。図３に示した半導体素子１００は、第１導電型の基板１１０上に形成された半導体領域１０に、柱状領域２０が形成された構造である。半導体素子１００において、半導体領域１０はドリフト領域である。半導体素子１００は、ｐ型のベース領域１２０、ｎ型のソース領域１３０、ゲート電極１４０、ゲート絶縁膜１５０、ソース電極１６０、及びドレイン電極１７０を更に備える。
基板１１０は、例えばシリコン（Ｓｉ）基板などの半導体基板にｎ型不純物がドープされたｎ+型半導体基板である。基板１１０はドレイン領域として機能する。ドリフト領域であるｎ-型の半導体領域１０は、基板１１０の一方の主面１１１上に配置されている。半導体領域１０の不純物濃度は、基板１１０よりも低い。例えば、アンチモン（Ｓｂ）などが高濃度にドープされたｎ型シリコン基板上にリン（Ｐ）などがドープされたｎ型エピタキシャル層を成長させて、半導体領域１０が形成される。
柱状領域２０は、半導体領域１０にボロン（Ｂ）などのｐ型の不純物が選択的に拡散されて形成される。柱状領域２０の形成方法の例は後述する。素子領域１０１において柱状領域２０は半導体領域１０を上方から平面的に見て並行してストライプ状に延伸し、壁状に互いに平行に走行する。
半導体領域１０は、図４に示すような、ｐ型の柱状領域２０とその周囲のｎ型の周辺領域２１を１つのセルユニット２００として、複数のセルユニット２００が隣接して配置された構造である。周辺領域２１は、半導体領域１０の柱状領域２０が形成された領域の残余の領域である。
セルユニット２００の繰り返し距離（セルピッチ）Ｄは、すべて等しくなるように設定されている。なお、ここでいう「セルピッチ」とは、平面方向から見て、隣接する柱状領域２０の中心間距離のことである。柱状領域２０の深さ及び幅は同一になるように形成される。
ベース領域１２０の不純物濃度は、柱状領域２０よりも高く設定される。図３に示したように、ベース領域１２０は、電界緩和領域３０と同様に、柱状領域２０の上部にそれぞれ接続して半導体領域１０の上面に配置されている。ベース領域１２０は、半導体領域１０の上部の一部にボロン（Ｂ）などを選択的にドープして形成される。なお、素子領域１０１にベース領域１２０を形成する工程において、外周領域１０２に電界緩和領域３０を形成することができる。
ソース領域１３０は、ベース領域１２０の内側に島状に形成されている。ソース領域１３０は、半導体領域１０の上面に露出している。
ゲート電極１４０は、ゲート絶縁膜１５０を介して半導体領域１０の上方とソース領域１３０の上方とに渡って配置されている。これにより、ゲート電極１４０と対向するソース領域１３０にチャネルが形成される。ゲート電極１４０は、例えばポリシリコン膜である。ゲート絶縁膜１５０は、例えばシリコン酸化膜である。
ソース電極１６０は、ソース領域１３０に電子を注入するための電極である。ソース電極１６０は、ベース領域１２０とソース領域１３０にオーミック接続されている。ドレイン電極１７０は、基板１１０の他方の主面１１２上に配置される。
図３ではプレーナ型のＭＯＳ構造について示したが、トレンチゲート型のＭＯＳ構造に置き換えてもよい。
柱状領域２０の形成方法には、大きく分けて２つある。一つは多層エピタキシャル層を堆積させる「マルチエピレイヤー方式」であり、もう一つはＳｉ層を縦長に深くエッチングして形成した溝（トレンチ）にエピタキシャル層を埋め込む「ディープトレンチ方式」である。図１、図３では、図５（ａ）〜図５（ｅ）に示す半導体領域１０の形成方法を応用したマルチエピレイヤー方式によって柱状領域２０を形成した例を示した。このため、柱状領域２０が、深さ方向に沿って複数のくびれが箇所を有している。即ち、柱状領域２０の表面に沿って延伸する方向と垂直な方向の断面は、複数の団子状領域が深さ方向に連結された形状である。
図５（ａ）に示すように、第１導電型の第１エピタキシャル層５０１を形成した後、イオン注入開口部６１１が形成された注入用マスク６１０を用いて、第２導電型の不純物イオンが第１エピタキシャル層５０１の所定の領域に注入される。例えば、イオン注入開口部６１１の幅ｔ１を０．４μｍとして、ｐ型不純物としてボロン（Ｂ）をｎ型の第１エピタキシャル層５０１に注入する。
次いで、図５（ｂ）に示すように、イオン注入開口部６２１が形成された注入用マスク６２０を用いて、第１導電型の不純物イオンが第１エピタキシャル層５０１に注入される。例えば、イオン注入開口部６２１の幅ｔ２を０．４μｍとして、ｎ型不純物としてリン（Ｐ）をｎ型の第１エピタキシャル層５０１に注入する。その後、アニール工程によって、図５（ｃ）に示すように第１エピタキシャル層５０１内に第２導電型の半導体領域５１０が形成される。
次に、図５（ｄ）に示すように、第１エピタキシャル層５０１上に第１導電型の第２エピタキシャル層５０２を形成する。このとき、熱拡散によって半導体領域５１０が広がる。そして、トータルドライブ工程によって、図５（ｅ）に示すように、半導体領域５１０が団子状に形成される。
その後、上記と同様にして、注入用マスク６１０を用いて第２導電型の不純物イオンが第２エピタキシャル層５０２に注入され、注入用マスク６２０を用いて第１導電型の不純物イオンが第２エピタキシャル層５０２に注入される。そして、図５（ｃ）〜図５（ｅ）を参照して説明した方法と同様にして、半導体領域５１０が形成される。
以上の工程を繰り返すことにより、各工程で形成される半導体領域５１０が更に広がって連結し、柱状領域２０が形成される。
なお、上記の形成方法によれば、第１導電型（例えばｎ型）のエピタキシャル層に、第２導電型（例えばｐ型）の不純物イオンだけでなく、第１導電型の不純物イオンが注入される。例えば、図４に示したセルユニット２００のｐ型の柱状領域２０だけでなく、ｎ型の周辺領域２１もイオン注入による柱状領域として形成される。これにより、ＳＪ構造における不純物総量比を容易に調整できるという効果が得られる。
ところで、半導体装置１の耐圧の大きさは、セルユニット２００のセルピッチＤにも依存する。安定的な耐圧構造とするためには、半導体領域１０の厚み（エピ厚）の最低４倍以上のセルピッチＤが必要である。この繰り返し距離と電界緩和領域３０への連結フィールドプレート電極５０の付加により、半導体装置１の耐圧を向上することができる。
ここで、ＦＥＴである半導体素子１００のオン状態について説明する。ドレイン電極１７０とソース電極１６０間に、ドレイン電極１７０の電位がソース電極１６０の電位よりも高くなる電圧を印加する。この状態でゲート電極１４０にしきい値以上の電圧が印加されると、ゲート電極１４０に対向する領域のベース領域１２０にキャリア（電子）が蓄積される。これにより、チャネルがベース領域１２０に形成される。その結果、ソース電極１６０から注入されたキャリアが、ソース領域１３０、ベース領域１２０のチャネル、半導体領域１０、及び基板１１０を伝播して、ドレイン電極１７０に達する。即ち、電流がドレイン電極１７０からソース電極１６０に流れる。
次に、半導体素子１００がオフ状態の場合について説明する。オフ状態では、素子領域１０１及び外周領域１０２において、空乏層が柱状領域２０間に広がる。これにより、素子領域１０１の外周での電界集中が制御される。即ち、既に説明したように、電界緩和領域３０及び電界緩和領域３０に連結する連結フィールドプレート電極５０によって電界集中が緩和される。
図３に示したように、素子領域１０１に最近接の電界緩和領域３０のみが、素子領域１０１に形成される半導体素子１００の一方の主電極であるソース電極１６０と電気的に接続している。一方、外周フィールドプレート電極６０は、外周領域１０２の外縁部において、外縁電極７０に接続している。外縁電極７０は、半導体素子１００の他方の主電極であるドレイン電極１７０と電気的に接続している。なお、外縁電極７０と接続して、外縁フィールドプレート電極８０が絶縁膜４０上に配置されている。
したがって、連結フィールドプレート電極５０の配置の仕方によって、外周領域１０２におけるソース電極１６０とドレイン電極１７０間の電圧分割の仕方が変わり、各電界緩和領域３０の電位を任意に制御できる。ソース電極１６０とドレイン電極１７０間に高電圧が印加された場合、外周領域１０２の表面電位は、電界緩和領域３０と連結フィールドプレート電極５０によって制御され、徐々に降下していく。外周領域１０２の外縁では電圧が十分に下がっているため、ＳＪ構造ではなく、電界緩和領域３０に外周フィールドプレート電極６０を接続した構造により耐圧を確保できる。
図６に、半導体装置１にドレイン−ソース間電圧Ｖｄｓを６８６Ｖ印加した場合の電位分布をシミュレーションした結果を示す。図６の左上端のソース電極１６０から右上端の外縁電極７０まで、なだらかな電位分布である。なお、ｎ型の半導体領域１０の不純物濃度は４Ｅ１５ｃｍ-3である。
図７は、ドレイン−ソース間電圧Ｖｄｓを６８６Ｖ印加した場合の、半導体装置１内部のイオナイズ分布をシミュレーションした結果である。図７は終端部がブレークダウンしている状態でのイオナイゼイションの分布を示していて、半導体装置１のどこで電子・正孔対が大量に発生しているのかがわかる。注目すべき点は、イオナイズの場所が左上端のソース電極１６０との接合箇所であること、及び、ソース電極１６０との接合箇所以外では表面でイオナイズしていないことである。ソース電極１６０が接続されていない電界緩和領域３０の表面でイオナイズが起こると、ドレイン−ソース間電圧Ｖｄｓの波形においてソフトブレークが発生してしまう。図７は、理想的なイオナイズの分布図であり、表面でのイオナイズが発生していない。
図８に連結フィールドプレート電極５０を電界緩和領域３０に接続した場合の電位分布をシミュレーションした結果、図９に連結フィールドプレート電極５０が無い場合の電位分布をシミュレーションした結果を示す。また、図１０に連結フィールドプレート電極５０を電界緩和領域３０に接続した場合のイオナイズ分布をシミュレーションした結果、図１１に連結フィールドプレート電極５０が無い場合のイオナイズ分布をシミュレーションした結果を示す。
シミュレーション結果の検討から、連結フィールドプレート電極５０を電界緩和領域３０に接続した場合の耐圧ＢＶｄｓｓ＝６８６Ｖに対して、連結フィールドプレート電極５０が無い場合の耐圧ＢＶｄｓｓ＝６５５Ｖであった。即ち、連結フィールドプレート電極５０を電界緩和領域３０に接続することによって耐圧が向上する。図９及び図１１から、連結フィールドプレート電極５０が無い場合には、それぞれの電界緩和領域３０の電界強度が高くなり、ソース電極１６０との接合箇所以外でイオナイズ現象が顕著に発生することがわかる。したがって、柱状領域２０を細くしたＳＪＭＯＳにおいては、連結フィールドプレート電極５０が無い終端部でドレイン−ソース間電圧Ｖｄｓの波形においてソフトブレークが発生してしまう。このように、連結フィールドプレート電極５０を電界緩和領域３０に接続することは非常に有効である。
ところで、半導体装置１とは異なる方法によって柱状領域２０の配置された領域よりも外側の外縁領域で電位を徐々に低減させるために、例えば外縁領域において半導体領域１０の表面にｐ型の低濃度拡散層（リサーフ）を追加形成する方法が考えられる。これにより、半導体装置に逆バイアスが印加された場合に、外縁領域で半導体領域１０の表面を空乏化できる。しかし、この低濃度拡散層の形成には高温の加熱工程が必要である。この加熱工程によって柱状領域２０が横に広がり、オン電流の流れる領域が狭くなる。このため、半導体装置の低オン抵抗化が阻害される。
これに対し、半導体装置１では、素子領域１０１にベース領域１２０を形成するのと同時に、電界緩和領域３０を形成することができる。つまり、半導体素子１００の製造工程の一部によって電界緩和領域３０を形成することができる。したがって、外周領域１０２に低濃度拡散層を形成する工程などの、高温の加熱工程を特別に必要としない。このため、加熱工程によって柱状領域２０が横に広がって、オン電流の流れる半導体領域１０が狭くなることが防止される。これにより、半導体装置１の低オン抵抗化が可能である。
例えば、本発明者らによって、セルユニット２００のセルピッチＤ＝７μｍにおいて幅３μｍ程度の柱状領域２０を形成することができた。このときのエピタキシャル層のトータルの厚さは４２μｍである。そして、単位面積当たりのオン抵抗（Ａ・Ｒｏｎ）として１．３Ω／ｍｍ2が得られた。
以上に説明したように、本発明の実施形態に係る半導体装置１では、隣接する一対の電界緩和領域のうち一方の電界緩和領域３０と直接に接続し、他方の電界緩和領域３０とは容量結合するように、連結フィールドプレート電極５０を外周領域１０２に配置する。その結果、逆バイアス時における電界集中が緩和され、半導体装置１の耐圧が向上する。また、外周フィールドプレート電極６０を外周領域１０２の外縁領域に配置することにより、外周領域１０２の外縁領域において空乏層が急激に変化することが防止される。これにより、効果的に電界集中が緩和される。
なお、低オン抵抗のためには、柱状領域２０をできるだけ細く維持したい。このため、熱拡散による柱状領域２０の広がりを抑制するために、高温での加熱工程の少ないプロセスで半導体装置１を形成することが好ましい。したがって、比較的低温で形成されるポリシリコン材が、電界緩和領域３０に接続する微細な連結フィールドプレート電極５０に好適である。
＜変形例＞
半導体装置１の低オン抵抗化のためには、柱状領域２０の幅が狭いことが好ましい。この場合、すべての柱状領域２０の上端に電界緩和領域３０を配置すると、製造工程の精度の限界によって電界緩和領域３０同士が接触してしまう場合がある。電界緩和領域３０同士が接触すると、電界集中の緩和ができなくなり、耐圧が低下する。このため、一部の柱状領域２０の上端とは電界緩和領域３０に接続していないように電界緩和領域３０を設けない外周領域１０２を構成してもよい。
例えば、図１２に示すように、電界緩和領域３０に接続する柱状領域２０と電界緩和領域３０に接続しないように電界緩和領域３０を設けない柱状領域２０とを、境界１０３から外縁１０４に向かって交互に配置してもよい。これにより、電界緩和領域３０同士を接触させることなく、低オン抵抗化を実現できる。
例えば、セルピッチＤが３μｍ程度の場合に、一部の柱状領域２０に電界緩和領域３０を接続させない構造は有効である。また、セルピッチＤが５〜６μｍの場合でも、高耐圧が要求される場合には、電界緩和領域３０を接続しない柱状領域２０を配置して、電界緩和領域３０間に一定の距離を保持することが好ましい。
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、上記では柱状領域２０をマルチエピレイヤー方式で形成する例を示したが、柱状領域２０をディープトレンチ方式で形成してもよい。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…半導体装置
１０…半導体領域
２０…柱状領域
２１…周辺領域
３０…電界緩和領域
４０…絶縁膜
５０…連結フィールドプレート電極
６０…外周フィールドプレート電極
７０…外縁電極
８０…外縁フィールドプレート電極
１００…半導体素子
１０１…素子領域
１０２…外周領域
１０３…境界
１０４…外縁
１１０…基板
１２０…ベース領域
１３０…ソース領域
１４０…ゲート電極
１５０…ゲート絶縁膜
１６０…ソース電極
１７０…ドレイン電極
２００…セルユニット

Claims (9)

  1. 半導体素子が形成された素子領域と前記素子領域の周囲に配置された外周領域を有する半導体装置において、
    前記素子領域及び前記外周領域に形成された第１導電型の半導体領域と、
    前記外周領域の前記半導体領域中に前記素子領域を囲むリング状に形成された第２導電型の複数の柱状領域と、
    少なくとも一部の前記柱状領域の上部にそれぞれ接続して前記外周領域の前記半導体領域の上面に配置された第２導電型の複数の電界緩和領域と、
    前記電界緩和領域を覆って前記外周領域の前記半導体領域上に配置された絶縁膜と、
    前記素子領域と前記外周領域との境界から前記外周領域の外縁に向かって隣接して配置された一対の前記電界緩和領域のうちの前記境界側の電界緩和領域と前記絶縁膜に形成された開口部で接触し、且つ、前記一対の前記電界緩和領域のうちの前記外縁側の電界緩和領域と前記絶縁膜を介して到達する連結フィールドプレート電極と
    を備えることを特徴とする半導体装置。
  2. 前記境界から前記外縁に向かって複数の前記連結フィールドプレート電極が配置され、前記電界緩和領域と前記連結フィールドプレート電極とが前記境界から前記外縁に向かって交互に電気的に連結されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記外縁に最近接の前記電界緩和領域に接続する外周フィールドプレート電極を更に備え、
    前記境界から前記外縁方向の長さが、前記連結フィールドプレート電極よりも前記外周フィールドプレート電極の方が長いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記素子領域に最近接の前記電界緩和領域が、前記素子領域に形成される前記半導体素子の主電極と電気的に接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 一部の前記柱状領域は前記電界緩和領域に接続していないことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記電界緩和領域に接続する前記柱状領域と前記電界緩和領域に接続しない前記柱状領域とが、前記境界から前記外縁に向かって交互に配置されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記柱状領域が、複数の団子状領域が深さ方向に連結された形状であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記連結フィールドプレート電極に接続する前記電界緩和領域と、前記連結フィールドプレート電極に接続しない前記電界緩和領域とが、前記外周領域に混在していることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記連結フィールドプレート電極がポリシリコン材からなることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
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