CN104952910A - 超结半导体器件的终端结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种超结半导体器件的终端结构及其制造方法。所述终端结构具有若干超结P柱，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。本发明的超结半导体器件的终端结构及其制造方法，能够提供高可靠小尺寸的半导体器件终端结构，并具有成本低、工艺简单容易实现和工艺窗口宽的优点。
Description
技术领域
本发明涉及一种超结半导体器件，特别是涉及一种超结半导体器件的终端结构及其制造方法。
背景技术
自1991年发明超结半导体器件以来(参见美国专利US5216275)，经过20多年的技术改进，已成功开发出600V-900V的超结金属氧化物半导体场效应晶体管(Super Junction MOSFET)，广泛用于电力电子设备，例如电源开关、马达驱动、DC-DC变换器等领域。
超结器件的核心结构是垂直于器件表面下方(以下称纵向)相互交替排列的P型掺杂半导体柱(简称P柱)和N型掺杂半导体柱(简称N柱)，这2种柱满足电荷平衡条件。其原理是当纵向加电压时，P柱区和N柱区完全耗尽，该结构的击穿电压仅与耗尽层高度(近视P柱或N柱高度)成正比，与P柱和N柱掺杂浓度无关。这样在不改变器件击穿电压条件下，通过提高P柱或N柱的掺杂浓度降低器件的导通电阻。
超结MOSFET一般划分为四个区域，元胞区、栅压焊区、过渡区和终端区(国外许多文献将过渡区和终端区统称终端区或peripheral区)。元胞区和栅压焊区位于芯片中央，并由过渡区和终端区环绕着。元胞区是器件核心工作区域，开通后电阻低，大电流通过，关断后承受较高的纵向阻断电压。栅压焊区用作栅电极压焊线引出，器件开通时没大电流通过，但关断后需要承受和元胞区同样的纵向电压。元胞区和栅压焊区下方排列相互交替的P柱和N柱，满足电荷平衡时，纵向阻断电压与P柱(或N柱)高度近似成正比。过渡区连接元胞区和终端区，在元胞区开通时也无大电流通过，在其上方通常有gate bus(栅极)，有场氧化层以及多晶硅和金属布线，过渡区一般不承受横向电压。终端区则不同，不仅承受纵向电压，还需要承受横向电压， 数值和纵向电压相同。
终端的设计原则一般要求其阻断电压大于其它区域，在接近发生雪崩倍增的大电压下，雪崩电流发生在占芯片面积比例较大的元胞区域或过渡区，以便非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)能释放较大的瞬态能量(称为雪崩耐量)。另一个原则是额定阻断电压下终端区域硅表面电场强度尽量小，一般小于2.5×105V/cm，以便获得良好的高温反偏(High Temperature Reverse Bias，HTRB)性能。
人们提出了许多种终端结构和制造方法。美国专利US6844592提出在终端区增加一个三台阶场板的方法，但该方法需要多层介质淀积和蚀刻，工艺成本高。美国专利US6512268提出每个终端区P柱连接一个金属场板(称为接触式金属场板)或P柱上设置浮空金属场板。中国专利CN201210443873提出降低过渡终端区内N柱掺杂浓度。中国专利CN201210371525提出一种降低P柱掺杂浓度的方法。
上述现有技术可归纳为如图1所示的终端结构。如图1所示，区域I代表元胞区，区域Ⅱ代表过渡区，区域Ⅲ代表终端区。结构包括底部漏电极金属1，硅衬底N型重掺杂半导体层2，N型轻掺杂半导体外延层3，超结P柱4和终端区P柱4a，超结N柱5和终端区N柱5a，硅片正面元胞的MOS结构区域6，终端区半导体表面上方的场氧化层7，跨越P柱4和N柱5a的浮空金属场板8，连接P柱4a和设置在N柱5a上方的接触式金属场板9。区域I和区域Ⅱ的超结P柱4和N柱5交替等步长重复排列，掺杂浓度达到电荷平衡。其中，中国专利CN201210443873的发明核心是降低终端区Ⅲ内N柱5a的掺杂浓度，中国专利CN201210371525的发明核心是降低P柱4a掩膜板有效注入面积，形成离远元胞方向P柱横向掺杂逐渐降低的终端结构。
发明内容
本发明要解决的技术问题是为了克服现有技术中的超结半导体器件的 终端结构复杂度高因而制造工艺实现难度大、工艺标准高的缺点，提供一种超结半导体器件的终端结构及其制造方法。
本发明是通过下述技术方案来解决上述技术问题的：
一种超结半导体器件的终端结构，具有若干超结P柱(P型掺杂半导体柱)，其特点在于，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。
容易理解地，这里所说的顶部P柱和底部P柱分别处于超结P柱的顶部和底部。对应的顶部P柱和底部P柱可连接或结合为一体，以构成一超结P柱。
较佳地，所述若干超结P柱中，位于所述终端结构的过渡区的顶部P柱相互连接。所述终端结构的过渡区得以避免承受横向电压。
较佳地，所述若干超结P柱中，位于所述终端结构的终端区的顶部P柱之间的间距，沿远离所述终端结构的过渡区的方向逐渐变宽，以保证较小尺寸的终端结构能承受较大的击穿电压。
较佳地，每个顶部P柱高度为2-6微米。本发明中的高度单位微米，缩写为um。当顶部P柱在该高度范围内时，通过精确设计P柱之间的横向距离，可获得抗UIS(非箝位感性负载下的开关过程)能力高、HTRB(高温反偏压)可靠性高且总尺寸小的终端结构。
较佳地，所述若干超结P柱的顶部P柱由离子注入和退火激活形成。申请人发现，采用这种工艺形成本发明中的顶部P柱，其工艺方法最为简单，资源的利用率最高而资源耗损最少。
本发明还提供了一种包含上述终端结构的超结半导体器件。
本发明还提供了一种超结半导体器件的终端结构的制造方法，其特点在于，包括以下步骤：
步骤一、采用外延工艺，在N型重掺杂硅衬底上外延一层N型外延层；
步骤二、重复执行以下操作多次直至获得具有预设高度的底部P柱：用预设的底部P柱掩膜板进行光刻掩膜及P型离子注入，去胶清洗后，继续外 延所述N型外延层；
步骤三、再外延一层所述N型外延层；
步骤四、用预设的一顶部P柱掩膜板进行光刻掩膜、P型离子注入和去胶；
步骤五、高温退火形成一一对应的若干底部P柱和若干顶部P柱，每对底部P柱和顶部P柱共同构成一超结P柱，其中顶部P柱的宽度不小于底部P柱的宽度；
步骤六、高温氧化形成所述若干顶部P柱上方表面的二氧化硅场氧化层；
步骤七、制作元胞区MOS结构(MOS即金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管中的金属-氧化物-半导体的缩写)。
应当理解的是，步骤二中重复执行特定操作多次，其含义是指，在一次执行操作至“去胶清洗后，继续外延所述N型外延层”之后，若底部P柱未达到预设高度，则再次用预设的底部P柱掩膜板进行光刻掩膜及P型离子注入，然后去胶清洗，并继续外延所述N型外延层。
较佳地，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于过渡区的顶部P柱相互连接。
较佳地，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于终端区的顶部P柱之间的间距，沿远离过渡区的方向逐渐变宽。
较佳地，在步骤五中形成的所述若干顶部P柱的高度为2-6微米。
本发明还提供了一种超结半导体器件的制造方法，其中采用上述的制造方法制造所述超结半导体器件的终端结构。
应当理解的是，在上述说明中涉及的超结半导体器件、超结半导体器件的终端结构及其制造方法中，终端结构的半导体材料不局限单晶硅材料，还包括锗以及砷化镓或硅锗等化合物半导体材料。本发明的终端结构适用于各种半导体功率器件，例如超结二极管器件、半超结二极管和半超结IGBT(绝 缘栅双极型晶体管)的终端结构。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：本发明的超结半导体器件、超结半导体器件的终端结构及其制造方法，能够提供高可靠小尺寸的半导体器件终端结构，并具有成本低、工艺简单容易实现和工艺窗口宽的优点。
附图说明
图1为现有技术中的超结MOSFET(MOSFET即金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管)的终端结构的结构示意图。
图2是本发明实施例1的超结半导体器件的终端结构的结构示意图。
图3-9是本发明实施例2的制造方法中各个工艺步骤中相应的终端结构示意图。
图10是采用本发明实施例2的制造方法仿真模拟得到的终端结构的电流-电压曲线。
图11为采用本发明实施例2的制造方法仿真模拟得到的终端结构在700V电压时雪崩电流分布图。
图12为采用本发明实施例2的制造方法仿真模拟得到的终端结构在700V电压时，硅表面下10um处的雪崩电流密度分布图。
图13为采用本发明实施例2的制造方法仿真模拟得到的终端结构，在元胞区和终端区击穿电压随电荷失衡的变化关系。
图14-16是本发明实施例3的制造方法中各个工艺步骤中相应的终端结构示意图。
图17为本发明实施例4中的超结器件芯片边缘和拐角处的终端结构的俯视图。
图18为本发明实施例5中的六角形P柱和六角形排布阵列的终端结构的俯视图。
图19为本发明实施例2的制造方法的工艺流程图。
附图标记说明
元胞区：区域I；
过渡区：区域Ⅱ；
终端区：区域Ⅲ；
漏电极金属：1；
N型重掺杂层硅衬底：2；
N型轻掺杂硅外延层：3、3-1、3-2、3-n、3-m；
超结P柱：4、4a；
超结N柱：5、5a；
元胞MOS结构：6；
场氧化层：7；
超结底部P柱离子注入后P型掺杂区：4b-1、4b-2、4b-n；
超结底部P柱：4b；
超结顶部P柱离子注入后P型掺杂区：4c-1；
超结顶部P柱：4c；
超结P柱深沟槽：4d-1；
超结深沟P型掺杂槽填充物：4d；
光刻掩膜胶：PR；
浮空金属场板：8；
接触式金属场板：9。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
如图2所示，本实施例的超结半导体器件的终端结构，具有若干超结P柱，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。
所述若干超结P柱中，位于所述终端结构的过渡区的顶部P柱相互连接，并且位于所述终端结构的终端区的顶部P柱之间的间距，沿远离所述终端结构的过渡区的方向逐渐变宽。
每个顶部P柱高度为2-6微米。并且所述若干超结P柱的顶部P柱由离子注入和退火激活形成。
实施例2
下面结合附图说明实施例2的超结半导体器件的终端结构的制造方法。本实施例的制造方法适用于外延型超结结构。本实施例的制造方法的流程图可参考图19所示，具体如下。
步骤一、参见图3，采用外延工艺，在N型重掺杂硅衬底2上外延一层3-15um的N型外延层3-1；
步骤二、重复执行以下操作多次直至获得具有预设高度的底部P柱：首先参见图4所示，用设计好的底部P柱掩膜板进行光刻掩膜PR，P型离子注入4b-1，然后参见图5所示，去胶清洗后，继续外延N型外延层3-2。
其中再一次执行以下操作时，仍然用设计好的底部P柱掩膜板进行光刻掩膜PR，P型离子注入4b-2(参考图5所示)。步骤二中的操作重复次数n(参考图6所示)视具体器件特性要求而确定。
步骤三、参见图7，在N型重掺杂硅衬底上外延顶部N型外延层3-t；
步骤四、用设计好的顶部P柱掩膜板和光刻掩膜方法完成顶部P型离子注入4c-1并去胶；
步骤五、参见图8，高温退火形成底部P柱4b、顶部P柱4c，以及P柱之间的N柱5；
步骤六、参见图9，采用LOCOS方法(局部硅氧化方法)高温氧化形成二氧化硅场氧化层7。
步骤七、制作超结MOSFET的MOS结构6，进行背面减薄和形成背面金属1，如图2所示。
上述步骤六、七中的具体工艺，可以采取本领域中常规的工艺步骤，在此不作赘述。
其中，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于过渡区的顶部P柱相互连接，并且位于终端区的顶部P柱之间的间距，沿远离过渡区的方向逐渐变宽。所述若干顶部P柱的高度为2-6微米。
以下给出使用二维TCAD仿真软件进行优化模拟得到的结果。
所采用的模拟结构包括元胞区、过渡区和终端区，元胞区和过渡区均包含2个P/N柱，终端区包含9个P柱环。应当理解的，在附图中所显示的终端结构中所包含的P柱、N柱仅为示意性地显示，并不因此限定其具体数量为多少，并且，图中所显示的也和这里的模拟结构在P柱、N柱的具体数量上有所不同，但这里的模拟结果对于本领域技术人员理解本实施例制成的终端结构、实施例1的终端结构、以及本发明的技术效果仍然有着重要的参考价值。
这里采用的模拟结构，N柱(包括N型外延层)和底部P柱的浓度均为1.8×1015/cm3，宽度均为8微米，P柱深度36.5微米。顶部P柱宽度大于底部P柱宽度(类似于图2)，相互距离在远离元胞方向逐渐加宽，掺杂浓度为3.6×1015/cm3(可参考图2所示)。
以下说明中涉及的图10-13为仿真模拟后得到的一系列示意图，均用于呈现本实施例的制造方法制造的终端结构的特定的一些特性。图10为电流-电压(I-V)曲线，在电压大于630V后漏电增加迅速，说明电离碰撞和载流子雪崩倍增开始发生，700V时达4.3×10-10A。应当理解的是，图中纵轴方向的E-10即表示10-10。
图11为700V时雪崩电流在元胞区、过渡区和终端区的分布图，图12为700V电压时硅表面下10微米处雪崩电流密度分布图。可以看出雪崩倍增 开始时雪崩电流主要发生在元胞区，然后是过渡区，终端各P/N柱环的电流密度都低于元胞区5倍以上，而且随着离元胞区距离增大雪崩电流密度减少。
700V时硅表面下0.1微米处电场强度在终端区的分布，最高电场强度低于2×105V/cm，满足良好HTRB特性(高温反偏压特性)的基本要求。
将如图11所示的电流迅速增加到5×10-10A时的电压看作击穿电压，图13为元胞区(图中以折线表示)、本发明终端结构(图中以三角虚线表示)和优化前终端结构(图中以点虚线表示)击穿电压各自随着P柱电荷Qp与N柱电荷Qn失衡的变化关系，由图13可以看出本实施例的终端结构和元胞区具有相同的Qp/Qn-1窗口，从-30％至30％，而优化前终端的Qp/Qn-1窗口仅为0％至30％。在Qp/Qn-1＝-30％至30％范围，仿真结果显示雪崩发生前大部分漏电发生在元胞区域(类似图12)。在图13的曲线模拟中，Qp/Qn是通过改变P柱掺杂浓度的，N柱和N外延层掺杂浓度不变。
实施例3
下面结合附图说明实施例3的超结半导体器件的终端结构的制造方法。本实施例的制造方法适用于沟槽型超结结构。
步骤一、参见图14，采用外延工艺，在N型重掺杂硅衬底2上外延一层10-100微米的N型外延层3；
步骤二、参见图15，用深槽蚀刻方法蚀刻P柱所需要的深沟槽4d-1；
步骤三、参见图16，填充含P型杂质的材料4d，例如P型单晶硅外延，并用化学机械研磨平整化方法(CMP)平整硅表面；
步骤四、参见图16，用设计好的顶部P柱掩膜板和光刻掩膜方法完成顶部P型离子注入4c-1和去胶；
步骤七、参见图8，高温退火形成底部P柱4b、顶部P柱4c，以及P柱之间的N柱5。
本领域技术人员应当理解，本实施例的超结半导体器件的终端结构的制造方法，在其他未加特别描述的方面及工艺步骤上，均以同实施例2相同或相似的步骤进行，在此不再赘述。
实施例4
在实施例2或3描述的制造方法的基础上，以下结合附图对于实际制造过程中特定设计的终端结构进行说明。
本实施例的终端结构，在终端区和过渡区的P柱采用封闭的环状结构，边缘处P柱平行交替排列，拐角处为同心圆弧状。参考图17给出的终端结构俯视图或光刻版示意图可以看到，芯片边缘为平行交替排列的P柱，靠近过渡区，顶部P柱4c包围着底部P柱4b，在远离过渡区，P柱间距逐渐增加。拐角处底部P柱4b(粗线)和顶部P柱4c(细线)都是同心圆弧状，为保证过渡区电荷平衡，P柱圆弧曲率半径大于60微米，这样能够维持电荷失衡小于1％。芯片拐角圆弧型底部P柱以及顶部P柱宽度与边缘的保持一致。
实施例5
与实施例4类似的，本实施例同样是基于实施例2或3描述的制造方法，针对特定的超结器件采用六角形P柱和六角形排布阵列结构进行说明。
如图18所示，本实施例中，所有区域的底部P柱间距一样，过渡区顶部P柱4c相互连接，远离过渡区方向的顶部P柱4c间距逐渐加宽。离过渡区最近的终端第一区顶部P柱4c间距较小，离过渡区较远的终端第二区顶部P柱4c间距增加，最远的终端第三区顶部P柱4c间距更大。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (11)
1.一种超结半导体器件的终端结构，具有若干超结P柱，其特征在于，每个超结P柱包括一顶部P柱和一底部P柱，每个超结P柱中顶部P柱的宽度不小于底部P柱的宽度。
2.如权利要求1所述的终端结构，其特征在于，所述若干超结P柱中，位于所述终端结构的过渡区的顶部P柱相互连接。
3.如权利要求1或2所述的终端结构，其特征在于，所述若干超结P柱中，位于所述终端结构的终端区的顶部P柱之间的间距，沿远离所述终端结构的过渡区的方向逐渐变宽。
4.如权利要求1所述的终端结构，其特征在于，每个顶部P柱高度为2-6微米。
5.如权利要求1所述的终端结构，其特征在于，所述若干超结P柱的顶部P柱由离子注入和退火激活形成。
6.一种包含如权利要求1-5中任意一项所述的终端结构的超结半导体器件。
7.一种超结半导体器件的终端结构的制造方法，其特征在于，包括以下步骤：
步骤一、采用外延工艺，在N型重掺杂硅衬底上外延一层N型外延层；
步骤二、重复执行以下操作多次直至获得具有预设高度的底部P柱：用预设的底部P柱掩膜板进行光刻掩膜及P型离子注入，去胶清洗后，继续外延所述N型外延层；
步骤三、再外延一层所述N型外延层；
步骤四、用预设的一顶部P柱掩膜板进行光刻掩膜、P型离子注入和去胶；
步骤五、高温退火形成一一对应的若干底部P柱和若干顶部P柱，每对底部P柱和顶部P柱共同构成一超结P柱，其中顶部P柱的宽度不小于底部P柱的宽度；
步骤六、高温氧化形成所述若干顶部P柱上方表面的二氧化硅场氧化层；
步骤七、制作元胞区MOS结构。
8.如权利要求7所述的制造方法，其特征在于，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于过渡区的顶部P柱相互连接。
9.如权利要求7或8所述的制造方法，其特征在于，步骤四中的所述顶部P柱掩膜板使得，在步骤五中形成的所述若干顶部P柱中位于终端区的顶部P柱之间的间距，沿远离过渡区的方向逐渐变宽。
10.如权利要求7所述的制造方法，其特征在于，在步骤五中形成的所述若干顶部P柱的高度为2-6微米。
11.一种超结半导体器件的制造方法，其特征在于，所述超结半导体器件的终端结构采用如权利要求7-10中任意一项所述的制造方法制造。
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