CN104617094A - 宽范围大电流高维持电压的双端esd集成保护器件及其制备方法 - Google Patents
宽范围大电流高维持电压的双端esd集成保护器件及其制备方法 Download PDFInfo
- Publication number
- CN104617094A CN104617094A CN201510008849.8A CN201510008849A CN104617094A CN 104617094 A CN104617094 A CN 104617094A CN 201510008849 A CN201510008849 A CN 201510008849A CN 104617094 A CN104617094 A CN 104617094A
- Authority
- CN
- China
- Prior art keywords
- silicon dioxide
- metal
- guard ring
- protection device
- dioxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001681 protective effect Effects 0.000 title abstract description 10
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 230000003068 static effect Effects 0.000 title abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 43
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 28
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000004224 protection Effects 0.000 claims description 34
- 238000012423 maintenance Methods 0.000 claims description 20
- 238000002360 preparation method Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005538 encapsulation Methods 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000004062 sedimentation Methods 0.000 claims description 2
- 238000012360 testing method Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000035484 reaction time Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007792 gaseous phase Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种宽范围大电流高维持电压的双端ESD集成保护器件及其制备方法,其中宽范围大电流高维持电压的双端ESD集成保护器件由下至上依次设有金属层,N+衬底、N-外延层、二氧化硅层,所述N-外延层顶端设有两个对称的、贯通二氧化硅层的P+有源区,所述每个P+有源区的外围设有保护环,在所述保护环的外围还设有场限环,P+型有源区通过接触孔引出两个金属电极,并在接触孔四周的二氧化硅层上设有金属场板。本发明采用两个背靠背二极管结构的双端集成器件作为高压ESD保护器件,具有结构简单、成本低、耐压性高等优点。本发明适用于高电压下对器件的ESD/ESO的保护。
Description
技术领域
本发明属于电子保护领域,涉及一种ESD保护的二极管,具体地说是一种宽范围大电流高维持电压的双端ESD集成保护器件,同时本发明还提供了一种上述ESD集成保护器件的制备方法。
背景技术
随着半导体技术不断的发展,二极管作为保护器件,其使用越来越广泛,例如在电子通讯技术领域、新能源领域、半导体照明领域、环保汽车领域、太阳能领域,甚至一些传统的家电领域,芯片式二极管的使用是成几何级数的增长(例如发达国家采用HVIC设计的电子镇流器每年的用量就达5亿只以上),特别随着电子产品朝向微型化、智能化、系统化、高密度的方向发展,芯片技术的使用极大的促进行业的发展。
但是,随之而来的ESD/EOS保护的问题也越来越受到重视,ESD/EOS损伤成为引起集成电路失效的首要可靠性问题之一,有关研究表明ESD/EOS可靠性是影响产品长期可靠性的关键问题之一,失效的芯片产品中大约有40%是由ESD/EOS引起的,严重影响着产品的性能。虽然在低压领域,国内外已出现有众多的ESD/EOS保护的电路和器件,然而在高压大电流领域的ESD/EOS一直鲜有成效(由于高压ESD/EOS的高电压、大电流、设计的上限高电压、高维持电压等研发和设计上存在困难)。
为此,研发了简便有效的ESD/EOS保护器件——TVS器件,它具有快恢复,反应时间短,漏电流小,功耗低的特点。但是,传统结构的TVS器件耐压量很难达到高压运行环境的使用条件,比如市电110V/220V高压交流照明,一般整流输出端的电压可以高达320-400伏之间,普通的TVS器件早就已经击穿,无法对芯片起保护作用。
发明内容
本发明的目的,是提供一种宽范围大电流高维持电压的双端ESD集成保护器件,保有现有技术中TVS器件工艺简单、保护效率高、反应时间短、开关速度快、漏电流小等优势,同时采用保护环技术、场限环技术和场板技术提高耐压量,满足高压大电流下的大功率ESD/EOS保护环境。
同时,本发明还提供了一种上述集成保护器件的制备方法。
为解决上述技术问题,本发明所采用的技术方案是:
一种宽范围大电流高维持电压的双端ESD集成保护器件,它包括从下至上依次层叠的金属层、N+衬底层、N-外延层、二氧化硅层, 所述N-外延层层的顶端设有两个对称的、贯通二氧化硅层的P+有源区,所述P+有源区的外围设有保护环,在所述保护环的外围还对称设有场限环,两个P+有源区通过接触孔引出两个金属电极作为双端ESD集成保护器件的两个电极。
作为对本发明的限定:所述保护环设于P+有源区外围且其上部分与P+有源区相接触,场限环依次设于保护环外围且与保护环不接触;
所述场限环个数至少为两个,且相邻的场限环之间由N-外延层隔离。
作为对本发明的另一种限定:所述保护环与场限环均设于P+有源区外围的环形P-区,它们的结深相同且大于P+有源区结深。
作为对发明的第三种限定:所述P+有源区、保护环与场限环均设于N-外延层上,且两个P+有源区及其周围的保护环与场限环分别对称设置,两个P+有源区与位于其中间的N-外延层一起构成背对背二极管。
作为对发明的第四种限定:所述两个P+有源区正上方的二氧化硅层分别开有接触孔,通过在接触孔淀积的金属引出两个金属电极,并且接触孔四周的二氧化硅层上设有金属场板。
一种宽范围大电流高维持电压的双端ESD集成保护器件的制备方法,包括以下步骤:
(一)在N+衬底上外延形成N-外延层;
(二)在N-外延层上氧化生长一层二氧化硅层,并光刻形成两个P+有源区窗口;
(三)注入或扩散P型杂质形成两个P+有源区;
(四)将步骤(二)中生长的二氧化硅层刻蚀掉,重新形成新的二氧化硅层,在新的二氧化硅层上光刻形成保护环和场限环窗口,注入或扩散P型杂质以形成保护环和场限环;
(五)再次氧化并光刻接触孔,淀积金属并刻蚀形成两个金属电极及金属场板;
(六)在N+衬底背面淀积一层金属,然后经测试、划片封装形成单个二端器件。
作为对上述制备方法的限定:所述步骤(一)中N+衬底通过在硅衬底上重掺杂扩散或者注入的N型杂质形成的;
所述步骤(三)中的P+有源区和步骤(四)中保护环、场限环是通过离子注入或扩散P型杂质形成。
作为对上述制备方法的另一种限定:所述步骤(五)中金属电极及场板通过淀积法形成。
作为对上述制备方法的再另一种限定:所述步骤(六)在测试、划片封装之前在N+衬底背面淀积一层金属。
由于采用了上述的技术方案,本发明与现有技术相比,所取得的技术进步在于:
(1)本发明设有若干个保护环和场限环,有效降低PN结边缘处球面结和柱面结的电场强度,避免器件工作时击穿电压首先在P+型有源区的边缘,令击穿首先在PN结的平面结处发生,进而提高抗击穿电压的能力,增强二极管器件的耐压性;
(2)本发明的P+型有源区与保护环之间淀积金属层形成场板,有效抑制二极管表面电荷引起的低压击穿,进一步提高二极管器件的耐压性;
(3)本发明的二极管器件保护效率高、反应时间短、开关速度快、漏电流小,在有效降低生产成本的前提下,满足高电压大电流下的大功率ESD/ESO保护环境。
综上所述,本发明结构简单、成本低、耐压性高,且能够有效降低生产成本。
本发明适用于高电压下对器件的ESD/ESO的保护。
本发明下面将结合说明书附图与具体实施例作进一步详细说明。
附图说明
图1是本发明实施例的结构示意图;
图2是本发明实施例的在N+衬底100外延以形成N-外延层200后的结构示意图;
图3是在图2的基础上注入或扩散P型杂质形成P+有源区600后的结构示意图;
图4是在图3的基础上注入或扩散P型杂质分别形成保护环301与场限环300后的结构示意图;
图5是在图4的基础上淀积金属并刻蚀形成金属电极800与场板500后的结构示意图;
图6是在图5的基础上在N+衬底背部淀积金属形成金属导电层后的结构示意图。
图中:1—金属层,100—N+衬底,200—N-外延层,300—场限环,301—保护环, 500—场板,600—P+有源区,700—二氧化硅层,800—金属电极。
具体实施方式
实施例1 一种宽范围大电流高维持电压的双端ESD集成保护器件
本实施例为一种宽范围大电流高维持电压的双端ESD集成保护器件,如图1所示,它包括:
由下至上依次设有的金属层1、N+衬底100、N-外延层200、二氧化硅层700,所述N-外延层200的顶端设有两个对称的、贯通二氧化硅层的P+有源区600,所述P+有源区600的外围设有保护环301,在所述保护环301的外围还对称设有场限环300,两个P+有源区600通过接触孔引出两个金属电极800作为双端ESD集成保护器件的两个电极。
本实施例中的N-外延层200通过在N+衬底100上采用N-单晶外延形成的。
而本实施例中保护环301设于P+有源区600外围,且其上部分与P+有源区600相接触,场限环300依次设于保护环301外围且与保护环301不接触,并且场限环300个数至少为两个,且相邻的场限环之间由N-外延隔离,本实施例中P+有源区600采用两个场限环。保护环301与场限环300均为设于P+有源区600外围的环形P-区,其结深相同且大于P+有源区600结深。P+有源区600、保护环301与场限环300均设于N-外延层200上,且两个P+有源区600及其周围的保护环301与场限环300分别对称设置,两个P+有源区600与位于其中间的N-外延层200一起构成背对背二极管。
所述P+有源区600正上方的二氧化硅层700分别开有接触孔,通过在接触孔淀积的金属引出两个金属电极800,并且接触孔四周的二氧化硅层上设有金属场板500。
实施例2 一种宽范围大电流高维持电压的双端ESD集成保护器件的制备方法
本实施例提供了一种实施例1中开路保护集成芯片的制备方法,包括以下步骤:
(一)在制备好的N+衬底100外延形成N-外延层200。如图2所示,本实施例中首先在硅片上重掺杂扩散或注入N型材料形成N+衬底100,然后把背面的掺杂层或注入层磨掉,获得具有较好浓度,且具有较好热吸收和处理效果的衬底,然后将上述的衬底进行化学气相抛光后,采用在N+衬底100上N-单晶外延生长出为N-外延层,即为电压承受层200,形成漂移区来承受二极管反向工作状态下的电压。
(二)在外延层200上生长一层二氧化硅层,并如图3所示光刻形成P+有源区窗口。
(三)通过注入或扩散P型杂质形成如图3所示的P+有源区600。
(四)将步骤(二)中生长的二氧化硅层刻蚀掉,重新形成新的二氧化硅层,在新的二氧化硅层上在刻蚀出若干个扩散或者注入的窗口并如图4所示,在所有窗口内注入P型杂质形成P-深结,所述在两个P+型有源区外围的P-深结为保护环301,而其他的P-深结共同作为场限环300。本实施例通过仿真得知保护环301的数量为一个时,二极管能够达到的击穿电压为400V左右,调整保护环的数量与相邻两个保护环301之间的间距可以得到更高更理想的击穿电压。
(五)如图5所示再次氧化并光刻接触孔,淀积金属并刻蚀形成两个金属电极800及金属场板500。
(六)如图6所示在N+衬底100背面淀积一层金属1,然后经测试、划片封装形成单个二端器件。此步骤中淀积的金属层1有助于增加N+衬底的导电率,实际应用中可以根据需要来决定本步骤中是否需要在N+衬底100背面淀积一层金属,也就是说根据实际情况本步骤可以不在N+衬底100背面淀积金属,而直接对步骤(五)形成的器件进行测试、划片封装,进而形成单个二端器件。
本发明采用一组背对背二极管的正向导通压降小于被保护器件或芯片的最大击穿电压,当发生静电时,并联器件或芯片的双端ESD保护器件的二极管先于导通而达到ESD保护的效果,本发明的宽范围大电流高维持电压的双端ESD集成保护器件结构简单、成本低、耐压性高能广泛应用于高电压下对器件的ESD/ESO的保护。
Claims (9)
1.一种宽范围大电流高维持电压的双端ESD集成保护器件,其特征在于:它包括从下至上依次层叠的金属层、N+衬底层、N-外延层、二氧化硅层, 所述N-外延层的顶端设有两个对称的、贯通二氧化硅层的P+有源区,所述P+有源区的外围设有保护环,在所述保护环的外围还对称设有场限环,两个P+型有源区通过接触孔引出两个金属电极作为所述宽范围大电流高维持电压的双端ESD集成保护器件的两个电极。
2.根据权利要求1所述的宽范围大电流高维持电压的双端ESD集成保护器件,其特征在于:所述保护环设于P+有源区外围且其上部分与P+有源区相接触,场限环依次设于保护环外围且与保护环不接触;
所述场限环个数至少为两个,且相邻的场限环之间由N-外延层隔离。
3.根据权利要求2所述的宽范围大电流高维持电压的双端ESD集成保护器件,其特征在于:所述保护环与场限环均设于P+有源区外围的环形P-区,它们的结深相同且大于P+有源区结深。
4.根据权利要求1至3中任意一项所述的宽范围大电流高维持电压的双端ESD集成保护器件,其特征在于:所述P+有源区、保护环与场限环均设于N-外延层上,且两个P+有源区及其周围的保护环与场限环分别对称设置,两个P+有源区与位于其中间的N-外延层一起构成背对背二极管。
5.根据权利要求4所述的宽范围大电流高维持电压的双端ESD集成保护器件,其特征在于:所述两个P+有源区正上方的二氧化硅层分别开有接触孔,通过在接触孔淀积的金属引出两个金属电极,并且接触孔四周的二氧化硅层上设有金属场板。
6.一种如权利要求1至5中任意一项所述的宽范围大电流高维持电压的双端ESD集成保护器件的制备方法,其特征在于该制备方法包括以下步骤:(一)在N+衬底上外延形成N-外延层;
(二)在N-外延层上氧化生长一层二氧化硅层,并光刻形成两个P+有源区窗口;
(三)注入或扩散P型杂质形成两个P+有源区;
(四)将步骤(二)中生长的二氧化硅层刻蚀掉,重新形成新的二氧化硅层,在新的二氧化硅层上光刻形成保护环和场限环窗口,注入或扩散P型杂质以形成保护环和场限环;
(五)再次氧化并光刻接触孔,淀积金属并刻蚀形成两个金属电极及金属场板;
(六)经测试、划片封装形成单个二端器件。
7.根据权利要求6所述的宽范围大电流高维持电压的双端ESD集成保护器件的制备方法,其特征在于:所述步骤(一)中N+衬底通过在硅衬底上重掺杂扩散或者注入的N型杂质形成的;
所述步骤(三)中的P+有源区和步骤(四)中保护环、场限环通过离子注入或扩散P型杂质形成。
8.根据权利要求6或7所述的宽范围大电流高维持电压的双端ESD集成保护器件的制备方法,其特征在于:所述步骤(五)中金属电极及场板通过淀积法形成。
9.根据权利要求6或7所述的宽范围大电流高维持电压的双端ESD集成保护器件的制备方法,其特征在于:所述步骤(六)在测试、划片封装之前在N+衬底背面淀积一层金属。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510008849.8A CN104617094B (zh) | 2015-01-08 | 2015-01-08 | 宽范围大电流高维持电压的双端esd集成保护器件及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510008849.8A CN104617094B (zh) | 2015-01-08 | 2015-01-08 | 宽范围大电流高维持电压的双端esd集成保护器件及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104617094A true CN104617094A (zh) | 2015-05-13 |
CN104617094B CN104617094B (zh) | 2018-04-17 |
Family
ID=53151467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510008849.8A Expired - Fee Related CN104617094B (zh) | 2015-01-08 | 2015-01-08 | 宽范围大电流高维持电压的双端esd集成保护器件及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104617094B (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106356409A (zh) * | 2015-07-16 | 2017-01-25 | 富士电机株式会社 | 半导体装置 |
EP3525232A1 (en) * | 2018-02-09 | 2019-08-14 | Nexperia B.V. | Semiconductor device and method of manufacturing the same |
CN112635304A (zh) * | 2020-12-21 | 2021-04-09 | 扬州扬杰电子科技股份有限公司 | 一种改善平面肖特基产品保护环区域esd失效的方法 |
CN113284942A (zh) * | 2021-05-26 | 2021-08-20 | 四川蓝彩电子科技有限公司 | 一种具有终端保护区的超结mos型器件 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1694269A (zh) * | 2005-01-21 | 2005-11-09 | 杭州士兰明芯科技有限公司 | 发光二极管及其制造方法 |
CN101599489A (zh) * | 2008-06-06 | 2009-12-09 | 半导体元件工业有限责任公司 | 形成双向二极管的方法及其结构 |
CN102376702A (zh) * | 2010-08-20 | 2012-03-14 | 半导体元件工业有限责任公司 | 两端子多通道esd器件及其方法 |
US20120091504A1 (en) * | 2010-10-19 | 2012-04-19 | Davis T Jordan | Method of forming an esd protection device and structure therefor |
CN102751332A (zh) * | 2012-07-20 | 2012-10-24 | 杭州士兰微电子股份有限公司 | 耗尽型功率半导体器件及其制造方法 |
CN103563078A (zh) * | 2011-06-08 | 2014-02-05 | 皇家飞利浦有限公司 | 二极管照明装置 |
-
2015
- 2015-01-08 CN CN201510008849.8A patent/CN104617094B/zh not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1694269A (zh) * | 2005-01-21 | 2005-11-09 | 杭州士兰明芯科技有限公司 | 发光二极管及其制造方法 |
CN101599489A (zh) * | 2008-06-06 | 2009-12-09 | 半导体元件工业有限责任公司 | 形成双向二极管的方法及其结构 |
CN102376702A (zh) * | 2010-08-20 | 2012-03-14 | 半导体元件工业有限责任公司 | 两端子多通道esd器件及其方法 |
US20120091504A1 (en) * | 2010-10-19 | 2012-04-19 | Davis T Jordan | Method of forming an esd protection device and structure therefor |
CN103563078A (zh) * | 2011-06-08 | 2014-02-05 | 皇家飞利浦有限公司 | 二极管照明装置 |
CN102751332A (zh) * | 2012-07-20 | 2012-10-24 | 杭州士兰微电子股份有限公司 | 耗尽型功率半导体器件及其制造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106356409A (zh) * | 2015-07-16 | 2017-01-25 | 富士电机株式会社 | 半导体装置 |
CN106356409B (zh) * | 2015-07-16 | 2021-01-12 | 富士电机株式会社 | 半导体装置 |
EP3525232A1 (en) * | 2018-02-09 | 2019-08-14 | Nexperia B.V. | Semiconductor device and method of manufacturing the same |
US11342357B2 (en) | 2018-02-09 | 2022-05-24 | Nexperia B.V. | Semiconductor device |
CN112635304A (zh) * | 2020-12-21 | 2021-04-09 | 扬州扬杰电子科技股份有限公司 | 一种改善平面肖特基产品保护环区域esd失效的方法 |
CN112635304B (zh) * | 2020-12-21 | 2023-08-01 | 扬州扬杰电子科技股份有限公司 | 一种改善平面肖特基产品保护环区域esd失效的方法 |
CN113284942A (zh) * | 2021-05-26 | 2021-08-20 | 四川蓝彩电子科技有限公司 | 一种具有终端保护区的超结mos型器件 |
Also Published As
Publication number | Publication date |
---|---|
CN104617094B (zh) | 2018-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101877358B (zh) | 具有对称击穿电压的瞬时电压抑制器 | |
CN103563087B (zh) | 凹陷终端结构和带有凹陷终端结构的电子器件的制备方法 | |
CN102969245B (zh) | 一种逆导型集成门极换流晶闸管制作方法 | |
CN103872144B (zh) | 一种软快恢复二极管及其制造方法 | |
CN104851919A (zh) | 双向穿通半导体器件及其制造方法 | |
CN103413822A (zh) | 降低浮空埋层半导体器件漏电流的方法 | |
CN105826399A (zh) | 一种多混合结构的软快恢复二极管及其制备方法 | |
CN112802899A (zh) | 一种集成esd结构的高压平面vdmos器件及制造方法 | |
CN102820225A (zh) | 具有扩散缓冲层的高压快速软恢复二极管的制造方法 | |
CN104617094A (zh) | 宽范围大电流高维持电压的双端esd集成保护器件及其制备方法 | |
CN102254828A (zh) | 具有反向快速恢复特性的超结结构半导体器件制造方法 | |
CN101859703B (zh) | 低开启电压二极管的制备方法 | |
CN105789331A (zh) | 半导体整流器件及其制作方法 | |
CN102593154A (zh) | 一种具有p型埋层结构的槽栅二极管 | |
CN204011437U (zh) | 双向瞬态电压抑制二极管 | |
CN106340534A (zh) | 场限环和结终端扩展复合分压结构及该结构的制造方法 | |
CN102263139A (zh) | 一种改进的混合整流二极管结构 | |
CN205177857U (zh) | 一种快恢复二极管 | |
CN103094100B (zh) | 一种形成肖特基二极管的方法 | |
CN102969315B (zh) | 一种逆导型集成门极换流晶闸管 | |
CN213184285U (zh) | 用于场效应晶体管的esd防护结构以及场效应晶体管 | |
CN114400257A (zh) | 一种集成结势垒肖特基的mosfet器件 | |
CN207409500U (zh) | 一种半导体器件 | |
CN103972273A (zh) | 低反向漏电流的单向瞬态电压抑制芯片 | |
CN206727074U (zh) | 高电压正‑本‑负pin二极管 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180417 |