CN106340534A - 场限环和结终端扩展复合分压结构及该结构的制造方法 - Google Patents

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Abstract

本发明公开一种场限环和结终端扩展复合分压结构及该结构的制造方法，所涉及的场限环和结终端扩展复合分压结构较现有的结终端扩展结构的抗击穿能力更强。所述结构包括：硅晶片、主结区域、N型外延层、N型注入区域、P型注入区域和介质层；其中，所述主结区域和P型注入区域通过所述N型外延层连接，所述P型注入区域包括P-注入区域和至少3个P+注入区域，所述P+注入区域和所述P-注入区域接触，所述P+注入区域注入的P型离子的剂量大于P-注入区域注入的P型离子的剂量，所述至少3个P+注入区域中每两个相邻的P+注入区域的间距在从所述主结区域到所述N型注入区域的方向上逐渐增大，所述介质层位于所述P型注入区域表面。

Description

场限环和结终端扩展复合分压结构及该结构的制造方法
技术领域
本发明涉及半导体芯片制造工艺技术领域，具体涉及一种场限环和结终端扩展复合分压结构及该结构的制造方法。
背景技术
功率器件的最重要性能就是阻断高压，器件经过设计可以在PN结，金属-半导体接触，MOS界面的耗尽层上承受高压，随着外加电压的增大，耗尽层电场强度也会增大，最终超过材料极限出现雪崩击穿。在器件边缘耗尽区电场曲率增大，会导致电场强度比管芯内部大，在电压升高的过程中管芯边缘会早于管芯内部出现雪崩击穿，为了最大化器件的性能，需要在器件边缘设计分压结构，减少有源区(元胞区)边缘PN结的曲率，使耗尽层横向延伸，增强水平方向的耐压能力，使器件的边缘和内部同时发生击穿。截止环在分压结构和划片槽区域之间，分布在芯片的最外围，在高可靠性要求和模块封装的器件上是不可缺少的。
结终端扩展技术是目前功率器件中最为普遍采用的分压结构之一。它的工艺非常简单，可以与有源区一起扩散形成,无须增加工艺步骤。结终端扩展技术是在主结的周围制作一圈轻掺杂的P型区域。当主结反偏时，结终端扩展区域会同时被耗尽。此时就相当于在漂移区的耗尽区内部引入了负电荷，这些负电荷将耗尽区扩展，并且本身也能吸收一部分电场，从而减小主结边缘处的电场尖峰。进而提高器件的抗击穿能力。
目前常用的结终端扩展结构示意如图1所示，其中1表示硅晶片，2表示N型外延层，3表示P型注入区域，4表示主结区域，5表示N型注入区域，硅晶片1表面形成N型外延层2，N型外延层2与P型注入区域3、主结区域4和N型注入区域5接触，P型注入区域3和主结区域4接触。这种结构的缺点是:1.表面氧化层的界面电荷会对器件表面电势产生很大影响，影响分压效果，使击穿电压降低。2.P型注入区域和主结连接到一起增大了主结的面积，会使漏电流和结电容都增大。
发明内容
本发明的目的在于，提供一种场限环和结终端扩展复合分压结构及该结构的制造方法，所涉及的场限环和结终端扩展复合分压结构较现有的结终端扩展结构的抗击穿能力更强，并减小了结电容和漏电流。
为此目的，一方面，本发明提出一种场限环和结终端扩展复合分压结构，包括：
硅晶片、主结区域、N型外延层、N型注入区域、P型注入区域和介质层；其中，
所述主结区域和P型注入区域通过所述N型外延层连接，
所述P型注入区域包括P-注入区域和至少3个P+注入区域，所述P+注入区域和所述P-注入区域接触，所述P+注入区域注入的P型离子的剂量大于P-注入区域注入的P型离子的剂量，所述至少3个P+注入区域中每两个相邻的P+注入区域的间距在从所述主结区域到所述N型注入区域的方向上逐渐增大，
所述介质层位于所述P型注入区域表面。
另一方面，本发明提出一种制造如前述场限环和结终端扩展复合分压结构的方法，包括：
在硅晶片表面形成中间结构；所述中间结构包括N型外延层和P-注入区域；
使用光刻胶作为掩膜，对所述N型外延层内的一个区域进行P+注入，形成主结区域，同时对所述P-注入区域内的至少三个不相连的区域进行P+注入，形成至少三个P+注入区域；
使用光刻胶作为掩膜，对所述N型外延层内的一个区域进行N型注入，形成N型注入区域；
在所述硅晶片表面形成介质层；其中，所述主结区域和所述P-注入区域通过所述N型外延层连接，所述至少3个P+注入区域中每两个相邻的P+注入区域的间距在从所述主结区域到所述N型注入区域的方向上逐渐增大。
本发明实施例所述的场限环和结终端扩展复合分压结构及该结构的制造方法，所涉及的场限环和结终端扩展复合分压结构在常规的结终端扩展结构基础上，对常规的结终端扩展结构进行改进使P-注入区域和主结区域不接触，减小了结电容和漏电流，同时，在P-注入区域进行的注入在硅晶片表面增加了P型离子浓度，因而提高了场限环和结终端扩展复合分压结构的抗击穿能力，由此提高了具有该场限环和结终端扩展复合分压结构的功率半导体器件的可靠性。
附图说明
图1为一种常见的场限环和结终端扩展复合分压结构的剖面示意图；
图2为本发明场限环和结终端扩展复合分压结构一实施例的剖面示意图；
图3为本发明场限环和结终端扩展复合分压结构的制造方法的一实施例的流程示意图；
图4～图6为一实施例中场限环和结终端扩展复合分压结构在制造过程中的剖面示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图2所示，本实施例公开一种场限环和结终端扩展复合分压结构，包括：
硅晶片1、N型外延层2、P型注入区域3、主结区域4、N型注入区域5和介质层6；其中，
所述主结区域4和P型注入区域3通过所述N型外延层2连接，
所述P型注入区域3包括P-注入区域30和至少3个P+注入区域31，所述P+注入区域31和所述P-注入区域30接触，所述P+注入区域31注入的P型离子的剂量大于P-注入区域30注入的P型离子的剂量，所述至少3个P+注入区域31中每两个相邻的P+注入区域31的间距在从所述主结区域到所述N型注入区域的方向上逐渐增大，
所述介质层6位于所述P型注入区域3表面。
本发明实施例中，P-注入区域掺杂的P型离子的剂量可以与常规的结终端扩展结构的P型注入区域掺杂的P型离子的剂量相等，大致为1012～1014/cm2。
本发明实施例所述的场限环和结终端扩展复合分压结构，在常规的结终端扩展结构基础上，对常规的结终端扩展结构进行改进使P-注入区域和主结区域不接触，减小了结电容和漏电流，同时，在P-注入区域进行的注入在硅晶片表面增加了P型离子浓度，因而提高了场限环和结终端扩展复合分压结构的抗击穿能力，由此提高了具有该场限环和结终端扩展复合分压结构的功率半导体器件的可靠性。
可选地，在本发明场限环和结终端扩展复合分压结构的另一实施例中，所述主结区域的结深与所述P+注入区域的结深相等。
可选地，在本发明场限环和结终端扩展复合分压结构的另一实施例中，所述P+注入区域注入的P型离子的剂量大于P-注入区域注入的P型离子的剂量的10倍。
本发明实施例中，由于P-注入区域和主结区域不接触，为了保证器件的击穿电压，注入形成主结区域时，同时在P-注入区域进行注入，形成间距不等的P型注入区域，能够在不增加面积的情况下使主结和P-区域的耗尽层接触，因而缩小了分压结构面积，进一步提高了器件的击穿能力，而且，P型注入区域和主结区域同时形成，不需要增加工艺，对硅晶片内部电场分布基本没有影响，不会增加分压区域面积，降低了器件制造成本。
可选地，在本发明场限环和结终端扩展复合分压结构的另一实施例中，所述P+注入区域注入P型离子所使用的能量小于所述P-注入区域注入P型离子所使用的能量。
可选地，在本发明场限环和结终端扩展复合分压结构的另一实施例中，所述主结区域和所述至少3个P+注入区域通过同一工艺形成。
本发明实施例中，通过同一工艺形成主结区域和至少3个P+注入区域，能够较为简便地形成主结区域和P+注入区域。
可选地，在本发明场限环和结终端扩展复合分压结构的另一实施例中，所述P+注入区域在所述P-注入区域内，且与所述介质层接触。
参看图3，本实施例还公开一种制造如前述实施例所述的场限环和结终端扩展复合分压结构的方法，包括：
S1、在硅晶片表面形成中间结构；所述中间结构包括N型外延层和P-注入区域；
S2、使用光刻胶作为掩膜，对所述N型外延层内的一个区域进行P+注入，形成主结区域，同时对所述P-注入区域内的至少三个不相连的区域进行P+注入，形成至少三个P+注入区域；
S3、使用光刻胶作为掩膜，对所述N型外延层内的一个区域进行N型注入，形成N型注入区域；
S4、在所述硅晶片表面形成介质层；其中，所述主结区域和所述P-注入区域通过所述N型外延层连接，所述至少3个P+注入区域中每两个相邻的P+注入区域的间距在从所述主结区域到所述N型注入区域的方向上逐渐增大。
本发明实施例所述的场限环和结终端扩展复合分压结构的制造方法，所涉及的场限环和结终端扩展复合分压结构在常规的结终端扩展结构基础上，对常规的结终端扩展结构进行改进使P-注入区域和主结区域不接触，减小了结电容和漏电流，同时，在P-注入区域进行的注入在硅晶片表面增加了P型离子浓度，因而提高了场限环和结终端扩展复合分压结构的抗击穿能力，由此提高了具有该场限环和结终端扩展复合分压结构的功率半导体器件的可靠性。
可选地，在本发明场限环和结终端扩展复合分压结构的制造方法的另一实施例中，所述形成所述中间结构包括：
在硅晶片上形成N型外延层，并使用光刻胶或介质作为掩膜，对所述N型外延层内的一个区域进行P型注入形成P-注入区域。
可选地，在本发明场限环和结终端扩展复合分压结构的制造方法的另一实施例中，所述对所述N型外延层内的一个区域进行P+注入，形成主结区域，同时对所述P-注入区域内的至少三个不相连的区域进行P+注入，形成至少三个P+注入区域，包括：
使用光刻胶作为掩膜，对所述N型外延层内的一个区域进行P+注入，形成主结区域，同时对所述P-注入区域内的至少三个不相连的区域进行P+注入，形成至少三个P+注入区域；
其中，所述对所述N型外延层内的一个区域进行N型注入，形成N型注入区域，包括：
使用光刻胶作为掩膜，对所述N型外延层内的一个区域进行N型注入，形成N型注入区域。
下面对本发明场限环和结终端扩展复合分压结构的制造方法的一实施例进行详细说明。首先，在硅晶片表面形成N型外延层，并使用光刻胶或介质作为掩膜，对所述N型外延层内的一个区域进行P型注入形成P-注入区域，剖面效果图如图4所示，图4中30为P-注入区域；然后，使用光刻胶作为掩膜，进行P型注入，同时形成主结区域和P+注入区域，剖面效果图如图5所示，图5中主结区域4和P-注入区域30不接触，在P-型注入区域30内形成间距不同的P+注入区域31，间距在从主结区域到P-型注入区域的方向上逐渐增大；接着，使用光刻胶作为掩膜，进行N型注入，形成N型注入区域，剖面效果图如图6所示，图6中5为N型注入区域；最后，在图6所示的硅晶片表面制备介质层，剖面效果图如图2所示，图2中6为介质层。
虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (9)

1.一种场限环和结终端扩展复合分压结构，其特征在于，包括：
硅晶片、主结区域、N型外延层、N型注入区域、P型注入区域和介质层；其中，
所述主结区域和P型注入区域通过所述N型外延层连接，
所述P型注入区域包括P-注入区域和至少3个P+注入区域，所述P+注入区域和所述P-注入区域接触，所述P+注入区域注入的P型离子的剂量大于P-注入区域注入的P型离子的剂量，所述至少3个P+注入区域中每两个相邻的P+注入区域的间距在从所述主结区域到所述N型注入区域的方向上逐渐增大，
所述介质层位于所述P型注入区域表面。
2.根据权利要求1所述的场限环和结终端扩展复合分压结构，其特征在于，所述主结区域的结深与所述P+注入区域的结深相等。
3.根据权利要求1或2所述的场限环和结终端扩展复合分压结构，其特征在于，所述P+注入区域注入的P型离子的剂量大于P-注入区域注入的P型离子的剂量的10倍。
4.根据权利要求1所述的场限环和结终端扩展复合分压结构，其特征在于，所述P+注入区域注入P型离子所使用的能量小于所述P-注入区域注入P型离子所使用的能量。
5.根据权利要求1所述的场限环和结终端扩展复合分压结构，其特征在于，所述主结区域和所述至少3个P+注入区域通过同一工艺形成。
6.根据权利要求1所述的场限环和结终端扩展复合分压结构，其特征在于，所述P+注入区域在所述P-注入区域内，且与所述介质层接触。
7.一种制造如权利要求1-6任一项所述的场限环和结终端扩展复合分压结构的方法，其特征在于，包括：
在硅晶片表面形成中间结构；所述中间结构包括N型外延层和P-注入区域；
对所述N型外延层内的一个区域进行P+注入，形成主结区域，同时对所述P-注入区域内的至少三个不相连的区域进行P+注入，形成至少三个P+注入区域；
对所述N型外延层内的一个区域进行N型注入，形成N型注入区域；
在所述硅晶片表面形成介质层；其中，所述主结区域和所述P-注入区域通过所述N型外延层连接，所述至少3个P+注入区域中每两个相邻的P+注入区域的间距在从所述主结区域到所述N型注入区域的方向上逐渐增大。
8.根据权利要求7所述的场限环和结终端扩展复合分压结构的制造方法，其特征在于，所述形成所述中间结构包括：
在硅晶片上形成N型外延层，并使用光刻胶或介质作为掩膜，对所述N型外延层内的一个区域进行P型注入形成P-注入区域。
9.根据权利要求7所述的场限环和结终端扩展复合分压结构的制造方法，其特征在于，所述对所述N型外延层内的一个区域进行P+注入，形成主结区域，同时对所述P-注入区域内的至少三个不相连的区域进行P+注入，形成至少三个P+注入区域，包括：
使用光刻胶作为掩膜，对所述N型外延层内的一个区域进行P+注入，形成主结区域，同时对所述P-注入区域内的至少三个不相连的区域进行P+注入，形成至少三个P+注入区域；
其中，所述对所述N型外延层内的一个区域进行N型注入，形成N型注入区域，包括：
使用光刻胶作为掩膜，对所述N型外延层内的一个区域进行N型注入，形成N型注入区域。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108133966A (zh) * 2018-01-22 2018-06-08 北京世纪金光半导体有限公司 一种集成了周边RCsnubber结构的碳化硅SBD器件元胞结构
CN111755497A (zh) * 2018-06-14 2020-10-09 北京世纪金光半导体有限公司 一种jte和掩埋flr复合终端结构功率器件及其制备方法
CN114497181A (zh) * 2021-12-16 2022-05-13 陕西半导体先导技术中心有限公司 一种功率器件的体内复合终端结构及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101039A (ja) * 2001-07-17 2003-04-04 Toshiba Corp 高耐圧半導体装置
CN103703565A (zh) * 2011-09-28 2014-04-02 三菱电机株式会社 半导体装置
CN103794639A (zh) * 2012-10-29 2014-05-14 无锡华润上华科技有限公司 半导体器件
CN104241338A (zh) * 2014-09-29 2014-12-24 中国科学院微电子研究所 一种SiC金属氧化物半导体晶体管及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101039A (ja) * 2001-07-17 2003-04-04 Toshiba Corp 高耐圧半導体装置
CN103703565A (zh) * 2011-09-28 2014-04-02 三菱电机株式会社 半导体装置
CN103794639A (zh) * 2012-10-29 2014-05-14 无锡华润上华科技有限公司 半导体器件
CN104241338A (zh) * 2014-09-29 2014-12-24 中国科学院微电子研究所 一种SiC金属氧化物半导体晶体管及其制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108133966A (zh) * 2018-01-22 2018-06-08 北京世纪金光半导体有限公司 一种集成了周边RCsnubber结构的碳化硅SBD器件元胞结构
CN111755497A (zh) * 2018-06-14 2020-10-09 北京世纪金光半导体有限公司 一种jte和掩埋flr复合终端结构功率器件及其制备方法
CN114497181A (zh) * 2021-12-16 2022-05-13 陕西半导体先导技术中心有限公司 一种功率器件的体内复合终端结构及制备方法

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