CN108074963A - 超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结器件，超结结构的沟槽的侧面倾斜，沟槽中填充的外延层采用两次以上的外延工艺填充形成，在前后两次外延填充工艺之间进行一次和填充外延层掺杂类型相反的离子注入。通过离子注入在对应的外延子层所围的区域的底部区域注入的杂质实现在纵向上隔开相邻两个外延子层，使最顶部的外延子层之下的各外延子层都呈浮空结构，使各超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性以及增加器件的反向恢复的软度因子；离子注入在外延子层所围的区域的侧面中注入的杂质能降低第二导电类型柱的顶部的第二导电类型掺杂总量，提高各超结单元的电荷平衡性，能提高器件的击穿电压。本发明还公开了一种超结器件的制造方法。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。如图1所示，是现有超结器件的结构图，该超结器件为超结功率器件，这里是以N型超结MOSFET为例进行介绍。由图1可知，N型超结器件包括：
多晶硅栅1，厚度通常在之间。多晶硅栅1的顶部会通过接触孔连接到由正面金属层组成的栅极。
栅氧化层2，用来是实现多晶硅栅1和沟道的隔离，栅氧化层2的厚度决定了多晶硅栅1的耐压，通常为了保证一定的多晶硅栅1的耐压，栅氧化层2的厚度一般大于
源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm2以上。源区3的顶部会通过接触孔连接到由正面金属层组成的源极。
P型沟道区5，P型沟道区5的掺杂剂量通常是在5e13/cm2～1e14/cm2之间，P型沟道区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被多晶硅栅1覆盖的P型沟道区5的表面用于形成沟道。
空穴收集区4，由形成于所述P型沟道区5表面的P型重掺杂区即P+区组成。
N型外延层7，其掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。
P型柱6，P型柱6和由P型柱6之间的N型外延层7组成的N型柱交替排列形成超结结构，超结结构中，各P型柱6和对应的N型柱互补掺杂并实现对N型柱的横向耗尽，通过各P型柱6和相邻的N型柱之间的互相横向耗尽能够轻易实现对整个超结结构中的N型漂移区耗尽，从而能同时实现高的掺杂浓度和高的击穿电压。
P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。
N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。
N型缓冲层(Buffer)8形成于所述超结结构和高掺杂的所述半导体衬底9之间，N型缓冲层8主要目的是为了防止因为工艺的热过程，高掺杂的半导体衬底9的杂质原子扩散到漂移区，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型外延层7的掺杂浓度基本保持一致。
结型场效应晶体管(JFET)注入区10，图1所示的结构是平面栅结构，平面栅结构会存在寄生的JFET，JFET注入区10的掺杂类型和所述N型外延层7相同，通过增加JFET注入区10后能够降低导通电阻；相反如果没有JFET注入区10，沟通电阻会增加。
超结功率器件，相比于传统的VDMOS器件，在相同的击穿电压下，具有更高的掺杂浓度，其掺杂浓度可以到达普通VDMOS的10倍以上。这是因为超结器件的纵向P型柱6会跟N型漂移区即N型柱形成横向的耗尽，从而加速漂移区的耗尽，从而可以实现在相同的击穿电压下更高的掺杂浓度，具有更低的比导通电阻。
目前横向P型柱6有两种实现方式，一种是基于多次外延的结构，另外一种是基于沟槽101和P型硅填入工艺。
在现有的沟槽101和P型硅填入工艺里面，为了保证生产的效率和P型硅填入的质量，通常挖沟槽101的角度是倾斜的，其倾斜角度通常在88-89.2度之间，如图2所示，是现有超结器件的沟槽示意图；在高浓度的N型衬底如硅衬底9上面，外延一层N型外延层7，在N型外延层7上面，通过等离子刻蚀，形成一个沟槽101，对于600V的超结器件，沟槽101的宽度通常为3μm～5μm，沟槽101的深度通常为35μm～45μm之间，沟槽101的深宽比到达10以上。超结器件是电荷平衡的器件，如果沟槽101的角度偏离90度，会导致沟槽101的顶部宽，底部窄，从而导致顶部的P型杂质剂量高，底部的P型杂质剂量低。而对于N型外延层7即N型柱来说，正好相反，顶部的N型杂质剂量低，底部的N型杂质剂量高。沟槽101的角度越偏离90度，电荷不平衡的现象越明显。
以及沟槽101制作而成的超结器件，沿图2所示的AA’方向，图3中AA’方向对应的是P型柱6的中心方向，其电场通常如下：
如图3所示，X轴是沿着AA’方向，Y轴是此方向上所对应的电场强度。如果沟槽101的角度为90度，那么P-N即P型柱6和N型柱的平衡接近理想，这个时候漂移区的电场强度近似为平的。如果沟槽101的角度偏离90度，那么电场强度会有一个峰值，峰值对应的位置，其P-N正好平衡，在靠近硅片即硅衬底片的表面即沟槽101的顶部，P的浓度多于N即图3中所示的P>N，这个时候电场强度逐渐上升；在靠近沟槽101底部，P的浓度少于N即图3中所示的P<N，这个时候电场强度逐渐下降。
不管是TCAD仿真还是实验结果，都表明，对于600V的超结器件，如果沟槽101的角度，能够变为直角，器件的击穿电压可以提高100V以上。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能提高具有侧面倾斜的沟槽的超结单元的P型和N型杂质的电荷平衡，提高器件的击穿电压。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件包括：
在第一导电类型外延层中形成有侧面倾斜的沟槽，在所述沟槽中填充有第二导电类型外延层，由所述沟槽中的第二导电类型外延层组成第二导电类型柱，由各所述第二导电类型柱之间的所述第一导电类型外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构，每一所述第一导电类型柱和其邻近的所述第二导电类型柱组成一个超结单元。
所述第二导电类型外延层通过两次以上的外延工艺填充形成，各次外延填充工艺形成对应的外延子层，各所述外延子层的沿所述沟槽的底部到顶部方向的纵向厚度大于沿所述沟槽的侧面到内部方向的横向厚度，各所述外延子层所围区域逐渐缩小且最后各所述外延子层叠加形成所述第二导电类型外延层。
前一次外延填充完成之后以及后一次外延填充开始之前还包括一次第一导电类型离子注入工艺，所述第一导电类型离子注入在对应的所述外延子层所围的区域的底部区域注入的第一导电类型杂质用于在纵向上隔开相邻两个所述外延子层，使最顶部的所述外延子层之下的各所述外延子层都呈浮空结构，使各所述超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性以及增加器件的反向恢复的软度因子。
所述第一导电类型离子注入会在对应的所述外延子层所围的区域的侧面中注入第一导电类型杂质，所述外延子层所围的区域的侧面中注入的第一导电类型杂质用于降低所述第二导电类型柱的顶部的第二导电类型掺杂总量，提高各所述超结单元的电荷平衡性。
进一步的改进是，各所述外延子层的第二导电类型的掺杂浓度相同；或者，前一次外延填充对应的所述外延子层的掺杂浓度大于后一次外延填充所对应的所述外延子层的掺杂浓度。
进一步的改进是，所述第二导电类型外延层通过两次外延工艺填充形成。
进一步的改进是，所述第一导电类型离子注入为垂直注入或者带角度注入。
进一步的改进是，所述第一导电类型离子注入为带角度注入时注入角度为4度到8度。
进一步的改进是，所述沟槽的侧面倾斜角度为88度～89.2度。
进一步的改进是，超结器件为N型器件，所述第一导电类型为N型，所述第二导电类型为P型；或者，超结器件为P型器件，所述第一导电类型为P型，所述第二导电类型为N型。
进一步的改进是，各所述第一导电类型离子注入工艺完成之后以及后一次外延填充开始之前还包括采用形成牺牲氧化层并去除的工艺对前一次外延填充对应的所述外延子层所围的区域的表面进行处理。
进一步的改进是，超结器件为平面栅超结器件；或者，所述超结器件为沟槽栅超结器件。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、在第一导电类型外延层中形成侧面倾斜的沟槽。
步骤二、在所述沟槽中填充第二导电类型外延层，由所述沟槽中的第二导电类型外延层组成第二导电类型柱，由各所述第二导电类型柱之间的所述第一导电类型外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构，每一所述第一导电类型柱和其邻近的所述第二导电类型柱组成一个超结单元。
所述第二导电类型外延层通过两次以上的外延工艺填充形成，在所述沟槽中填充所述第二导电类型外延层包括如下分步骤：
步骤21、在所述沟槽中进行第一次外延工艺填充对应的外延子层，该外延子层的沿所述沟槽的底部到顶部方向的纵向厚度大于沿所述沟槽的侧面到内部方向的横向厚度，该外延子层所围区域小于所述沟槽区域。
步骤22、进行一次第一导电类型离子注入工艺，所述第一导电类型离子注入在对应的所述外延子层所围的区域的底部区域以及侧面都注入第一导电类型杂质。
步骤23、在所述沟槽中进行后一次外延工艺填充对应的外延子层；该外延子层的沿所述沟槽的底部到顶部方向的纵向厚度大于沿所述沟槽的侧面到内部方向的横向厚度，该外延子层所围区域小于前一次外延工艺的外延子层所围区域。
如果两次外延工艺形成的外延子层的叠加结构将所述沟槽完全填充，则由该叠加结构形成所述第二导电类型外延层；如果两次外延工艺形成的外延子层的叠加结构未将所述沟槽完全填充，则以所述后一次外延工艺作为前一次外延工艺，重复步骤22和步骤23直至各次外延工艺对应的外延子层形成的叠加结构将所述沟槽完全填充，以各所述外延子层的叠加结构形成所述第二导电类型外延层。
各所述第一导电类型离子注入在对应的所述外延子层所围的区域的底部区域注入的第一导电类型杂质用于在纵向上隔开相邻两个所述外延子层，使最顶部的所述外延子层之下的各所述外延子层都呈浮空结构，使各所述超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性以及增加器件的反向恢复的软度因子。
对应的所述外延子层所围的区域的侧面中注入的第一导电类型杂质用于降低所述第二导电类型柱的顶部的第二导电类型掺杂总量，提高各所述超结单元的电荷平衡性。
进一步的改进是，各所述外延子层的第二导电类型的掺杂浓度相同；或者，前一次外延填充对应的所述外延子层的掺杂浓度大于后一次外延填充所对应的所述外延子层的掺杂浓度。
进一步的改进是，所述第一导电类型离子注入为垂直注入或者带角度注入。
进一步的改进是，所述第一导电类型离子注入为带角度注入时注入角度为4度到8度。
进一步的改进是，所述沟槽的侧面倾斜角度为88度～89.2度。
进一步的改进是，步骤22的所述第一导电类型离子注入工艺完成之后以及步骤23的后一次外延工艺填充之前还包括步骤：采用形成牺牲氧化层并去除的工艺对前一次外延填充对应的所述外延子层所围的区域的表面进行处理。
本发明超结器件的超结结构的沟槽采用侧面倾斜的结构同时采用两次以上的外延填充工艺来在沟槽中填充第二导电类型外延层，在相邻的两次外延填充工艺之间进行一次第一导电类型离子注入工艺；由于沟槽的侧面倾斜，故第一导电类型离子注入能够将杂质注入到沟槽顶部的外延子层中，这种注入到沟槽顶部的外延子层的第一导电类型杂质能够降低第二导电类型柱的顶部的第二导电类型掺杂总量，这正好能够抵消现有具有侧面倾斜的沟槽的超结结构中第二导电类型柱的顶部较宽所产生的电荷不平衡性，从而提高各超结单元的电荷平衡性，从而提高器件的击穿电压。
另外，本发明的第一导电类型离子注入工艺还能将第一导电类型杂质注入到对应的外延子层所围的区域的底部区域，最后这些第一导电类型杂质能在纵向上隔开相邻两个外延子层，使最顶部的外延子层之下的各外延子层都呈浮空结构，使各超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性，降低器件的输出电容的非线性的主要原因是：
在漏极电压很低的时候，呈浮空结构的外延子层和顶部的第一导电类型注入杂质都不会发生耗尽，从而大幅降低了在低压下的输出电容。整个第二导电类型柱在电压升高后都会被耗尽，所以高压下输出电容基本不变，所以输出电容的非线性被大幅降低。输出电容的非线性降低，对器件的电磁干扰(EMI)性能来说也会改善。此外，降低低压下的输出电容，其时间等效的输出电容也会降低，器件的开关损耗如关断损耗(Eoff)也会降低。
此外，本发明结构对器件的体二极管也有改善，这是因为相比于现有的超结器件的漂移区在很低的电压就被完全耗尽，本发明结构的耗尽区是逐渐被耗尽的，呈浮空结构的外延子层需要在顶部的第一导电类型注入杂质被耗尽以后才会被耗尽，使得在相同的漏极电压下，本发明结构具有更多的没有耗尽的区域，没有耗尽的区域能存贮更多的电子和空穴，使得体二极管在反向恢复的时候具有更好的软度因子，即本发明能增加器件的反向恢复的软度因子。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的结构图；
图2是现有超结器件的沟槽示意图；
图3是沿图2的AA’线的电场强度分布曲线；
图4是本发明第一实施例超结器件的结构图；
图5是本发明第二实施例超结器件的结构图；
图6A-图6C是本发明第一实施例超结器件的制造方法各步骤中的器件结构图。
具体实施方式
本发明实施例一超结器件：
如图4所示，是本发明第一实施例超结器件的结构图，本发明第一实施例超结器件包括：
在第一导电类型外延层7中形成有侧面倾斜的沟槽；较佳为，所述沟槽的侧面倾斜角度为88度～89.2度，这样有利用沟槽的刻蚀和填充。
在所述沟槽中填充有第二导电类型外延层，由所述沟槽中的第二导电类型外延层组成第二导电类型柱，由各所述第二导电类型柱之间的所述第一导电类型外延层7组成第一导电类型柱7，由所述第一导电类型柱7和所述第二导电类型柱交替排列形成超结结构，每一所述第一导电类型柱7和其邻近的所述第二导电类型柱组成一个超结单元；
所述第二导电类型外延层通过两次外延工艺填充形成，各次外延填充工艺形成对应的外延子层如标记6a和6b所示，各所述外延子层6a和6b的沿所述沟槽的底部到顶部方向的纵向厚度大于沿所述沟槽的侧面到内部方向的横向厚度，各所述外延子层所围区域逐渐缩小且最后各所述外延子层叠加形成所述第二导电类型外延层。各所述外延子层的第二导电类型的掺杂浓度相同；或者，前一次外延填充对应的所述外延子层的掺杂浓度大于后一次外延填充所对应的所述外延子层的掺杂浓度。
前一次外延填充完成之后即外延子层6a形成之后以及后一次外延填充开始之前即外延子层6b形成之前，还包括一次第一导电类型离子注入工艺。本发明第一实施例中，所述第一导电类型离子注入为带角度注入，较佳为，所述第一导电类型离子注入的注入角度为4度到8度。在其它实施例中也能为：所述第一导电类型离子注入为垂直注入。
较佳为，在所述第一导电类型离子注入工艺完成之后以及后一次外延填充开始之前还包括采用形成牺牲氧化层并去除的工艺对前一次外延填充对应的所述外延子层所围的区域的表面进行处理。
所述第一导电类型离子注入在对应的所述外延子层6a所围的区域的底部区域注入的第一导电类型杂质即图4中标记11所示的杂质用于在纵向上隔开相邻两个所述外延子层6a和6b，使最顶部的所述外延子层之下的各所述外延子层都呈浮空结构即使所述外延子层6a呈浮空结构，使各所述超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性以及增加器件的反向恢复的软度因子。
所述第一导电类型离子注入会在对应的所述外延子层所围的区域的侧面中注入第一导电类型杂质，所述外延子层所围的区域的侧面中注入的第一导电类型杂质用于降低所述第二导电类型柱的顶部的第二导电类型掺杂总量，提高各所述超结单元的电荷平衡性。
本发明第一实施例超结器件为N型器件，所述第一导电类型为N型，所述第二导电类型为P型。在其它实施例中也能为：超结器件为P型器件，所述第一导电类型为P型，所述第二导电类型为N型。
本发明第一实施例超结器件为平面栅超结器件。在其它实施例中也能为：所述超结器件为沟槽栅超结器件。
除了上述超结结构之外，本发明第一实施例的具有平面栅的N型超结器件还包括：N型超结器件包括：
多晶硅栅1，厚度通常在之间。多晶硅栅1的顶部会通过接触孔连接到由正面金属层组成的栅极。
栅氧化层2，用来是实现多晶硅栅1和沟道的隔离，栅氧化层2的厚度决定了多晶硅栅1的耐压，通常为了保证一定的多晶硅栅1的耐压，栅氧化层2的厚度一般大于所述栅氧化层2和所述多晶硅栅1依次形成于所述N型外延层7的表面。
源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm2以上。源区3的顶部会通过接触孔连接到由正面金属层组成的源极。
P型沟道区5，P型沟道区5的掺杂剂量通常是在5e13/cm2～1e14/cm2之间，P型沟道区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被多晶硅栅1覆盖的P型沟道区5的表面用于形成沟道。
空穴收集区4，由形成于所述P型沟道区5表面的P型重掺杂区即P+区组成。
N型外延层7的掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。
N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。
N型缓冲层8形成于所述超结结构和高掺杂的所述半导体衬底9之间，N型缓冲层8主要目的是为了防止因为工艺的热过程，高掺杂的半导体衬底9的杂质原子扩散到漂移区，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型外延层7的掺杂浓度基本保持一致。
JFET注入区10，图4所示的结构是平面栅结构，平面栅结构会存在寄生的JFET，JFET注入区10的掺杂类型和所述N型外延层7相同，通过增加JFET注入区10后能够降低导通电阻；相反如果没有JFET注入区10，沟通电阻会增加。
本发明第一实施例超结器件的超结结构的沟槽采用侧面倾斜的结构同时采用两次以上的外延填充工艺来在沟槽中填充第二导电类型外延层，在相邻的两次外延填充工艺之间进行一次第一导电类型离子注入工艺；由于沟槽的侧面倾斜，故第一导电类型离子注入能够将杂质注入到沟槽顶部的外延子层中，这种注入到沟槽顶部的外延子层的第一导电类型杂质能够降低第二导电类型柱的顶部的第二导电类型掺杂总量，这正好能够抵消现有具有侧面倾斜的沟槽的超结结构中第二导电类型柱的顶部较宽所产生的电荷不平衡性，从而提高各超结单元的电荷平衡性，从而提高器件的击穿电压。
另外，本发明第一实施例的第一导电类型离子注入工艺还能将第一导电类型杂质注入到对应的外延子层所围的区域的底部区域即形成杂质区11，最后这些第一导电类型杂质能在纵向上隔开相邻两个外延子层，使最顶部的外延子层之下的各外延子层都呈浮空结构，使各超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性，降低器件的输出电容的非线性的主要原因是：
在漏极电压很低的时候，呈浮空结构的外延子层6a和顶部的第一导电类型注入杂质11都不会发生耗尽，从而大幅降低了在低压下的输出电容。整个第二导电类型柱在电压升高后都会被耗尽，所以高压下输出电容基本不变，所以输出电容的非线性被大幅降低。输出电容的非线性降低，对器件的电磁干扰(EMI)性能来说也会改善。此外，降低低压下的输出电容，其时间等效的输出电容也会降低，器件的开关损耗如关断损耗(Eoff)也会降低。
此外，本发明第一实施例结构对器件的体二极管也有改善，这是因为相比于现有的超结器件的漂移区在很低的电压就被完全耗尽，本发明第一实施例结构的耗尽区是逐渐被耗尽的，呈浮空结构的外延子层6a需要在顶部的第一导电类型注入杂质11被耗尽以后才会被耗尽，使得在相同的漏极电压下，本发明第一实施例结构具有更多的没有耗尽的区域，没有耗尽的区域能存贮更多的电子和空穴，使得体二极管在反向恢复的时候具有更好的软度因子，即本发明第一实施例能增加器件的反向恢复的软度因子。
本发明实施例二超结器件：
如图5所示，是本发明第二实施例超结器件的结构图；本发明实施例二超结器件和本发明实施例二超结器件的区别指出是，本发明实施例二超结器件中具有如下特征：
所述第二导电类型外延层通过大于2次的外延工艺填充形成，图5中显示了3次外延填充工艺对应的外延指出，各次外延填充工艺形成的外延子层分别用标记6a、6b和6c标出，在完全填充沟槽之前，每次外延子层的填充工艺完成之后都需要进行一次第一导电类型离子注入，之后再进行下一次的外延工艺进行沟槽填充，图5中的标记11a和11b分别表示第一次外延填充和第二次外延填充之后形成用于纵向隔离对应外延子层的第一导电类型离子注入形成的杂质区。杂质区11a和11b是外延子层6a和6b呈浮空结构，从而使得第二导电类型柱能逐步耗尽。
如图6A至图6C所示，是本发明第一实施例超结器件的制造方法各步骤中的器件结构图，本发明第一实施例方法用于制造如图4所示的本发明第一实施例器件结构，本发明第一实施例超结器件的制造方法包括如下步骤：
步骤一、如图6A所示，在第一导电类型外延层7中形成侧面倾斜的沟槽101。
所述第一导电类型外延层7形成于半导体衬底如硅衬底9上，硅衬底9为第二导电类型重掺杂，硅衬底9减薄后直接用于形成漏区。
沟槽101未穿过整个所述第一导电类型外延层7，直接采用沟槽101底部的第一导电类型外延层7作为缓冲层8。
所述沟槽101的侧面倾斜角度为88度～89.2度。
步骤二、在所述沟槽101中填充第二导电类型外延层，由所述沟槽101中的第二导电类型外延层组成第二导电类型柱，由各所述第二导电类型柱之间的所述第一导电类型外延层7组成第一导电类型柱7，由所述第一导电类型柱7和所述第二导电类型柱交替排列形成超结结构，每一所述第一导电类型柱7和其邻近的所述第二导电类型柱组成一个超结单元；
所述第二导电类型外延层通过两次以上的外延工艺填充形成，本发明第一实施例方法中为2次填充，在所述沟槽101中填充所述第二导电类型外延层包括如下分步骤：
步骤21、如图6A所示，在所述沟槽101中进行第一次外延工艺填充对应的外延子层6a，该外延子层6a的沿所述沟槽101的底部到顶部方向的纵向厚度大于沿所述沟槽101的侧面到内部方向的横向厚度，该外延子层6a所围区域小于所述沟槽101区域。
步骤22、如图6B所示，进行一次第一导电类型离子注入工艺，第一导电类型离子注入工艺如标记201所示，所述第一导电类型离子注入在对应的所述外延子层所围的区域的底部区域以及侧面都注入第一导电类型杂质，注入的杂质分布用标记11和11a表示。
本发明第一实施例方法中，所述第一导电类型离子注入为带角度注入，较佳为，所述第一导电类型离子注入的注入角度为4度到8度。在其它实施例中也能为：所述第一导电类型离子注入为垂直注入。
较佳为，步骤22的所述第一导电类型离子注入工艺完成之后以及后续步骤23的后一次外延工艺填充之前还包括步骤：采用形成牺牲氧化层并去除的工艺对前一次外延填充对应的所述外延子层所围的区域的表面进行处理。
步骤23、如图6C所示，在所述沟槽101中进行后一次外延工艺填充对应的外延子层6b；该外延子层6b的沿所述沟槽101的底部到顶部方向的纵向厚度大于沿所述沟槽101的侧面到内部方向的横向厚度，该外延子层所围区域小于前一次外延工艺的外延子层所围区域。
本发明第一实施例方法中，两次外延工艺形成的外延子层6a和6b的叠加结构将所述沟槽101完全填充，由该叠加结构形成所述第二导电类型外延层。在其它实施例方法中，如果两次外延工艺形成的外延子层的叠加结构未将所述沟槽101完全填充，则以所述后一次外延工艺作为前一次外延工艺，重复步骤22和步骤23直至各次外延工艺对应的外延子层形成的叠加结构将所述沟槽101完全填充，以各所述外延子层的叠加结构形成所述第二导电类型外延层。
各所述第一导电类型离子注入在对应的所述外延子层所围的区域的底部区域注入的第一导电类型杂质11用于在纵向上隔开相邻两个所述外延子层，使最顶部的所述外延子层之下的各所述外延子层都呈浮空结构，使各所述超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性以及增加器件的反向恢复的软度因子。
对应的所述外延子层所围的区域的侧面中注入的第一导电类型杂质即图6B中标记11a所对应的杂质用于降低所述第二导电类型柱的顶部的第二导电类型掺杂总量，提高各所述超结单元的电荷平衡性。
本发明第一实施例方法中，各所述外延子层的第二导电类型的掺杂浓度相同；或者，前一次外延填充对应的所述外延子层的掺杂浓度大于后一次外延填充所对应的所述外延子层的掺杂浓度。
上述步骤形成超结结构之后，还包括形成超结器件的其它结构，这些结构如图4所示，主要包括形成如下正面结构的工艺，正面结构包括：栅氧化层2，多晶硅栅1，P型沟道区5，源区3，空穴收集区4，JFET注入区10，层间膜，接触孔和正面金属层。
以及包括如下背面工艺：对硅衬底9进行减薄，在硅衬底9的背面形成漏区以及背面金属层的步骤。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结器件，其特征在于：
在第一导电类型外延层中形成有侧面倾斜的沟槽，在所述沟槽中填充有第二导电类型外延层，由所述沟槽中的第二导电类型外延层组成第二导电类型柱，由各所述第二导电类型柱之间的所述第一导电类型外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构，每一所述第一导电类型柱和其邻近的所述第二导电类型柱组成一个超结单元；
所述第二导电类型外延层通过两次以上的外延工艺填充形成，各次外延填充工艺形成对应的外延子层，各所述外延子层的沿所述沟槽的底部到顶部方向的纵向厚度大于沿所述沟槽的侧面到内部方向的横向厚度，各所述外延子层所围区域逐渐缩小且最后各所述外延子层叠加形成所述第二导电类型外延层；
前一次外延填充完成之后以及后一次外延填充开始之前还包括一次第一导电类型离子注入工艺，所述第一导电类型离子注入在对应的所述外延子层所围的区域的底部区域注入的第一导电类型杂质用于在纵向上隔开相邻两个所述外延子层，使最顶部的所述外延子层之下的各所述外延子层都呈浮空结构，使各所述超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性以及增加器件的反向恢复的软度因子；
所述第一导电类型离子注入会在对应的所述外延子层所围的区域的侧面中注入第一导电类型杂质，所述外延子层所围的区域的侧面中注入的第一导电类型杂质用于降低所述第二导电类型柱的顶部的第二导电类型掺杂总量，提高各所述超结单元的电荷平衡性。
2.如权利要求1所述的超结器件，其特征在于：各所述外延子层的第二导电类型的掺杂浓度相同；或者，前一次外延填充对应的所述外延子层的掺杂浓度大于后一次外延填充所对应的所述外延子层的掺杂浓度。
3.如权利要求1或2所述的超结器件，其特征在于：所述第二导电类型外延层通过两次外延工艺填充形成。
4.如权利要求1所述的超结器件，其特征在于：所述第一导电类型离子注入为垂直注入或者带角度注入。
5.如权利要求4所述的超结器件，其特征在于：所述第一导电类型离子注入为带角度注入时注入角度为4度到8度。
6.如权利要求1所述的超结器件，其特征在于：所述沟槽的侧面倾斜角度为88度～89.2度。
7.如权利要求1所述的超结器件，其特征在于：超结器件为N型器件，所述第一导电类型为N型，所述第二导电类型为P型；或者，超结器件为P型器件，所述第一导电类型为P型，所述第二导电类型为N型。
8.如权利要求1所述的超结器件，其特征在于：各所述第一导电类型离子注入工艺完成之后以及后一次外延填充开始之前还包括采用形成牺牲氧化层并去除的工艺对前一次外延填充对应的所述外延子层所围的区域的表面进行处理。
9.如权利要求1所述的超结器件，其特征在于：超结器件为平面栅超结器件；或者，所述超结器件为沟槽栅超结器件。
10.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、在第一导电类型外延层中形成侧面倾斜的沟槽；
步骤二、在所述沟槽中填充第二导电类型外延层，由所述沟槽中的第二导电类型外延层组成第二导电类型柱，由各所述第二导电类型柱之间的所述第一导电类型外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构，每一所述第一导电类型柱和其邻近的所述第二导电类型柱组成一个超结单元；
所述第二导电类型外延层通过两次以上的外延工艺填充形成，在所述沟槽中填充所述第二导电类型外延层包括如下分步骤：
步骤21、在所述沟槽中进行第一次外延工艺填充对应的外延子层，该外延子层的沿所述沟槽的底部到顶部方向的纵向厚度大于沿所述沟槽的侧面到内部方向的横向厚度，该外延子层所围区域小于所述沟槽区域；
步骤22、进行一次第一导电类型离子注入工艺，所述第一导电类型离子注入在对应的所述外延子层所围的区域的底部区域以及侧面都注入第一导电类型杂质；
步骤23、在所述沟槽中进行后一次外延工艺填充对应的外延子层；该外延子层的沿所述沟槽的底部到顶部方向的纵向厚度大于沿所述沟槽的侧面到内部方向的横向厚度，该外延子层所围区域小于前一次外延工艺的外延子层所围区域；
如果两次外延工艺形成的外延子层的叠加结构将所述沟槽完全填充，则由该叠加结构形成所述第二导电类型外延层；如果两次外延工艺形成的外延子层的叠加结构未将所述沟槽完全填充，则以所述后一次外延工艺作为前一次外延工艺，重复步骤22和步骤23直至各次外延工艺对应的外延子层形成的叠加结构将所述沟槽完全填充，以各所述外延子层的叠加结构形成所述第二导电类型外延层；
各所述第一导电类型离子注入在对应的所述外延子层所围的区域的底部区域注入的第一导电类型杂质用于在纵向上隔开相邻两个所述外延子层，使最顶部的所述外延子层之下的各所述外延子层都呈浮空结构，使各所述超结单元在耗尽过程中实现逐步耗尽从而降低器件的输出电容的非线性以及增加器件的反向恢复的软度因子；
对应的所述外延子层所围的区域的侧面中注入的第一导电类型杂质用于降低所述第二导电类型柱的顶部的第二导电类型掺杂总量，提高各所述超结单元的电荷平衡性。
11.如权利要求1所述的超结器件的制造方法，其特征在于：各所述外延子层的第二导电类型的掺杂浓度相同；或者，前一次外延填充对应的所述外延子层的掺杂浓度大于后一次外延填充所对应的所述外延子层的掺杂浓度。
12.如权利要求10所述的超结器件的制造方法，其特征在于：所述第一导电类型离子注入为垂直注入或者带角度注入。
13.如权利要求12所述的超结器件的制造方法，其特征在于：所述第一导电类型离子注入为带角度注入时注入角度为4度到8度。
14.如权利要求10所述的超结器件的制造方法，其特征在于：所述沟槽的侧面倾斜角度为88度～89.2度。
15.如权利要求10所述的超结器件的制造方法，其特征在于：步骤22的所述第一导电类型离子注入工艺完成之后以及步骤23的后一次外延工艺填充之前还包括步骤：采用形成牺牲氧化层并去除的工艺对前一次外延填充对应的所述外延子层所围的区域的表面进行处理。
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