CN109888005A - 逆导型超结igbt器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种逆导型超结IGBT器件，包括：快速复合二极管的背面掺杂区即短路区由超结结构的超结沟槽自对准定义且是通过正面离子注入形成，短路区的底部表面在半导体衬底背面减薄后暴露出来；第二导电类型掺杂的集电区由半导体衬底减薄后采用背面全面离子注入形成，短路区中叠加了集电区的背面全面离子注入之后依然保持为第一导电类型掺杂。本发明还公开了一种逆导型超结IGBT器件的制造方法。本发明能自对准形成快速复合二极管的底部掺杂区以及不需要采用光刻工艺定义集电区，从而能降低工艺难度并降低成本。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种逆导型(Reverse Conducting，RC)超结(SJ)绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)器件；本发明还涉及一种逆导型超结IGBT器件的制造方法。
背景技术
RC IGBT将传统的IGBT原胞结构与快速复合二极管(FRD)原胞结构巧妙集成于同一芯片，提供了一个紧凑的电流泄放电路。以N型器件为例，现有RC IGBT的主要问题是需要进行薄片背面光刻，将现有IGBT中背面连续的由P+区组成的集电区制作成由P+区和N+区间隔排列形成的背面掺杂区，P+区作为集电区，N+区作为快速复合二极管的N型区，集电区和快速复合二极管的N型区都通过相同的背面金属层形成的集电极引出；由于需要采用光刻工艺，工艺难度大，成本高。
与现有常规的IGBT相比，超结IGBT能在同样击穿电压的情况下，拥有掺杂更高的漂移区，大大降低了器件的导通压降(Vcesat)。
与超结MOSFET器件不同的是，以N型超结IGBT为例，现有超结IGBT中的P型柱(Pillar)不能与器件的P型掺杂的沟道区相连，以防止在器件导通时由集电区注入到漂移区的少子空穴经pillar被泄放而影响电导调制。
发明内容
本发明所要解决的技术问题是提供一种逆导型超结IGBT器件，能自对准形成快速复合二极管的底部掺杂区以及不需要采用光刻工艺定义集电区，从而能降低工艺难度并降低成本。为此，本发明还提供一种逆导型超结IGBT器件的制造方法。
为解决上述技术问题，本发明提供的逆导型超结IGBT器件包括：
超结结构，所述超结结构由多个第一导电类型柱和第二导电类型柱横向交替排列而成，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个对应的超结单元。
在各所述超结单元顶部形成有逆导型超结IGBT器件的器件正面单元结构，多个所述器件正面单元结构形成并联结构。
所述器件正面单元结构的沟道区具有第二导电类型掺杂，所述沟道区和所述第二导电类型柱之间具有隔离结构。
所述超结结构形成于第一导电类型半导体衬底中，所述第二导电类型柱由填充于超结沟槽中的第二导电类型层组成，所述第一导电类型柱由所述第二导电类型柱之间的所述第一导电类型半导体衬底组成。
在所述超结沟槽的底部的所述第一导电类型半导体衬底中形成有第一导电类型掺杂的短路区，所述短路区为以所述超结沟槽为自对准条件的正面离子注入区，所述短路区和所述超结沟槽的底部具有间距。
在所述超结结构的底部的所述第一导电类型半导体衬底被背面减薄到将所述短路区的底部表面暴露出来，在减薄后的所述第一导电类型半导体衬底形成有背面全面离子注入形成的第二导电类型掺杂的集电区。
所述沟道区和所述集电区之间的所述第一导电类型半导体衬底组成漂移区。
所述集电区的背面全面离子注入的第二导电类型杂质会叠加到所述短路区中且叠加了第二导电类型杂质的所述短路区的掺杂类型依然保持为第一导电类型；所述集电区由自对准位于所述短路区之间的背面全面离子注入的第二导电类型杂质组成。
所述短路区的底部表面露出以及所述短路区的顶部和所述漂移区导通从而和所述沟道区组成快速复合二极管。
进一步的改进是，所述短路区的正面离子注入剂量为所述集电区的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区的掺杂浓度大于等于所述集电区的掺杂浓度。
进一步的改进是，还包括：场截止层，位于所述集电区和所述短路区的顶部，且所述场截止层的底部和对应的所述集电区和所述短路区接触；所述场截止层由在减薄后的所述第一导电类型半导体衬底的背面进行第一导电类型的全面离子注入形成的掺杂区组成。
进一步的改进是，所述短路区的正面离子注入剂量为所述场截止层的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区的掺杂浓度大于等于所述场截止层的掺杂浓度。
进一步的改进是，所述器件正面单元结构包括：
形成于所述超结单元顶部的第一导电类型的顶部层，所述沟道区形成于所述顶部层顶部，所述沟道区通过所述顶部层和所述第二导电类型柱隔离。
覆盖所述沟道区的栅极结构，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。
在所述沟道区的表面形成有第一导电类型重掺杂的源区以及第二导电类型重掺杂的沟道引出区。
进一步的改进是，所述栅极结构为平面栅结构，所述平面栅结构包括依次形成于所述沟道区正面的栅介质层和多晶硅栅；在横向上，所述沟道区从对应的所述第二导电类型柱的顶部延伸到所述第一导电类型柱的顶部，所述第一导电类型柱顶部的两个所述沟道区具有间隔；所述多晶硅栅从正面覆盖所述沟道区并用于在所述沟道区的正面形成沟道。
进一步的改进是，所述栅极结构为沟槽栅结构，所述沟槽栅结构包括栅极沟槽以及形成于所述栅极沟槽内侧表面的栅介质层以及填充所述栅极沟槽的多晶硅栅。
在横向上，所述沟道区覆盖了所述第二导电类型柱和所述第一导电类型柱的顶部区域；所述栅极沟槽穿过了所述沟道区，所述多晶硅栅从侧面覆盖所述沟道区并用于在所述沟道区的侧面形成沟道。
进一步的改进是，组成所述漂移区的所述第一导电类型半导体衬底由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成；所述顶部层由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成。
为解决上述技术问题，本发明提供的逆导型超结IGBT器件的制造方法包括如下步骤：
步骤一、形成超结结构，包括如下分步骤：
步骤11、提供第一导电类型半导体衬底中，采用光刻定义加刻蚀工艺在所述第一导电类型半导体衬底中形成多个超结沟槽。
步骤12、以所述超结沟槽为自对准条件进行第一导电类型的正面离子注入在所述超结沟槽的底部形成短路区，所述短路区和所述超结沟槽的底部具有间距。
步骤13、在所述超结沟槽中填充第二导电类型层形成第二导电类型柱，第一导电类型柱由所述第二导电类型柱之间的所述第一导电类型半导体衬底组成；超结结构由多个第一导电类型柱和第二导电类型柱横向交替排列而成，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个对应的超结单元。
步骤二、进行正面工艺在所述超结结构顶部形成逆导型超结IGBT器件的器件正面结构。
器件正面结构包括由多个器件正面单元结构并联而成的结构，各所述器件正面单元结构形成在对应的所述超结单元顶部。
所述正面工艺包括形成第二导电类型掺杂的沟道区的步骤，所述沟道区和所述第二导电类型柱之间具有隔离结构。
步骤三、进行背面工艺，包括如下分步骤：
步骤31、进行背面减薄工艺将所述第一导电类型半导体衬底背面减薄到将所述短路区的底部表面暴露出来。
步骤32、采用背面全面离子注入形成的第二导电类型掺杂的集电区。
由所述沟道区和所述集电区之间的所述第一导电类型半导体衬底组成漂移区。
所述集电区的背面全面离子注入的第二导电类型杂质会叠加到所述短路区中且叠加了第二导电类型杂质的所述短路区的掺杂类型依然保持为第一导电类型；所述集电区由自对准位于所述短路区之间的背面全面离子注入的第二导电类型杂质组成。
所述短路区的底部表面露出以及所述短路区的顶部和所述漂移区导通从而和所述沟道区组成快速复合二极管。
进一步的改进是，步骤二中所述短路区的正面离子注入剂量为所述集电区的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区的掺杂浓度大于等于所述集电区的掺杂浓度。
进一步的改进是，步骤三中还包括如下分步骤：
步骤33、采用背面全面离子注入形成的第一导电类型掺杂的场截止层，所述场截止层位于所述集电区和所述短路区的顶部，且所述场截止层的底部和对应的所述集电区和所述短路区接触。
进一步的改进是，所述短路区的正面离子注入剂量为所述场截止层的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区的掺杂浓度大于等于所述场截止层的掺杂浓度。
进一步的改进是，步骤二的所述正面工艺包括：
在所述超结结构的顶部形成第一导电类型的顶部层。
在所述顶部层的顶部形成各所述器件正面单元结构对应的所述沟道区；所述沟道区通过所述顶部层和所述第二导电类型柱隔离。
形成栅极结构，所述栅极结构覆盖对应的所述沟道区，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道。
在所述沟道区的表面形成第一导电类型重掺杂的源区以及第二导电类型重掺杂的沟道引出区。
进一步的改进是，所述栅极结构为平面栅结构，所述平面栅结构包括依次形成于所述沟道区正面的栅介质层和多晶硅栅；在横向上，所述沟道区从对应的所述第二导电类型柱的顶部延伸到所述第一导电类型柱的顶部，所述第一导电类型柱顶部的两个所述沟道区具有间隔；所述多晶硅栅从正面覆盖所述沟道区并用于在所述沟道区的正面形成沟道。
或者，所述栅极结构为沟槽栅结构，所述沟槽栅结构包括栅极沟槽以及形成于所述栅极沟槽内侧表面的栅介质层以及填充所述栅极沟槽的多晶硅栅；在横向上，所述沟道区覆盖了所述第二导电类型柱和所述第一导电类型柱的顶部区域；所述栅极沟槽穿过了所述沟道区，所述多晶硅栅从侧面覆盖所述沟道区并用于在所述沟道区的侧面形成沟道。
进一步的改进是，组成所述漂移区的所述第一导电类型半导体衬底由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成；所述顶部层由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成。
本发明结合了超结结构的超结沟槽来自对准定义快速复合二极管的背面掺杂区即短路区，短路区通过以超结沟槽为自对准条件的离子注入形成，通过调节离子注入的能量就能调节短路区的注入深度并从而调节位于超结沟槽的底部的短路区和超结沟槽的底部相隔的距离；这样在正面工艺完成之后并将第一导电类型半导体衬底背面减薄到和短路区的底部表面相平之后，通过全面离子注入就能形成集电区，即集电区不需要采用光刻工艺定义，所以本发明能降低工艺难度并从而降低工艺成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例逆导型超结IGBT器件的结构示意图；
图2A-图2J是本发明第一实施例逆导型超结IGBT器件的制造方法各步骤中的器件结构示意图。
具体实施方式
本发明第一实施例逆导型超结IGBT器件：
如图1所示，是本发明第一实施例逆导型超结IGBT器件的结构示意图，本发明第一实施例逆导型超结IGBT器件包括：
超结结构，所述超结结构由多个第一导电类型柱1和第二导电类型柱2横向交替排列而成，一个所述第一导电类型柱1和相邻的一个所述第二导电类型柱2组成一个对应的超结单元。
在各所述超结单元顶部形成有逆导型超结IGBT器件的器件正面单元结构，多个所述器件正面单元结构形成并联结构。
所述器件正面单元结构的沟道区6具有第二导电类型掺杂，所述沟道区6和所述第二导电类型柱2之间具有隔离结构。
所述超结结构形成于第一导电类型半导体衬底1中，所述第二导电类型柱2由填充于超结沟槽203中的第二导电类型层组成，所述第一导电类型柱1由所述第二导电类型柱2之间的所述第一导电类型半导体衬底1组成；图1中，由于所述第一导电类型柱是由所述第一导电类型半导体衬底组成，故都采用标记1表示。
在所述超结沟槽203的底部的所述第一导电类型半导体衬底1中形成有第一导电类型掺杂的短路区3，所述短路区3为以所述超结沟槽203为自对准条件的正面离子注入区，所述短路区3和所述超结沟槽203的底部具有间距，所述短路区3的正面离子注入通常采用高能离子注入，通过调节所述短路区3的正面离子注入的能量能调节所述短路区3和所述超结沟槽203的底部之间的间距。
在所述超结结构的底部的所述第一导电类型半导体衬底1被背面减薄到将所述短路区3的底部表面暴露出来，在减薄后的所述第一导电类型半导体衬底1形成有背面全面离子注入形成的第二导电类型掺杂的集电区12。
所述沟道区6和所述集电区12之间的所述第一导电类型半导体衬底1组成漂移区。
本发明第一实施例总，组成所述漂移区的所述第一导电类型半导体衬底1由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成。
由于所述集电区12是采用背面全面离子注入形成，且所述集电区12和所述短路区3的底部表面即背面都需要露出，故所述集电区12的背面全面离子注入的第二导电类型杂质会叠加到所述短路区3中且叠加了第二导电类型杂质的所述短路区3的掺杂类型依然保持为第一导电类型；所述集电区12由自对准位于所述短路区3之间的背面全面离子注入的第二导电类型杂质组成。
所述短路区3的底部表面露出以及所述短路区3的顶部和所述漂移区导通从而和所述沟道区6组成快速复合二极管。
较佳选择为，所述短路区3的正面离子注入剂量为所述集电区12的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区3的掺杂浓度大于等于所述集电区12的掺杂浓度。所述集电区12的结深能设置为和所述短路区3的结深趋于相同。
本发明第一实施例中还包括场截止层11，位于所述集电区12和所述短路区3的顶部，且所述场截止层11的底部和对应的所述集电区12和所述短路区3接触；所述场截止层11由在减薄后的所述第一导电类型半导体衬底1的背面进行第一导电类型的全面离子注入形成的掺杂区组成。
所述短路区3的正面离子注入剂量为所述场截止层11的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区3的掺杂浓度大于等于所述场截止层11的掺杂浓度。
所述器件正面单元结构包括：
形成于所述超结单元顶部的第一导电类型的顶部层5，所述沟道区6形成于所述顶部层5顶部，所述沟道区6通过所述顶部层5和所述第二导电类型柱2隔离，也就本发明第一实施例中所述沟道区6和所述第二导电类型柱2之间的隔离结构由所述顶部层5组成。
本发明第一实施例中，所述顶部层5由第一导电类型掺杂的阱区组成。
覆盖所述沟道区6的栅极结构，被所述栅极结构覆盖的所述沟道区6的表面用于形成沟道。
在所述沟道区6的表面形成有第一导电类型重掺杂的源区9以及第二导电类型重掺杂的沟道引出区10。
本发明第一实施例中，所述栅极结构为平面栅结构，所述平面栅结构包括依次形成于所述沟道区6正面的栅介质层7和多晶硅栅8；在横向上，所述沟道区6从对应的所述第二导电类型柱2的顶部延伸到所述第一导电类型柱1的顶部，所述第一导电类型柱1顶部的两个所述沟道区6具有间隔；所述多晶硅栅8从正面覆盖所述沟道区6并用于在所述沟道区6的正面形成沟道。
图1中，所述顶部层5的阱区采用全面离子注入形成，故所述顶部层5在横向上覆盖了全部的所述第一导电类型柱1和所述第二导电类型柱2。在其他实施例中也能为：所述顶部层5的阱区采用和所述沟道区相同的光刻定义，这样在所述第一导电类型柱1顶部的两个所述顶部层5之间也具有间隔。
本发明第一实施例逆导型超结IGBT器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：逆导型超结IGBT器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明第一实施例结合了超结结构的超结沟槽203来自对准定义快速复合二极管的背面掺杂区即短路区3，短路区3通过以超结沟槽203为自对准条件的离子注入形成，通过调节离子注入的能量就能调节短路区3的注入深度并从而调节位于超结沟槽203的底部的短路区3和超结沟槽203的底部相隔的距离；这样在正面工艺完成之后并将第一导电类型半导体衬底1背面减薄到和短路区3的底部表面相平之后，通过全面离子注入就能形成集电区12，即集电区12不需要采用光刻工艺定义，所以本发明第一实施例能降低工艺难度并从而降低工艺成本。
本发明第二实施例逆导型超结IGBT器件：
本发明第二实施例逆导型超结IGBT器件和本发明第一实施例逆导型超结IGBT器件的区别之处为，本发明第二实施例逆导型超结IGBT器件中的所述栅极结构为沟槽栅结构，所述沟槽栅结构包括栅极沟槽以及形成于所述栅极沟槽内侧表面的栅介质层7以及填充所述栅极沟槽的多晶硅栅8。
在横向上，所述沟道区6覆盖了所述第二导电类型柱2和所述第一导电类型柱1的顶部区域；所述栅极沟槽穿过了所述沟道区6，所述多晶硅栅8从侧面覆盖所述沟道区6并用于在所述沟道区6的侧面形成沟道。
本发明第三实施例逆导型超结IGBT器件：
本发明第二实施例逆导型超结IGBT器件和本发明第一实施例逆导型超结IGBT器件的区别之处为，本发明第二实施例逆导型超结IGBT器件中的所述顶部层5由第一导电类型掺杂的外延层组成，所述沟道区6直接形成于所述顶部层5的顶部区域中。
本发明第一实施例逆导型超结IGBT器件的制造方法：
如图2A至图2J所示，是本发明第一实施例逆导型超结IGBT器件的制造方法各步骤中的器件结构示意图，本发明第一实施例逆导型超结IGBT器件的制造方法包括如下步骤：
步骤一、形成超结结构，包括如下分步骤：
步骤11、如图2A所示，提供第一导电类型半导体衬底1中，采用光刻定义加刻蚀工艺在所述第一导电类型半导体衬底1中形成多个超结沟槽203。
本发明第一实施例方法中，在进行光刻工艺之前，还包括在所述第一导电类型半导体衬底1的表面形成由氧化层201和氮化层202叠加而成的硬质掩模层的步骤；光刻定义出所述超结沟槽203的形成区域之后，依次对所述氮化层202、所述氧化层201和所述第一导电类型半导体衬底1进行刻蚀形成所述超结沟槽203。
步骤12、如图2B所示，以所述超结沟槽203为自对准条件进行如标记204所示的第一导电类型的正面离子注入在所述超结沟槽203的底部形成短路区3，所述短路区3和所述超结沟槽203的底部具有间距。进行正面离子注入204时所述氧化层201和所述氮化层202保留。
之后，通常还需对所述短路区3进行炉管退火推进。
步骤13、如图2C所示，在所述超结沟槽203中填充第二导电类型层形成第二导电类型柱2，第一导电类型柱1由所述第二导电类型柱2之间的所述第一导电类型半导体衬底1组成；超结结构由多个第一导电类型柱1和第二导电类型柱2横向交替排列而成，一个所述第一导电类型柱1和相邻的一个所述第二导电类型柱2组成一个对应的超结单元。
通常，所述第二导电类型柱2对应的第二导电类型层为外延层；首先进行外延生长工艺在所述超结沟槽203中填充第二导电类型层；之后再对所述第二导电类型层进行平坦化。所述氧化层201和所述氮化层202通常在形成所述第二导电类型柱2之后去除。
步骤二、进行正面工艺在所述超结结构顶部形成逆导型超结IGBT器件的器件正面结构。
器件正面结构包括由多个器件正面单元结构并联而成的结构，各所述器件正面单元结构形成在对应的所述超结单元顶部。
所述正面工艺包括形成第二导电类型掺杂的沟道区6的步骤，所述沟道区6和所述第二导电类型柱2之间具有隔离结构；本发明第一实施例方法中，所述沟道区6和所述第二导电类型柱2之间的隔离结构采用顶部层5。所述正面工艺包括：
如图2D所示，在所述超结结构的顶部形成第一导电类型的顶部层5。本发明第一实施例方法中，所述顶部层5采用由第一导电类型掺杂的阱区注入形成的阱区组成。所述顶部层5的阱区采用全面离子注入形成，故所述顶部层5在横向上覆盖了全部的所述第一导电类型柱1和所述第二导电类型柱2。在其他实施例方法中也能为：所述顶部层5的阱区的离子注入采用和所述沟道区相同的光刻定义，这样在所述第一导电类型柱1顶部的两个所述顶部层5之间也具有间隔。
如图2D所示，在所述顶部层5的顶部形成各所述器件正面单元结构对应的所述沟道区6；所述沟道区6通过所述顶部层5和所述第二导电类型柱2隔离。
如图2E所示，形成栅极结构，所述栅极结构覆盖对应的所述沟道区6，被所述栅极结构覆盖的所述沟道区6的表面用于形成沟道。
本发明第一实施例方法中，所述栅极结构为平面栅结构，所述平面栅结构包括依次形成于所述沟道区6正面的栅介质层7和多晶硅栅8；在横向上，所述沟道区6从对应的所述第二导电类型柱2的顶部延伸到所述第一导电类型柱1的顶部，所述第一导电类型柱1顶部的两个所述沟道区6具有间隔；所述多晶硅栅8从正面覆盖所述沟道区6并用于在所述沟道区6的正面形成沟道。
形成所述平面栅结构的分步骤包括：
依次形成所述栅介质层7所述多晶硅栅8。
采用光刻工艺定义出所述平面栅结构的形成区域。
之后采用刻蚀工艺对所述平面栅结构的形成区域外的所述多晶硅栅8和所述栅介质层7去除，由保留的所述栅介质层7和所述多晶硅栅8叠加形成所述平面栅结构。通常，所述栅介质层7为栅氧化层，采用热氧化工艺形成。
如图2F所示，在所述沟道区6的表面形成第一导电类型重掺杂的源区9以及第二导电类型重掺杂的沟道引出区10。
之后，还包括形成层间膜、接触孔和正面金属层以及对所述正面金属层进行图形化形成栅极和发射极的步骤。通常，所述沟道引出区10在接触孔的开口形成之后以及金属填充之前采用离子注入工艺形成于所述源区9对应的接触孔的底部。
所述发射极通过对应的接触孔同时和所述源区以及所述沟道引出区10接触；所述栅极通过对应的接触孔和所述栅极结构接触。
步骤三、进行背面工艺，包括如下分步骤：
步骤31、进行背面减薄工艺将所述第一导电类型半导体衬底1背面减薄到将所述短路区3的底部表面暴露出来。
步骤32、采用背面全面离子注入形成的第二导电类型掺杂的集电区12。
由所述沟道区6和所述集电区12之间的所述第一导电类型半导体衬底1组成漂移区。组成所述漂移区的所述第一导电类型半导体衬底1由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成。
所述集电区12的背面全面离子注入的第二导电类型杂质会叠加到所述短路区3中且叠加了第二导电类型杂质的所述短路区3的掺杂类型依然保持为第一导电类型；所述集电区12由自对准位于所述短路区3之间的背面全面离子注入的第二导电类型杂质组成。
所述短路区3的底部表面露出以及所述短路区3的顶部和所述漂移区导通从而和所述沟道区6组成快速复合二极管。
步骤33、采用背面全面离子注入形成的第一导电类型掺杂的场截止层11，所述场截止层11位于所述集电区12和所述短路区3的顶部，且所述场截止层11的底部和对应的所述集电区12和所述短路区3接触。
步骤33和步骤32的顺序能互换，所述场截止层11和所述集电区12对应的离子注入完成之后还需要进行退火激活。
本发明第一实施例方法中，步骤二中所述短路区3的正面离子注入剂量为所述集电区12的背面全面离子注入剂量的两倍以上，这样能保证所述短路区3的第一导电类型掺杂能补偿所述集电区12的背面全面离子注入的第二导电类型杂质；叠加了背面全面离子注入的第二导电类型杂质的所述短路区3的掺杂浓度大于等于所述集电区12的掺杂浓度。
所述短路区3的正面离子注入剂量为所述场截止层11的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区3的掺杂浓度大于等于所述场截止层11的掺杂浓度。
本发明第一实施例方法中，逆导型超结IGBT器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：逆导型超结IGBT器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明第二实施例逆导型超结IGBT器件的制造方法：
本发明第二实施例逆导型超结IGBT器件的制造方法和本发明第一实施例逆导型超结IGBT器件的制造方法的区别之处为：
所述栅极结构为沟槽栅结构，所述沟槽栅结构包括栅极沟槽以及形成于所述栅极沟槽内侧表面的栅介质层7以及填充所述栅极沟槽的多晶硅栅8；在横向上，所述沟道区6覆盖了所述第二导电类型柱2和所述第一导电类型柱1的顶部区域；所述栅极沟槽穿过了所述沟道区6，所述多晶硅栅8从侧面覆盖所述沟道区6并用于在所述沟道区6的侧面形成沟道。
形成所述沟槽栅结构的分步骤包括：
形成所述栅极沟槽。
在所述栅极沟槽的底部表面和侧面形成所述栅介质层7。通常，所述栅介质层7为栅氧化层，采用热氧化工艺形成。
在所述栅极沟槽中填充所述多晶硅栅8。
本发明第三实施例逆导型超结IGBT器件的制造方法：
本发明第三实施例逆导型超结IGBT器件的制造方法和本发明第一实施例逆导型超结IGBT器件的制造方法的区别之处为：
本发明第三实施例方法中，采用外延工艺形成的第一导电类型掺杂的外延层组成组成所述顶部层5。所述顶部层5形成于所述超结结构的顶部，所述沟道区6直接形成于所述顶部层5的顶部区域中。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种逆导型超结IGBT器件，其特征在于，包括：
超结结构，所述超结结构由多个第一导电类型柱和第二导电类型柱横向交替排列而成，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个对应的超结单元；
在各所述超结单元顶部形成有逆导型超结IGBT器件的器件正面单元结构，多个所述器件正面单元结构形成并联结构；
所述器件正面单元结构的沟道区具有第二导电类型掺杂，所述沟道区和所述第二导电类型柱之间具有隔离结构；
所述超结结构形成于第一导电类型半导体衬底中，所述第二导电类型柱由填充于超结沟槽中的第二导电类型层组成，所述第一导电类型柱由所述第二导电类型柱之间的所述第一导电类型半导体衬底组成；
在所述超结沟槽的底部的所述第一导电类型半导体衬底中形成有第一导电类型掺杂的短路区，所述短路区为以所述超结沟槽为自对准条件的正面离子注入区，所述短路区和所述超结沟槽的底部具有间距；
在所述超结结构的底部的所述第一导电类型半导体衬底被背面减薄到将所述短路区的底部表面暴露出来，在减薄后的所述第一导电类型半导体衬底形成有背面全面离子注入形成的第二导电类型掺杂的集电区；
所述沟道区和所述集电区之间的所述第一导电类型半导体衬底组成漂移区；
所述集电区的背面全面离子注入的第二导电类型杂质会叠加到所述短路区中且叠加了第二导电类型杂质的所述短路区的掺杂类型依然保持为第一导电类型；所述集电区由自对准位于所述短路区之间的背面全面离子注入的第二导电类型杂质组成；
所述短路区的底部表面露出以及所述短路区的顶部和所述漂移区导通从而和所述沟道区组成快速复合二极管。
2.如权利要求1所述的逆导型超结IGBT器件，其特征在于：所述短路区的正面离子注入剂量为所述集电区的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区的掺杂浓度大于等于所述集电区的掺杂浓度。
3.如权利要求1所述的逆导型超结IGBT器件，其特征在于，还包括：场截止层，位于所述集电区和所述短路区的顶部，且所述场截止层的底部和对应的所述集电区和所述短路区接触；所述场截止层由在减薄后的所述第一导电类型半导体衬底的背面进行第一导电类型的全面离子注入形成的掺杂区组成。
4.如权利要求3所述的逆导型超结IGBT器件，其特征在于：所述短路区的正面离子注入剂量为所述场截止层的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区的掺杂浓度大于等于所述场截止层的掺杂浓度。
5.如权利要求1所述的逆导型超结IGBT器件，其特征在于：所述器件正面单元结构包括：
形成于所述超结单元顶部的第一导电类型的顶部层，所述沟道区形成于所述顶部层顶部，所述沟道区通过所述顶部层和所述第二导电类型柱隔离；
覆盖所述沟道区的栅极结构，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道；
在所述沟道区的表面形成有第一导电类型重掺杂的源区以及第二导电类型重掺杂的沟道引出区。
6.如权利要求5所述的逆导型超结IGBT器件，其特征在于：所述栅极结构为平面栅结构，所述平面栅结构包括依次形成于所述沟道区正面的栅介质层和多晶硅栅；在横向上，所述沟道区从对应的所述第二导电类型柱的顶部延伸到所述第一导电类型柱的顶部，所述第一导电类型柱顶部的两个所述沟道区具有间隔；所述多晶硅栅从正面覆盖所述沟道区并用于在所述沟道区的正面形成沟道。
7.如权利要求5所述的逆导型超结IGBT器件，其特征在于：所述栅极结构为沟槽栅结构，所述沟槽栅结构包括栅极沟槽以及形成于所述栅极沟槽内侧表面的栅介质层以及填充所述栅极沟槽的多晶硅栅；
在横向上，所述沟道区覆盖了所述第二导电类型柱和所述第一导电类型柱的顶部区域；所述栅极沟槽穿过了所述沟道区，所述多晶硅栅从侧面覆盖所述沟道区并用于在所述沟道区的侧面形成沟道。
8.如权利要求5所述的逆导型超结IGBT器件，其特征在于：组成所述漂移区的所述第一导电类型半导体衬底由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成；所述顶部层由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成。
9.一种逆导型超结IGBT器件的制造方法，其特征在于，包括如下步骤：
步骤一、形成超结结构，包括如下分步骤：
步骤11、提供第一导电类型半导体衬底中，采用光刻定义加刻蚀工艺在所述第一导电类型半导体衬底中形成多个超结沟槽；
步骤12、以所述超结沟槽为自对准条件进行第一导电类型的正面离子注入在所述超结沟槽的底部形成短路区，所述短路区和所述超结沟槽的底部具有间距；
步骤13、在所述超结沟槽中填充第二导电类型层形成第二导电类型柱，第一导电类型柱由所述第二导电类型柱之间的所述第一导电类型半导体衬底组成；超结结构由多个第一导电类型柱和第二导电类型柱横向交替排列而成，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个对应的超结单元；
步骤二、进行正面工艺在所述超结结构顶部形成逆导型超结IGBT器件的器件正面结构；
器件正面结构包括由多个器件正面单元结构并联而成的结构，各所述器件正面单元结构形成在对应的所述超结单元顶部；
所述正面工艺包括形成第二导电类型掺杂的沟道区的步骤，所述沟道区和所述第二导电类型柱之间具有隔离结构；
步骤三、进行背面工艺，包括如下分步骤：
步骤31、进行背面减薄工艺将所述第一导电类型半导体衬底背面减薄到将所述短路区的底部表面暴露出来；
步骤32、采用背面全面离子注入形成的第二导电类型掺杂的集电区；
由所述沟道区和所述集电区之间的所述第一导电类型半导体衬底组成漂移区；
所述集电区的背面全面离子注入的第二导电类型杂质会叠加到所述短路区中且叠加了第二导电类型杂质的所述短路区的掺杂类型依然保持为第一导电类型；所述集电区由自对准位于所述短路区之间的背面全面离子注入的第二导电类型杂质组成；
所述短路区的底部表面露出以及所述短路区的顶部和所述漂移区导通从而和所述沟道区组成快速复合二极管。
10.如权利要求9所述的逆导型超结IGBT器件的制造方法，其特征在于：步骤二中所述短路区的正面离子注入剂量为所述集电区的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区的掺杂浓度大于等于所述集电区的掺杂浓度。
11.如权利要求9所述的逆导型超结IGBT器件的制造方法，其特征在于，步骤三中还包括如下分步骤：
步骤33、采用背面全面离子注入形成的第一导电类型掺杂的场截止层，所述场截止层位于所述集电区和所述短路区的顶部，且所述场截止层的底部和对应的所述集电区和所述短路区接触。
12.如权利要求11所述的逆导型超结IGBT器件的制造方法，其特征在于：所述短路区的正面离子注入剂量为所述场截止层的背面全面离子注入剂量的两倍以上；叠加了背面全面离子注入的第二导电类型杂质的所述短路区的掺杂浓度大于等于所述场截止层的掺杂浓度。
13.如权利要求9所述的逆导型超结IGBT器件的制造方法，其特征在于：步骤二的所述正面工艺包括：
在所述超结结构的顶部形成第一导电类型的顶部层；
在所述顶部层的顶部形成各所述器件正面单元结构对应的所述沟道区；所述沟道区通过所述顶部层和所述第二导电类型柱隔离；
形成栅极结构，所述栅极结构覆盖对应的所述沟道区，被所述栅极结构覆盖的所述沟道区的表面用于形成沟道；
在所述沟道区的表面形成第一导电类型重掺杂的源区以及第二导电类型重掺杂的沟道引出区。
14.如权利要求13所述的逆导型超结IGBT器件的制造方法，其特征在于：所述栅极结构为平面栅结构，所述平面栅结构包括依次形成于所述沟道区正面的栅介质层和多晶硅栅；在横向上，所述沟道区从对应的所述第二导电类型柱的顶部延伸到所述第一导电类型柱的顶部，所述第一导电类型柱顶部的两个所述沟道区具有间隔；所述多晶硅栅从正面覆盖所述沟道区并用于在所述沟道区的正面形成沟道；
或者，所述栅极结构为沟槽栅结构，所述沟槽栅结构包括栅极沟槽以及形成于所述栅极沟槽内侧表面的栅介质层以及填充所述栅极沟槽的多晶硅栅；在横向上，所述沟道区覆盖了所述第二导电类型柱和所述第一导电类型柱的顶部区域；所述栅极沟槽穿过了所述沟道区，所述多晶硅栅从侧面覆盖所述沟道区并用于在所述沟道区的侧面形成沟道。
15.如权利要求13所述的逆导型超结IGBT器件的制造方法，其特征在于：组成所述漂移区的所述第一导电类型半导体衬底由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成；所述顶部层由第一导电类型掺杂的阱区或第一导电类型掺杂的外延层组成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| CN109888005A true CN109888005A (zh) | 2019-06-14 |
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| CN (1) | CN109888005B (zh) |
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| GR01 | Patent grant |