CN102347364B - 具有漂移区域和补偿区域的半导体器件 - Google Patents

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Abstract

本发明涉及具有漂移区域和补偿区域的半导体器件。公开了一种形成具有第一掺杂类型的漂移区域和第二掺杂类型的补偿区域的半导体器件的方法以及具有第一掺杂类型的漂移区域和第二掺杂类型的补偿区域的半导体器件。

Description

具有漂移区域和补偿区域的半导体器件
技术领域
本发明的实施例涉及一种用于制作具有漂移区域和补偿区域的半导体器件、尤其是功率半导体器件的方法，以及涉及一种具有漂移区域和补偿区域的半导体器件、尤其是功率半导体器件。
背景技术
比如功率MOSFET或功率二极管这样的功率半导体器件被广泛地用在高功率应用中。取决于其特定设计，功率器件可以具有从几十伏特到几百伏特或者甚至几千伏特变化的电压阻断能力。在功率半导体器件的设计中的一大挑战是在给定阻断电压能力下提供低导通电阻。
功率半导体器件包含在p掺杂半导体区域和n掺杂半导体区域之间形成的pn结。当pn结被反向偏置时，组件阻断。在这种情况下，耗尽区域或空间电荷区域在p掺杂和n掺杂区域中传播。通常，这些半导体区域之一比这些半导体区域的另一个更轻掺杂，使得耗尽区域主要在更轻掺杂的区域中延伸，更轻掺杂的区域主要支持了施加在pn结两端的电压。支持阻断电压的半导体区域在MOSFET中被称为漂移区域，且在二极管中被称为基极区域。
除了漂移或基极区域外超结或补偿组件包括与漂移区域互补掺杂且与漂移区域相邻布置的补偿区域。当阻断电压施加于这种组件的pn结且耗尽区域在漂移区域中传播时，在漂移区域中存在的掺杂剂电荷和在补偿区域中存在的掺杂剂电荷相互补偿。因而，为了获得给定电压阻断能力，超结器件中的漂移区域可能比常规器件中的漂移区域更高地掺杂，这导致较低的导通电阻。
超结器件的漂移区域和补偿区域例如通过层叠地外延生长多个半导体层而形成。在这些外延生长的半导体层中，形成n型掺杂剂区域和p型掺杂剂区域，使得在各个半导体层内，n型掺杂剂区域和p型掺杂剂区域交替地布置，且使得在具有多个半导体层的布置中，p型掺杂剂区域层叠布置且n掺杂剂区域层叠布置。p型掺杂剂区域和n型掺杂剂区域的掺杂剂然后通过加热半导体本体到所需的扩散温度而扩散到周围的半导体区域中。从层叠布置的n型掺杂剂区域扩散的掺杂剂形成在半导体层布置的垂直方向延伸的n掺杂列，且来自p型掺杂剂区域的掺杂剂形成半导体层布置中的p掺杂列。这些n掺杂和p掺杂列形成完成的器件中的漂移和补偿区域。
功率半导体器件的设计中的另一挑战是收缩器件，即，减小其尺寸而不减小其电流承受能力及其电压阻断能力。收缩超结器件需要在某一方向减小n掺杂和p掺杂列的尺寸，该方向是垂直于器件中的电流流动方向的方向。在上面解释的扩散工艺中，n型掺杂剂和p型掺杂剂不仅在半导体层布置的垂直方向扩散，而且还在水平方向扩散。由于在水平方向的这种扩散，n掺杂和p掺杂列的尺寸不能任意减小。
根据另一已知方法，在半导体衬底上外延层叠生长多个半导体层，其中，在这些半导体层中的每一个中，n型掺杂剂区域和p型掺杂剂区域制作为在各个半导体层内交替布置且在半导体层布置的垂直方向层叠。在该半导体层布置中，在n型掺杂剂区域和p型掺杂剂区域之间形成沟槽，且这些沟槽被填充有比如电介质材料的填充材料。填充有隔离材料的这些沟槽限制了水平方向n型掺杂剂和p型掺杂剂的扩散，使得可以形成窄的n掺杂和p掺杂列。
然而，该方法要求形成通过多个外延生长的半导体层延伸的深沟槽。半导体材料中的沟槽不能制作得完美地垂直，即，这种沟槽通常相对于垂直方向倾斜。这具有这种影响：沟槽的顶端的开孔相对于沟槽的底部偏移。对于例如50μm的沟槽深度，0.5°的角度已经导致几百nm的偏移。n掺杂列或p掺杂列的最小可能尺寸由两个沟槽之间的最小可能距离给出。由于深沟槽的倾斜和由其产生的偏移，两个沟槽之间的距离且因此n掺杂和p掺杂列的尺寸不能任意减小。
因此，存在对提供如下半导体器件的需要：其具有在半导体本体中彼此相邻布置的窄的n掺杂和p掺杂列。
发明内容
第一方面涉及一种形成具有第一掺杂类型的漂移区域和第二掺杂类型的补偿区域的半导体器件的方法。该方法包括：提供第一半导体层，以及在第一半导体层上形成层叠的多个层堆叠布置，每个层堆叠布置包括至少一个第二半导体层、具有第一掺杂类型的掺杂剂的多个第一掺杂剂区域和具有第二掺杂剂类型的掺杂剂的多个第二掺杂剂区域以及至少一些相邻的第一和第二掺杂剂区域之间的夹层段，其中第一掺杂剂区域中的至少一些和第二掺杂剂区域的至少一些交替且彼此间隔开布置。针对层堆叠布置中的每一个单独形成夹层段，且两个相邻层堆叠布置的第一掺杂剂区域和第二掺杂剂区域形成为使得第一掺杂剂区域中的至少一些在第一方向基本层叠布置且第二掺杂剂区域中的至少一些在第一方向基本层叠布置。该方法还包括扩散第一和第二掺杂剂区域的掺杂剂，使得由第一掺杂剂区域的掺杂剂形成漂移区域且使得由第二掺杂剂区域的掺杂剂形成补偿区域。
第二方面涉及一种具有第一掺杂类型的多个漂移区域和第二掺杂类型的多个补偿区域的半导体器件。该多个漂移区域和多个补偿区域交替地布置，其中，漂移区域中的每一个和补偿区域中的每一个在第一方向跨越层叠布置的多个半导体层延伸。而且，漂移区域中的至少一些每个都通过夹层而与相邻补偿区域分离，所述夹层包括布置在半导体层中的多个夹层段。
第三方面涉及一种形成具有第一掺杂类型的漂移区域和第二掺杂类型的补偿区域的半导体器件的方法。该方法包括：提供第一半导体层；以及在第一半导体层上形成层叠的多个层堆叠布置。每个层堆叠布置包括具有第一掺杂类型的基本掺杂的至少一个第二半导体层、具有在第二方向彼此间隔开布置的第二掺杂类型的掺杂剂的多个掺杂剂区域、以及至少一些相邻掺杂剂区域之间的两个夹层段，其中这两个夹层段在第二方向彼此间隔开布置。针对层堆叠布置中的每一个单独形成夹层段，其中，两个相邻层堆叠布置的掺杂剂区域形成为使得掺杂剂区域中的至少一些在第一方向基本层叠地布置。该方法还包括扩散掺杂剂区域的掺杂剂，使得漂移区域和补偿区域中的一个由掺杂剂区域的掺杂剂形成，其中漂移区域和补偿区域中的另一个由具有第二半导体层的基本掺杂的区域形成。
当阅读下面的详细描述时且当查看附图时，本领域的技术人员将意识到附加特征和优点。
附图说明
现在将参考附图解释示例。附图用于说明基本原理，使得仅说明用于理解基本原理所必要的方面。附图未按比例绘制。在附图中，相同的参考符号表示相似的特征。
包括图1A至1F的图1说明用于制作通过夹层分离的n型和p型列的方法的第一实施例。
包括图2A和2B的图2说明图1中说明的方法的修改。
图3说明实现为具有通过夹层分离的互补掺杂的漂移区域和补偿区域的晶体管的半导体器件的实施例。
图4说明实现为具有通过夹层分离的互补掺杂的漂移区域和补偿区域的二极管的半导体器件的实施例。
包括图5A至5E的图5说明用于在半导体层中制作通过夹层段分离的第一和第二掺杂剂区域的方法的实施例。
图6说明当修改根据图5的方法时获得的半导体布置。
图7说明通过图3和4中说明的半导体器件之一的水平剖面图。
图8说明在具有多个半导体层的布置中布置夹层段的第二实施例。
图9说明在具有多个半导体层的布置中布置夹层段的第三实施例。
图10说明在具有多个半导体层的布置中布置夹层段的第四实施例。
图11说明在具有多个半导体层的布置中布置夹层段的第五实施例。
具体实施方式
图1A至1F说明用于制作n掺杂和p掺杂列的方法的第一实施例，该n掺杂和p掺杂列在半导体本体中彼此相邻布置且通过夹层至少部分地彼此分离。该方法在比如功率晶体管或功率二极管这样的功率半导体器件（其中需要n掺杂和p掺杂半导体列作为漂移区域和补偿区域）的制作中是尤其有用的。
参考图1A，在第一步骤中提供具有第一表面111和第二表面112的第一半导体层110。第一半导体层110例如是半导体衬底。图1A以垂直剖面说明第一半导体层110的剖面，该垂直剖面是垂直于第一和第二表面111、112的平面。第一半导体层110可以由比如硅（Si）、碳化硅（SiC）、氮化稼（GaN）或砷化镓（GaAs）这样的常规半导体材料制成。关于这一点，应当提及，参考下面的描述在第一层上形成的外延层的材料对应于第一层110的材料。
第一半导体层110可以是高掺杂的且可以具有1018cm-3和1022cm-3之间的范围内的掺杂浓度。第一半导体层110或第一半导体层110的至少部分可以用作完成的组件中的有源组件区域，比如MOSFET中的漏极区域或二极管中的发射极区。
参考图1B，在第一半导体层110的第一表面111上制作多个层堆叠布置中的第一个。层堆叠布置包括至少一个第二半导体层1201，其尤其是在第一半导体层110上外延生长的单晶半导体层。制作层堆叠布置还包括制作多个第一和第二掺杂剂区域11、21，其中第一和第二掺杂剂区域11、21交替布置在该至少一个第二半导体层1201中。第一掺杂剂区域11例如通过经由半导体层1201的第一表面1211向半导体层1201注入第一掺杂剂类型的掺杂剂而形成，且第二掺杂剂区域11例如通过向半导体层1201注入第二掺杂剂类型的掺杂剂而形成。在图1B示出的实施例中，第二半导体层1201的第一表面1211是第二半导体层1201远离第一半导体层110的表面。
进一步，形成基本在第一方向从第一表面1211延伸的沟槽1231。在图1示出的实施例中，第一方向是第二半导体层1201的垂直方向。第二半导体层1201的“垂直方向”是垂直于第一表面1211的方向。沟槽1213在相邻的第一和第二掺杂剂区域11、21之间形成。这些沟槽1231因此将第一和第二掺杂剂区域11、21彼此分离或隔离。在图1B中示出的实施例中，沟槽1231形成为不完全延伸通过具有至少一个第二半导体层1201的层堆叠布置。然而，这仅是示例。根据此处将在稍后解释的其他实施例，沟槽1231可以完全延伸通过具有至少一个第二半导体层1201的层堆叠，且甚至延伸到底层半导体层（图1B中的110）中。当层堆叠布置仅包括一个第二半导体层时，第一和第二掺杂剂区域11、21可以在制作沟槽1231之前制作或可以在制作沟槽1231之后制作。
参考图1C，用填充材料填充沟槽1231，使得在第一和第二掺杂剂区域11、21之间形成夹层段31。填充材料例如是比如氧化物或氮化物这样的电介质材料。
图1B和1C中示出的用于形成具有至少一个第二半导体层1201、第一和第二掺杂剂区域11、21以及夹层段31的第一层堆叠的方法步骤重复若干次，使得参考图1D，在第一半导体层120上层叠形成多个层堆叠，其中层堆叠布置中的每一个包括至少一个第二半导体层1201-1206。在具有至少一个第二半导体层1201-1206的这些层堆叠中的每一个中，形成第一和第二掺杂剂区域11、21以及将第一和第二掺杂剂区域11、21彼此分离的夹层段31。各个层堆叠布置的夹层段单独形成，即，在一个层堆叠布置上形成另一层堆叠布置之前，形成一个层堆叠布置的夹层段31。
在图1A至1F中示出的实施例中，层堆叠布置中的每一个仅包括一个第二半导体层。然而，这仅是示例。参考说明根据另一实施例通过层堆叠布置的剖面图的图2A和2B，一个层堆叠布置可以包括层叠布置的多个第二半导体层120i1、120i2、120im。图2A至2B中示出的层堆叠布置包括三个第二半导体层120i1、120i2、120im。然而，这仅是示例，第二半导体层的数目可以任意选择。
参图2A，在参考图2B在下一方法步骤中形成夹层段31之前，在一个层堆叠布置的半导体层120i1、120i2、120im中的每一个中形成第一和第二掺杂剂区域11、21。夹层段可以形成为完全延伸通过一个层堆叠布置或不完全延伸通过一个层堆叠布置。
在下面示出的实施例中，各个层堆叠布置仅包括一个第二半导体层。然而，这仅是示例。这些层堆叠布置也可以制作为包括若干第二半导体层，其中在每个第二半导体层中形成第一和第二掺杂剂区域12、21，且其中在形成各个第二半导体层之后形成夹层段。
参考图1D，在具有多个层堆叠布置或多个第二半导体层1201-1206的布置中形成第一和第二掺杂剂区域11、21，使得存在具有第一掺杂剂区域11的若干组和具有第二掺杂剂区域21的若干组，其中一组的第一掺杂剂区域在垂直方向基本层叠布置，且一组的第二掺杂剂区域在垂直方向基本层叠布置。“在垂直方向基本层叠”意味着在半导体层布置的垂直方向掺杂剂区域至少大约层叠布置。就这点而言，“至少大约”意味着两个相邻第二半导体层的第一或第二掺杂剂区域可以在水平方向彼此偏移布置，其中偏移例如至多处于夹层段的宽度的范围内。夹层段的“宽度”是其在水平方向的尺寸。具有第二半导体层1201-1206的布置具有彼此垂直延伸的两个水平方向：基本垂直于夹层段31延伸的第一水平方向；以及垂直于图1A至1F中示出的剖面延伸的第二水平方向。结合本描述，除非明确其它说明，“水平方向”意味着第一水平方向。
图1D中示出的布置包括6个层堆叠布置，在每个层堆叠中具有一个第二半导体层1201-1206。然而，这仅是示例。层堆叠布置的数目以及因此第二半导体层的数目可以任意选择。根据其他实施例，半导体层布置包括n=9或n=15个第二半导体层。各个层堆叠布置可以具有相同数目的第二半导体，比如图1A至1F的实施例中的一个第二半导体层的数目，或者可以具有不同数目的第二半导体层。
制作各个层堆叠布置中的夹层段31，使得存在若干组夹层段31，其中一组的夹层段在垂直方向基本层叠地布置。“基本层叠”意味着夹层段31可以在水平方向彼此相对稍微偏移。根据一个实施例，布置在相邻第二半导体层1201-1206中的两个夹层段31的水平偏移至多是夹层段的厚度的两倍。夹层段31的厚度是其在水平方向的尺寸。在垂直方向对准的这些夹层段31形成了一个夹层30，其中，参考图1D，存在多个夹层30，这些夹层中的每一个布置在第一和第二掺杂剂区域12、21之间。
第二半导体层1201-1206可以是非掺杂（本征）的或者可以具有基本掺杂浓度。根据一个实施例，第二半导体层具有掺杂浓度约为1·1016（1E16）cm-3的n型基本掺杂。各个第二半导体层的厚度例如处于2μm至10μm之间的范围内。第二半导体层1201-1206的“厚度”是它们在垂直方向的尺寸。在各个第二半导体层1201-1206中，两个相邻夹层段31之间的相互距离例如处于3μm至8μm之间、尤其是4μm至6μm之间的范围内。两个相邻隔离区域之间的该相互距离定义了“单元节距”。
参考图1E，在最上面的层堆叠布置上形成第三半导体层130。“最上面的层堆叠布置”是相对于第一半导体层110包括最远层的半导体层布置的层堆叠布置。第三半导体层130的厚度例如处于0.5μm至3μm之间、尤其是1μm至2μm之间的范围内，且其掺杂浓度例如处于1015cm-3和1017cm-3之间（1e15cm-3至1e17cm-3）、尤其是5·1015cm-3和5·1016cm-3之间（5e15cm-3至5e16cm-3）的范围。
参考图1F，在接下来工艺步骤中，包括第一半导体层110、具有第二半导体层1201-1206的层堆叠以及第三半导体层130的半导体本体承受温度工艺，在该温度工艺中半导体本体被加热到扩散温度达扩散时间。扩散温度例如处于1000°C和1300°C之间的范围内，扩散时间例如处于10分钟和300分钟之间、尤其是30分钟和180分钟之间的范围内。在该热工艺或扩散工艺中，来自第一和第二掺杂剂区域11、21的掺杂剂扩散到第一和第二掺杂剂区域11、21周围的半导体区域中。在扩散工艺期间，来自第一和第二掺杂剂区域11、21的掺杂剂集成到周围半导体材料的晶格中且因而被激活。掺杂剂在每个方向扩散，其中在水平方向，夹层30用作阻止掺杂剂扩散到夹层30之外的扩散停止层。在垂直方向，掺杂剂扩散跨越相邻第二半导体层1201-1206之间的边界，使得源于一个第二半导体层中的掺杂剂区域的掺杂剂的掺杂区域与源于相邻第二半导体层中的掺杂剂区域的掺杂剂的掺杂区域混合。因此，半导体本体包括掺杂有第一掺杂类型的掺杂剂的第一半导体区域10和掺杂有第二掺杂类型的掺杂剂的第二半导体区域20，其中这些半导体区域中的每一个在半导体本体的垂直方向跨越多个第二半导体层1201-1206延伸，且在水平方向受夹层30限制。就这点而言，应当提及，尤其当外延生长第二半导体层1201-1206时，在各个第二半导体层之间没有可见边界。在图1F中示出这种边界仅是为了说明目的（用虚线）。
在图1F中示出的实施例中，温度工艺是仅用于将掺杂剂从掺杂剂区域扩散到周围半导体材料的专用温度工艺。然而，这仅是示例。根据另一实施例，在执行温度工艺之前执行附加方法步骤。这些方法步骤可以包括掺杂剂原子的注入以用于比如MOSFET的本体和源极区域（在图1F中未示出）的附加有源区域的形成。在这些附加步骤之后执行的温度工艺可以用于形成第一和第二半导体区域10、20且可以用于形成本体和源极区域。当然，还可以在注入用于源极和本体区域的掺杂剂之前执行不完全形成第一和第二半导体区域的第一温度工艺，且在注入用于源极和本体区域的掺杂剂之后执行第二温度工艺，其中该第二温度工艺形成本体和源极区域且完成第一和第二半导体区域10、20。
在扩散工艺期间，来自最上面的第二半导体层1206的掺杂剂也扩散到第三半导体层。然而，这在图1F中没有明确示出。
第一和第二半导体区域10、20通过夹层30彼此分离，这些夹层30中的每一个包括在垂直方向对准、即在垂直方向基本层叠布置的多个夹层段31。在图1F所示的实施例中，各个夹层30的夹层段31在垂直方向彼此间隔开布置。然而，这仅是示例。将参考图7至10说明具有多个夹层段31的夹层30的其他实施例。
第一和第二区域10、20可以实现为形成功率半导体器件的漂移区域和补偿区域。用于说明目的，可以假设第一半导体区域10形成半导体器件的漂移区域，且第二半导体区域20形成半导体器件的补偿区域。
图3说明使用根据图1F的漂移区域10和补偿区域20结构实现的MOSFET的垂直剖面。用于说明目的，在图3中仅示出最下面的第二半导体层1201和最上面的第二半导体层120n。“最下面的第二半导体层”是与第一半导体层110邻接的第二半导体层，即首先形成的第一层堆叠布置的第二半导体层，且“最上面的第二半导体层”是就在第二半导体层结束时制作的第二半导体层。图3中的n指示第二半导体层的总数，例如为n=6、n=9或n=15。
除了图1F中示出的结构，根据图3的MOSFET包括多个晶体管单元，这些晶体管单元中的每一个在第三半导体层130中包括第二掺杂类型的本体区域41和第一掺杂类型的源极区域42。例如，制作各个晶体管单元的本体区域41，使得这些本体区域41中的每一个邻接补偿区域20之一。形成源极和本体区域例如可以包括比如硼和铟原子的掺杂剂原子的注入以及使用热工艺把注入的掺杂剂原子向周围半导体材料的扩散，其中参考此前提供解释，该热工艺还用于制作或完成第一和第二半导体区域10、20。
MOSFET还包括各个晶体管单元通用的且布置为与本体区域41相邻且通过栅极电介质44与本体区域41介电绝缘的栅电极43。在图3中示出的实施例中，各个晶体管单元是平面晶体管单元，即，栅电极43是布置在第三半导体层130上方的平面电极。然而，这仅是示例，MOSFET也可以使用任意其他晶体管单元来实现，比如栅电极布置在沟槽中的沟槽单元。
在各个晶体管单元的本体区域41之间的第三半导体层130中布置第一掺杂类型的半导体区域45。这些半导体区域45中的每一个邻接在第二半导体层1201-120n中形成的漂移区域10之一，且因而，形成MOSFET的整体漂移区域的一部分。第三半导体层130中的漂移区域部分45延伸到第三半导体层130的第一表面131，其中第一表面131是第三半导体层130远离最上面第二半导体层120n的表面。根据第一实施例，半导体区域45的掺杂浓度等于第三半导体层130的基本掺杂。根据另一实施例，第三半导体层130具有比半导体区域45低的掺杂，且半导体区域45由第一掺杂类型的掺杂剂原子的注入形成。
各个晶体管单元的本体和源极区域41、42电连接到通过绝缘层46与栅电极43电绝缘的公共源电极47。在图3中示出的MOSFET中，第一半导体层110用作漏极区域48且具有在其第二表面112上制作的漏电极49。就这方面而言，应当提及，在施加漏电极48之前例如通过蚀刻方法或比如化学机械抛光（CMP）的抛光方法，可以减小第一半导体层110的厚度。
图3中说明的MOSFET可以像常规MOSFET一样开启和关闭。用于解释目的，可以假设MOSFET是具有n掺杂源极和漂移区域42、10、45和n掺杂漏极区域110以及p掺杂本体和补偿区域41、20的n型MOSFET。当在由漏电极和源电极49、47形成的漏极和源极端子D、S之间施加正电压时，且当向栅电极43G施加沿着栅电极43在源极区域42和漂移区域45之间的本体区域41中产生传导沟道的电势时，MOSFET开启（导通）。在n型和增强型MOSFET中，栅极电势相对于源极电势（其为在源极端子S的电势）是正电势，且在n型和耗尽型MOSFET中，栅极电势相对于源极电势是零。图3中示出的MOSFET是增强型MOSFET。通过沿着栅电极43在源极区域42和漂移区域45之间的本体区域41中提供n掺杂沟道区域将获得耗尽型MOSFET。
当器件开启时，n型电荷载流子（电子）在漏极端子D和源极端子S之间流动。当通过中断源极区域42和漂移区域45、10之间的传导沟道关闭组件时，且当在漏极和源极端子D和S之间仍存在正电压时，本体区域41和漂移区域45、10之间的pn结被反向偏置，使得耗尽区或空间电荷区主要在漂移区域45、10中延伸。漏极-源极电压越高，耗尽区域在漏极区域110的方向延伸到漂移区域10中越深。在耗尽区中，诸如图3的漂移区域10的n型漂移区域包括带正电离子化掺杂剂原子。这些正电荷与电场相关，所述电场跨越夹层30作用且导致补偿区域20的部分耗尽电荷载流子。这导致补偿区域20中的负电荷。因而，漂移区域10中的正电荷发现补偿区域20中的相应负电荷。因而，n和p列完全耗尽且空间电荷区域导致高电压阻断能力。
在图3中示出的实施例中，夹层30并不是连续区域，而是具有开孔，在所述开孔中漂移区域10和补偿区域20彼此邻接。这具有这样的优点：在漂移和补偿区域10、20之一中产生的热电荷载流子通过夹层30中的开孔可以流入到漂移和补偿区域的另一个中。这具有三个优点：1)产生的少数载流子更有效地耗尽；ii)源极区域42、本体区域41和漂移区域10形成的寄生双极晶体管具有较低的基极电流；iii)耗尽的热载流子将不注入到夹层30中。这些优点导致器件的增强的可靠性，即，较少的劣化。
尽管参考n型MOSFET解释了图3中示出的器件的操作原理，但是图3中示出的漂移区域和补偿区域结构10、20当然不限于在n型MOSFET中实现。该结构还可以应用在p型MOSFET中，该p型MOSFET与n型MOSFET的不同之处在于其半导体区域相对于n型MOSFET的半导体区域互补掺杂。
图4说明基于图1F中说明的具有漂移区域10和补偿区域20的半导体本体的功率二极管的实施例。二极管包括：第一发射极区域51，比如第一半导体层110形成的n发射极区域；以及第二发射极区域53，比如第三半导体层130形成的p发射极区域。第三半导体层130要么制作为具有足以形成第二发射极区域53的掺杂浓度，要么通过在第三半导体层130制作之后向第三半导体层130注入和/或扩散掺杂剂而掺杂。第一发射极区域51被在图3示出的实施例中形成阴极的第一电极52接触，且第二发射极区域53被在图4中示出的实施例中形成功率二极管的阳极的第二发射极电极54接触。
图5A至5E说明用于在第二半导体层中制作隔离段31和第一和第二掺杂剂区域11、21的方法的实施例。在这些图中，示出仅通过第二半导体层中的一个120i的剖面。毋庸置疑，该方法可以应用于第二导体层中的每一个。图5A至5E中的120i指示第二半导体层且121i指示第二半导体层120i的第一表面。
图5A说明在形成多个沟槽123i且使用填充材料来填充这些沟槽123i的第一方法步骤之后的第二半导体层。填充材料例如是比如氧化物、氮化物或高介电（高-k）材料的电介质材料。作为电介质材料的氧化物可以被沉积或热生长。可选地，通过相继在沟槽123i中且在第一表面121i上形成不同材料层，在沟槽123i中形成具有两个或更多材料层的复合层。
参考图5A，制作填充材料层33，使得沟槽123i被填充且使得材料层覆盖第一表面121i。参考图5B，在第一表面121i上方的材料层33中形成开孔32。这些开孔例如使用通过蚀刻掩膜201支持的蚀刻工艺来形成。蚀刻掩膜201覆盖不被去除的材料层33的那些区域。不被去除的材料层的部分是沟槽123i上方的部分。
参考图5C和5D，保留在的第一表面121i上的材料层33的那些部分形成用于将第一和第二掺杂类型的掺杂剂注入到第二半导体层120i中的注入掩膜的一部分。在图5C中，示出用于形成第一掺杂剂区域11的注入工艺。在该工艺中，除了材料掩膜33之外，采用掩膜202，掩膜202覆盖材料层33的、第二类型的掺杂剂通过其被注入以制作第二掺杂剂区域21的那些开孔32且不覆盖第一掺杂类型的掺杂剂通过其被注入以制作第一掺杂区域11的那些开孔。因为第一和第二掺杂剂区域11、21交替地布置，掩膜202覆盖材料层33的每个第二开孔32。参考图5C，第一掺杂类型的掺杂剂通过不被掩膜202覆盖的这些开孔而注入到第二半导体层120i中，由此形成第一掺杂剂区域11。
参考图5D，去除掩膜202，且第一掺杂类型的掺杂剂通过其被注入的材料层33的开孔被第二掩膜203覆盖。而且，第二掺杂类型的掺杂剂通过不被第二掩膜203覆盖的开孔31注入到第二半导体层120i中，由此形成第二掺杂剂区域21。在该方法中，第一和第二掺杂剂区域11、21的宽度由在第一表面121i上方的材料层33中制作的开孔32限定。
参考图5E，去除第二掩膜203，且从第一表面121i去除材料层33的剩余部分，剩余在沟槽123i中的材料层33的那些部分形成夹层段31。
在图5E中示出的实施例中，第一和第二掺杂剂区域11、21靠近第一表面布置。然而，这仅是示例。在垂直方向这些掺杂剂区域11、21和表面121i之间的距离取决于注入掺杂剂原子所用的注入能量。根据另一实施例，这些掺杂剂区域11、21制作为与表面121i间隔开布置。
当制作夹层30以包括在各个第二半导体层（诸如图5A至5E的第二半导体层120i）中制作的多个夹层段时，可以形成多个浅沟槽来代替一个深沟槽。在浅沟槽中，没有由于沟槽的倾斜导致的上和下沟槽部分之间的显著偏移。
参考图5E，可选地，沿着夹层段31在第一表面121i下方形成具有第一掺杂类型的掺杂剂的另外的掺杂剂区域12。在扩散工艺（见图1F）期间，这些另外的掺杂区域12导致在两个相邻第二半导体层的边界处的第一掺杂类型的较高掺杂的区域。在夹层段31形成为使得它们在垂直方向并不邻接的情况中，该另外的掺杂剂区域12导致两个相邻夹层段31之间的缝隙中的较高掺杂的半导体区域。该第一掺杂类型的较高掺杂的区域减小了第二掺杂类型的掺杂剂从补偿区域20向漂移区域10中的扩散。这在图6中说明，图6中示出两个相邻第二半导体层120i、120i+1。在图6中，参考符号12’表示第一掺杂类型的掺杂区域，且其源于第一掺杂类型的掺杂剂从另外的掺杂剂区域12向周围半导体材料的扩散。
参考图7，图7说明补偿和漂移区域（见图3和4）的水平剖面，例如夹层30制作为具有条形几何形状，即，这些夹层30在第二水平方向是细长层。其他单元几何形状可以像圆形、六边形或方形。
在上面解释的实施例中，形成夹层30的各个夹层段31在垂直方向彼此间隔开布置且在垂直方向对准，即，在横向方向没有偏移。然而，这仅是示例。
参考图8，可以以不同方式制作隔离段31。图8说明在相邻第二半导体层中布置夹层段31的三个不同备选，其中在图8中说明仅通过三个相邻第二半导体层120i-1、120i、120i+1的剖面。
根据在图8的左边部分中示出的第一备选，在垂直方向层叠布置的夹层段31在垂直方向交叠且在水平方向偏移布置。水平方向夹层段31之间的偏移小于夹层段31的宽度的两倍，使得提供连续夹层30。在垂直方向交叠的夹层段31可以通过在一个第二半导体层中形成沟槽（例如参见图1B中的1231）而制作，使得它们延伸到底层第二半导体层中。
根据在图8的中间部分中示出的第二备选，一个夹层30的夹层段31在垂直方向彼此邻接且在水平方向偏移布置。水平方向夹层段31之间的偏移小于夹层段31的宽度的两倍，使得提供连续夹层30。在垂直方向彼此邻接的夹层段31可以通过在一个第二半导体层中形成沟槽（例如参见图1B中的1231）而制作，使得它们延伸通过相应第二半导体层。
根据在图8的右边部分中示出的第三备选，一个夹层30的夹层段31在垂直方向彼此间隔开且在水平方向偏移布置。水平方向夹层段31之间的偏移小于夹层段31的宽度。
在图8中示出的三个备选可以修改为制作夹层段31，使得它们完全层叠布置且在垂直方向完全对准，即，在水平方向没有偏移。图8的右边部分中的实施例则对应于图1和3至5中示出的实施例。通常，在一个器件中实现的夹层30具有相同的结构，比如图8中示出的几何形状之一。然而，也可以在一个器件中使用不同结构来实现夹层。
图9和10说明夹层30的其他实施例。在这些实施例中，两个相邻层堆叠布置的夹层段31在垂直方向交叠且在水平方向彼此偏移布置。偏移大于夹层段31的宽度，使得各个夹层30在漂移区域10和相邻补偿区域20之间具有缝隙。这些缝隙与夹层段31的垂直交叠相结合，分别导致第一和第二掺杂类型向第二和第一掺杂区域的横向扩散的减小。在图10中示出的实施例中，组件的漂移区域10在第一半导体层（图1中的110且在图10中未示出）的方向变得较宽。当比如MOSFET的具有图10中示出的漂移区域和补偿区域结构的组件处于其开启状态时，且当比如漏极-源极电压的负载电压大于零时，在漂移区域10中存在空间电荷区域。当负载电压达到夹断值时，该空间电荷区域可以夹断漂移区域10中的沟道。通过拓宽漂移区域，图10的组件具有比均匀漂移区域10的组件更高的夹断电压。
根据图11中示出的另一实施例，夹层30具有通过舍去一个夹层段获得的缝隙。为了更好地理解，其中夹层段舍去的位置在图11中示意性说明且具有参考符号31’。图11中示出的实施例基于图10的实施例。然而，这仅是示例。各个夹层部分31可以在上面解释的夹层中的任意一个中舍去，以便获得漂移区域和相邻补偿区域之间的夹层中的缝隙。根据一个实施例，夹层段被舍去，即在当器件到达其阻断电压能力时期望发生雪崩击穿的漂移区域10的那些区域中存在缝隙。
结合图11，应当提及，还可以在两个或更多相邻层堆叠布置中舍去一组的夹层段31。
在上面解释的实施例中，形成完成的组件中的第一半导体区域或漂移区域10的第一掺杂剂区域11以及形成完成的组件中的第二半导体区域或补偿区域20的第二掺杂剂区域21被注入。在这些实施例中，第二半导体层120i可以具有低基本掺杂或可以是本征的。根据另一实施例，仅第一和第二掺杂剂区域11、21中的一个被注入以形成第一和第二半导体区域10、20之一，而这些第一和第二半导体区域10、20中的另一个通过第二半导体层的基本掺杂而形成。根据一个实施例，第二半导体层120i具有n型基本掺杂，其中在完成的组件中漂移区域10由具有基本掺杂的第二半导体层的部分形成。补偿区域由p型第二掺杂剂区域21形成，该第二掺杂剂区域21在制作夹层部分之前或之后在第二半导体层120i中的每一个中被注入。在这种情况中，在水平方向彼此间隔开布置的两个夹层段31在每种情况中布置在两个第二掺杂剂区域21之间，其中第一半导体区域10的一部分在这两个夹层段之间形成。
通过简单地制作第二半导体层以具有第一导电类型的基本掺杂且通过舍去用于制作第一掺杂剂区域的方法步骤，可以从上面解释的方法中的每一个中容易地获得这种方法。
即使在这没有明确提及的那些情况中，此处参考一个附图解释的特征可以与其他附图的特征组合。
诸如“下面”、“下方”、“下”、“上方”、“上”的空间相对术语等用于使描述简单，用于解释一个元件相对于第二元件的位置。除了图中示出的不同取向之外，这些术语旨在涵盖器件的不同取向。而且，诸如“第一”、“第二”等的术语也用于描述各个元件、区域、部分等，且也不旨在限制。贯穿说明书，相似的术语表示相似的元件。
如在此使用的术语“具有”、“含有”、“包括”、“包含”等是指示陈述的元件或特征的存在但是不排除附加元件或特征的开放式术语。除非语境另外明确指明，冠词“一”及“该”旨在包括复数和单数。
考虑上述范围的变型和应用，应当理解，本发明不受前述的描述限制，也不受附图限制。而是，本发明仅受所附的权利要求及其合法等价物限制。

Claims (22)

1.一种形成具有第一掺杂类型的漂移区域和第二掺杂类型的补偿区域的半导体器件的方法，包括：
提供第一半导体层；
在第一半导体层上形成层叠的多个层堆叠布置，每个层堆叠布置包括至少一个第二半导体层、具有第一掺杂类型的掺杂剂的多个第一掺杂剂区域和具有第二掺杂剂类型的掺杂剂的多个第二掺杂剂区域、以及至少一些相邻的第一和第二掺杂剂区域之间的夹层段，其中第一掺杂剂区域中的至少一些和第二掺杂剂区域中的至少一些交替且彼此间隔开布置，其中针对层堆叠布置中的每一个单独形成夹层段并且夹层段具有开孔，在所述开孔中第一掺杂剂区域和第二掺杂剂区域彼此邻接，其中两个相邻层堆叠布置的第一掺杂剂区域和第二掺杂剂区域形成为使得第一掺杂剂区域中的至少一些在第一方向基本层叠布置且第二掺杂剂区域中的至少一些在第一方向基本层叠布置；以及
扩散第一和第二掺杂剂区域的掺杂剂，使得由第一掺杂剂区域的掺杂剂形成漂移区域且使得由第二掺杂剂区域的掺杂剂形成补偿区域。
2.根据权利要求1所述的方法，其中层堆叠布置中的至少一个恰好包括一个第二半导体层。
3.根据权利要求1所述的方法，其中层堆叠布置中的至少一个包括多个而不止一个第二半导体层，且其中在这些第二半导体层中的每一个中形成多个第一和第二掺杂剂区域。
4.根据权利要求1所述的方法，其中在层堆叠布置中的每一个中形成夹层段之后形成第一和第二掺杂剂区域。
5.根据权利要求1所述的方法，其中在多个层堆叠布置中的每一个中形成夹层段之前形成第一和第二掺杂剂区域。
6.根据权利要求1所述的方法，其中在层堆叠布置中的每一个中形成夹层段包括：
形成从层堆叠布置的一个表面延伸到层堆叠布置中的沟槽；以及
使用夹层材料来填充沟槽。
7.根据权利要求6所述的方法，其中夹层材料是电介质材料。
8.根据权利要求7所述的方法，其中电介质材料包括氧化物、氮化物以及高k材料中的至少一种，或者氧化物、氮化物和高k材料中的至少两种的组合。
9.根据权利要求1所述的方法，其中两个相邻层堆叠布置的夹层段中的至少一些制作为在第一方向彼此间隔开布置。
10.根据权利要求1所述的方法，其中两个相邻第二半导体层的夹层段中的至少一些制作为在垂直于第一方向的第二方向彼此偏移布置。
11.根据权利要求10所述的方法，其中偏移小于夹层段的宽度的两倍。
12.根据权利要求10所述的方法，其中偏移大于夹层段的宽度的两倍。
13.根据权利要求12所述的方法，其中偏移小于夹层段的宽度的四倍。
14.根据权利要求1所述的方法，还包括：
在具有多个层堆叠布置的布置上形成第三半导体层；以及
在第三半导体层中形成至少一个第一有源组件区域。
15.根据权利要求14所述的方法，还包括：
在第三半导体层中形成本体区域和源极区域。
16.一种半导体器件，包括：
第一掺杂类型的多个漂移区域和第二掺杂剂类型的多个补偿区域，多个漂移区域和多个补偿区域交替地布置，
其中漂移区域中的每一个和补偿区域中的每一个在第一方向跨越层叠布置的多个半导体层延伸，而且
其中漂移区域中的至少一些每一个至少部分地通过夹层与相邻补偿区域分离，所述夹层包括布置在半导体层中的多个夹层段，其中所述夹层段具有开孔，在所述开孔中第一掺杂剂区域和第二掺杂剂区域彼此邻接，以及
其中所述半导体器件是进一步包括第一掺杂类型的源极区域和第二掺杂类型的本体区域的MOSFET，其中所述本体区域被布置在源极区域与漂移区域之间并且邻接补偿区域。
17.根据权利要求16所述的半导体器件，其中一个夹层的夹层段中的至少一些在第一方向彼此间隔开布置。
18.根据权利要求16所述的半导体器件，其中一个夹层的夹层段中的至少一些在水平方向相对于邻接的半导体层中的夹层段偏移布置。
19.根据权利要求18所述的半导体器件，其中偏移小于夹层段的宽度的两倍。
20.根据权利要求18所述的半导体器件，其中偏移大于夹层段的宽度的两倍。
21.根据权利要求20所述的半导体器件，其中偏移小于夹层段的宽度的四倍。
22.一种形成具有第一掺杂类型的漂移区域和第二掺杂类型的补偿区域的半导体器件的方法，包括：
提供第一半导体层；
在第一半导体层上形成层叠的多个层堆叠布置，每个层堆叠布置包括具有第一掺杂类型的基本掺杂的至少一个第二半导体层、具有在第二方向彼此间隔开布置的第二掺杂类型的掺杂剂的多个掺杂剂区域、以及至少一些相邻的掺杂剂区域之间的两个夹层段，其中所述两个夹层段在第二方向彼此间隔开布置，其中针对层堆叠布置中的每一个单独形成夹层段并且夹层段具有开孔，在所述开孔中具有第二半导体层的基本掺杂的区域和掺杂剂区域彼此邻接，其中两个相邻层堆叠布置的掺杂剂区域形成为使得掺杂剂区域中的至少一些在第一方向基本层叠布置；以及
扩散掺杂剂区域的掺杂剂，使得漂移区域和补偿区域中的一个由掺杂剂区域的掺杂剂形成，其中漂移区域和补偿区域中的另一个由具有第二半导体层的基本掺杂的区域形成。
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