CN101246904A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件，其设置有垂直MOSFET，该垂直MOSFET包括：N型漂移区，其具有用作其主表面的{110}晶面，在具有用作其侧壁表面的{110}晶面的沟槽中形成的沟槽栅结构，以及在该N型漂移区3中设置的多个P型柱状区结构，这些就构成了超结结构。该P型柱状区结构被排列为在平面图中彼此被隔开，并且多个柱状结构中的每一个都包括在横截面图中彼此被隔开的第二导电类型的多个柱状区。通过从与主表面垂直的方向对该主表面进行P型掺杂剂的离子注入，由于沟道，在漂移区更深的位置上形成P型柱状区。借此，就可以获得具有增强击穿电压的半导体器件。进一步，由于沟道的晶面可以是{110}晶面，使能获得最大的电子迁移率，因此就能够增加导通电流，所以能够降低导通电阻。

Description

半导体器件及其制造方法

相关申请的交叉引用

本申请基于2007年2月15日提出的日本专利申请No.2007-035044以及2007年6月27日提出的日本专利申请No.2007-168551，要求其优先权并且它的内容通过引入被并入本文。

技术领域

本发明涉及一种半导体器件及其制造方法，并且特别地涉及一种具有垂直场效应晶体管的半导体器件，以及制造该半导体器件的方法。

背景技术

已经提出了一种优于传统横向MOSFET的垂直功率MOSFET，作为MOSFET(金属氧化物半导体场效应晶体管)，其具有低导通电阻和高击穿电压。这种高击穿电压MOSFET的重要特性包括低导通电阻，以及高击穿电压。该导通电阻和击穿电压取决于漂移层的电阻率，其中该漂移层的功能就是缓和(relax)电场强度，并且在导通电阻与击穿电压之间存在折衷(trade-off)关系，如果通过增加漂移层中的杂质浓度来降低电阻率，则就能够降低该导通电阻，但是同时该击穿电压也会降低，因此，目前在保持很高的击穿电压的同时对于导通电阻的减低程度存在限制。

作为一项技术，其中导通电阻动态降低同时保持垂直MOSFET的高击穿电压特性，最近已经提出了所谓的超结结构。图7为具有超结结构的传统半导体器件的部分横截面图，其中示出了垂直MOSFET的单元结构。

半导体器件1包括N⁺半导体衬底32，在该半导体衬底32上形成的N型漂移区33，用于缓和电场强度，该N型漂移区33中形成的P型基极区34，在该P型基极区34中形成的N⁺型源极区35，在该P型基极区34和一部分N型漂移区33中形成的沟槽栅结构，该沟槽栅结构具有在沟槽中形成的栅绝缘薄膜6和栅电极7，在该沟槽栅结构上形成的绝缘薄膜8，在该绝缘薄膜8上形成的源电极9，源电极9与该N⁺型源极区35及P型基极区34电连接，在该N型漂移区33中以及两个相邻沟槽栅结构之间形成的P型柱状区40，以及在该半导体衬底32的背面上形成的漏电极11。通过在实际中使用的半导体器件，在半导体芯片的平面中周期地形成上述单元结构。

这里，该半导体衬底32，漂移区33，以及源极区35具有相同的导电类型(在这种情况下，N型)。进一步，该基极区34，以及柱状区40具有与N型相反的导电类型(在这种情况下，P型)。进一步，N型漂移区33以及P型柱状区40的各个掺杂剂剂量实质上被设置为彼此相同。

现在，将在下文中描述半导体器件1的操作。当偏压没有加在栅极与源极之间(MOSFET处于断开(OFF)状态)时，如果反向偏压被加在了漏极与源极之间，则耗尽层就会分别从在P型基极区34与N型漂移区33之间、以及P型柱状区40与N型漂移区33之间形成的两个PN结延伸，从而抑制了漏极与源极之间的泄漏电流。更具体地，P型柱状区40与N型漂移区33之间的界面在漏极与源极之间垂直延伸，因此该耗尽层从该界面横向延伸。

如果耗尽出现在图7中距离“d”的区域中，则该耗尽层就会与相邻的耗尽层链接，其中该相邻的耗尽层从相邻的P型柱状区40与N型漂移区33之间形成的相邻PN结延伸至彼此，使得该P型柱状区40与N型漂移区33整个遭受该耗尽(未示出)。结果，该半导体器件1的击穿电压不取决于该N型漂移区33的杂质浓度，但是却仅仅取决于该N型漂移区33的厚度。因此，通过采用超结结构，即使该N型漂移区33中的杂质浓度增加，也有可能降低该导通电阻，同时保持高击穿电压。进一步，由于可以根据该N型漂移区33的厚度来控制击穿电压，因此可以使得该半导体器件1的导通电阻及其击穿电压的组合多样化。

在专利文献1中，已经披露了一种具有超结结构的半导体器件，虽然该半导体器件表示与半导体器件1相比是横向MOSFET的例子。

如专利文件1中所示，通过具有该超结结构的半导体器件，在如下情况下就能够获得最高的击穿电压，即在N型漂移区中形成的相反导电类型(在这种情况下，P型)的区域的厚度被形成为与漂移区的厚度相等。为了实现上上述结构，已经提出了一种方法，用于在一个芯片平面中形成具有相互平行排列的P型区和N型区的超结结构，以便于以给定深度进行外延生长，如非专利文献1所述；以及一种方法，用于通过在形成穿透漂移层的深沟槽之后采用倾斜离子注入法来形成超结结构，如在相同文献中所述。

进一步，除了专利文献1和非专利文献1以外，与本发明相关的相关技术的文献还包括专利文献2-5。

专利文献1：日本未审专利申请公开No.2001-135819(JP-A135819/2001)

专利文献2：日本未审专利申请公开No.2000-208527(JP-A208527/2000)

专利文献3：日本未审专利申请公开No.2005-191268(JP-A191268/2005)

专利文献4：日本未审专利申请公开No.2001-313393(JP-A313393/2001)

专利文献5：日本未审专利申请公开No.2002-299622(JP-A299622/2002)

非专利文献1：Proceedings of the 12^th International symposium onPower Semiconductor Device & ICs，P.73，2000

但是，本发明人已经考虑到了上述的任何方法，处理步骤变得复杂，并且很难控制，导致了控制器件属性的困难。

一般地，形成垂直MOSFET，使得用于形成MOSFET沟道的晶面对应于具有在栅绝缘薄膜的可靠性和载流子迁移率方面优良的平面方向的硅(100)晶面。如图8中所示，如果利用硅(100)衬底，其中定向平面(下文中写作OF)面被定向为(001)，则与该OF平面垂直的晶轴方向[001]以及与该OF平面平行的晶轴方向[010]可以是分别为硅衬底平面上彼此相交呈直角的晶轴方向。如果沟道面与各个晶轴方向垂直地(或平行地)形成，则任何沟道面都能够提供该硅(100)平面。借此，对于MOSFET的沟槽栅结构，可以选择沿着两个正交轴的四方晶格形的排列，或者只沿着一个轴的条形排列，因此能够获得布局设计的灵活性。由于这些优点，因此该硅(100)已经被用于普遍使用的垂直MOSFET。

但是，在通过采用离子注入法来形成P型区域(柱状区)的情况下，或者固体状态扩散作为在漂移区中形成具有彼此平行排列的P型区域和N型区域的超结结构的方法，如图7所示，由于如下原因，该硅(100)衬底将该器件的击穿电压限制为给定量。为了获得更高的击穿电压，例如100V，则需要具有至少大约5μm厚的漂移区。对于在制造半导体器件时普遍使用的离子注入机，如果加速能量增至一定程度或者更高，则获得的离子电流会显著降低，并且因此，实际使用的加速能量也不会大约2MeV。当硼被用作P型柱状的掺杂剂时，就很难在硅(100)衬底中形成不小于约3μm的P型柱状区。进一步，在使用固态扩散的情况下，横向的P型掺杂剂扩散将随着漂移区深度的增加而变得很明显，因此，很难形成足够深的超结结果。

发明内容

在本发明的一个方面，提供了一种半导体器件，包括第一导电类型的漂移区，具有用作其主表面的{110}晶面，在具有用作其侧壁表面的{100}晶面的沟槽中形成的沟槽栅结构，以及在该漂移区中设置的第二导电类型的多个柱状结构，其形成以便从平面图观察时，它们彼此隔开，并在它们之间插入有间距。并且，多个柱状结构的每一个都包括多个第二导电类型的柱状区，这些柱状区沿着与主表面垂直的方向被彼此隔开。

在本发明的另一个方面中，提供了一种制造半导体器件的方法，该方法包括如下步骤：形成第一导电类型的漂移区，其具有{110}晶面，用作其主表面，在漂移区中形成沟槽，其中该沟槽具有{100}晶面，用作其侧壁表面，在该沟槽中形成栅绝缘膜和栅电极，以及在该漂移区中形成多个第二导电类型的柱状结构，在平面图中观察时，将其形成为彼此隔开，且其间被插入有间距。并且，形成多个柱状结构中的每一个，以便于包括多个柱状区，其中这些柱状区沿着与主表面垂直的方向彼此被隔开。

根据这些特征，由于这些柱状结构可以形成在漂移区更深的位置上，因此能够改进击穿电压。

形成具有用作其主表面的{110}晶面的漂移区，并且通过在彼此不同的多个加速能量处施加掺杂剂离子注入，形成了多个柱状区，以便于沿着与主表面垂直的方向彼此被隔开。借此，能够更容易地在漂移区足够深的位置上形成柱状结构。这是因为与{100}晶面((100)晶面，以及包括所有与其相同的晶向的晶面)相比，{110}晶面((110)晶面，以及包括所有与其相同的晶向的晶面)的晶格结构在原子之间具有更宽的空间，如图9A，9B所示。图9A和9B分别示意性地示出了硅的(100)晶面和(110)晶面的原子排列。在图中，黑圈表示硅原子。

附图说明

本发明的上述和其他目标，优点和特征将会通过下面参照附图对某些优选实施例的说明而变得更加清晰，其中：

图1为根据本发明的半导体器件15的第一实施例的部分横截面图；

图2是示出了硼浓度的深度方向分布的曲线图；

图3是分别示出了半导体器件1和半导体器件15的电压-电流波形特性的曲线图；

图4示出了半导体器件15的雪崩电流的流动路径的模拟结果；

图5为根据本发明的半导体器件100的第二实施例的部分横截面图；

图6为半导体器件100的概念顶视图；

图7为根据常规技术的常规半导体器件的部分横截面图；

图8示出了(100)衬底上的各个晶轴方向以及平面方向，其中在该(100)衬底上，(001)晶面用作OF平面；

图9A和9B分别示意性地示出了硅(100)和(110)晶面的原子排列；

图10为根据本发明的半导体器件201的第三实施例的部分横截面图；

图11A-11D为显示制造半导体器件201的方法的部分横截面图；

图12A和12B分别为半导体器件201的部分横截面图，以及反向偏压加在柱状区附近时的电场分布图；

图13A和13B分别为半导体器件15的部分横截面图，以及反向偏压加在柱状区附近时的电场分布图；以及

图14为分别示出了半导体器件201和半导体器件15的电压-电流波形特性的曲线图。

具体实施方式

现在将参照说明性实施例来描述本发明。本领域内的技术人员可以认识到的是，通过使用本发明的教导可以实现许多变化实施例，并且本发明并不仅限于用于说明目的的实施例。

下面将参照附图来详细地描述根据本发明的半导体器件及其制造方法的优选实施例。在每个图中，相同的附图标记分别表示相同的构成，因此省略了重复的描述。

第一实施例

图1为根据本发明的半导体器件15的第一实施例的部分横截面图。该半导体器件15设置有垂直MOSFET的单元结构，其中该MOSFET的单元结构包括：N⁺导电型半导体衬底2，其具有(110)晶面用作其主表面，设置在该半导体衬底2的主表面上的N型漂移区3，以及设置在该N型漂移区3中的P型柱状区16，它们构成了该超结结构。该P型柱状区沿着与该主表面垂直的方向(N型漂移区的厚度方向，下文中被称为“主表面的轴方向”)被分为多段。换句话说，具有给定厚度且被一部分N型漂移区3分割的P型柱状区16的数量为多个，它们沿着主表面的轴方向排列在例如4个位置。4个P型柱状区16为一组，被称为柱状结构。该半导体衬底2典型地为硅衬底。如果该主表面为(110)晶面，则与其垂直的方向就是晶轴方向[110]。

进行更详细的描述，该半导体器件15包括：N⁺导电型半导体衬底2，该半导体衬底2上形成的N型漂移区3，其起到漂移层的作用，该N型漂移区3中形成的P型基极区4，该基极区4中形成的N⁺导电型源极区5，栅绝缘薄膜6，在每个栅绝缘薄膜6上形成的栅电极7，在栅电极7上形成的绝缘薄膜8，在该绝缘薄膜8上形成且与源极区5相连的源电极9，以及该半导体衬底2的背面上形成的漏电极11。在基极区4中形成的沟槽栅结构中设置有栅电极7，穿过该栅绝缘薄膜6的中间。在图1中，示出了多个沟槽栅结构。顺便提及，各个沟槽栅结构可以彼此连接构成一个沟槽栅结构。进一步，如平面图中所示，该P型柱状区16位于彼此相邻的栅电极7之间。对于实际使用的半导体器件，在单个平面中周期地形成了上述单元结构。

这里，半导体衬底2，N型漂移区3，以及源极区5都是相同的导电类型(在这种情况下，N型)。进一步，基极区4，以及柱状区16为与N型漂移区3相反的导电类型(这种情况下，P型)。并且，N型漂移区3以及每个P型柱状区16的各个掺杂剂剂量被设置为彼此实质上相同。

下面以举例的方式来描述制造该半导体器件15的方法。该制造方法包括如下步骤：在半导体衬底2的主表面上形成N型漂移区3，该主表面为{110}晶面，以及在该N型漂移区3中形成P型柱状区16。该N型漂移区3可以被形成作为N型外延层。因此，该N型漂移区3具有{100}晶面，用作其主表面。

通过离子注入和热处理来形成该P型柱状区16。通过按照阶段改变加速能量的量级来进行离子注入。如果N型漂移区3的电阻率和厚度分别被设置为例如1Ω·cm，和8μm，则在如下的条件下对该N型漂移区3进行离子注入。也就是说，条件为例如，离子种类为11B⁺，加速能量：从低速一侧开始分别为4级150，500，1000，1500KeV，以及掺杂剂剂量3.0×10¹²原子/cm²。借此，按照如下方式形成P型柱状区16，以便于沿着主表面的轴方向被分为多段。

图2示出了在根据这些条件制造的半导体器件15中的硼浓度的深度分布的曲线图，与使用{100}晶面用作其主表面的半导体衬底32的半导体器件1相对比。该半导体器件15的特征在于两点，即(1)即使在相同的加速能量，硼注入也被分布至通常情况下的深度的两倍或者更深，以及(2)在加速能量彼此不同的各个注入的分布峰值之间形成低于N型漂移区的磷浓度的硼浓度区域。

图3为通过绘制漏极电流，同时改变加在漏极与源极之间的偏压而得到的电压-电流波形图。由于在上述(1)中描述的特征，因此该超结结构的效果就充分地显示至更深的区域，并且通过该半导体器件15，与常规半导体器件的情况相比，发现出现雪崩现象的点高于30V，或更高。

图4示出了模拟结果，其中显示了当大于击穿电压的偏压加在半导体器件15的漏极与源极之间时该雪崩电流50的流动路径。发现该雪崩电流50从漏电极11(未示出)流向源电极9，以穿过柱状区16。该雪崩电流50在如下状态下流动，即它在与半导体衬底2相邻的N型漂移区3的较低一侧上沿着横向方向传播，但是当它通过基极区4流向源电极9时聚集在柱状区16的中轴周围的区域上。也就是说，由于该雪崩电流50从流经远离该沟槽栅结构的区域，因此可以防止损坏该MOSFET的栅绝缘薄膜6。

原因如下。当MOSFET处于OFF状态，并且出现在N型漂移区3与各个柱状结构之间的每个相邻的耗尽层延伸且被形成为彼此相连时，在反向高电场加在N型漂移区3与P型基极区4之间的情况下，从而导致该漂移区3在整体上变为单个耗尽层，该反向电场在其深度方向上被施加至单个耗尽层。由具有负电荷的受主离子和具有正电荷的施主离子产生的电场作用于P型基极区4与N型漂移区3之间形成的PN结，以及P型柱状区16与N型漂移区3之间形成的各个PN结。如果在受主离子与施主离子之间产生的电场方向与作用于单个耗尽层上的反向电场的方向一致，则两个电场都会彼此加强，从而导致要加上更强的电场，因此这些区域更易于被击穿。如果柱状区域彼此被隔开，则易于被击穿的区域(击穿点)的数量在一定程度上将增加。在图4中，形成了4个柱状区域16，并且每个柱状区域16中的PN结一个接着一个地被击穿，因此该雪崩电流50在这些区域中形成集中。

如果柱状区域没有彼此被隔开，如图7所示，则击穿点只在P型柱状区40与N⁺半导体衬底32之间形成的PN结的位置上存在。因此，无法防止雪崩电流流经该沟槽栅结构附近。结果，该栅绝缘薄膜将被损坏。

相反，对于具有多个彼此隔开的柱状区的柱状结构，可以生成多个击穿点，从而有利于该柱状结构中的击穿，使得该雪崩电流能够在该柱状结构中被集中。因此，能够保护该栅绝缘薄膜不被雪崩电流损坏。

对于半导体器件15，在半导体衬底2的主表面上设置有N型漂移区3，其主表面为{110}晶面。因此，在N型漂移区3中足够深的位置上能够形成P型柱状区16。这是因为如图9B中所示的{110}晶面具有与如图9A中所示的{100}晶面相比，其晶格结构在原子之间具有更宽的间隔，因此由于在离子注入和温度扩散时的沟槽，掺杂剂可以位于更深的区域。

进一步，由于通过离子注入和热处理形成了P型柱状区16，与非专利文件1中所述方法的情况相反，可以防止处理步骤变得复杂。结果，就变得更容易控制该处理步骤，从而导致更容易控制器件属性。

这样，通过本实施例，就可以获得半导体器件15，其具有低导通电阻和高击穿电压。

现在，在专利文献2中，已经披露了其上形成有器件的衬底的主表面的平面方向对应于{110}晶面。但是，通过根据专利文献2的方法，在主表面的轴方向上连续地形成P型柱状区。因此，与半导体器件1类似，只在一个位置上存在击穿点，这就可以防止雪崩电流流经该沟槽栅结构的附近。结果，将会损坏该栅绝缘薄膜。

因为有可能出现由于浪涌电压导致的雪崩击穿，因此很重要的就是设计出具有足够电阻的器件。在半导体器件15的情况下，P型柱状区16在沿着主表面的轴方向上被分割为多段，因此就能够防止出现上述的问题。

第二实施例

图5为根据本发明的半导体器件100的第二实施例的部分横截面图。进一步，图6为半导体器件100的概念顶视图。图5为从图6中的线A-A看到的截面图。如图6中所示，对于半导体器件100，按照条形方式排列该P型柱状区16，和栅电极7，如平面图中所看到的。在图5中，说明了多个沟槽栅结构。顺便提及，各个沟槽栅结构可以彼此一端连接，例如，形成单个沟槽栅结构。这些组分延伸的方向对应于晶轴方向[-110]。与该晶轴方向[-110]垂直的方向就晶轴方向[001]。也就是说，按照条形方式形成P型柱状区16，以及栅电极7，以便于与半导体衬底2的(110)晶面上的晶轴方向[-110]平行。

如图5所示，对于以这样的方式形成的以便于包围沟槽栅结构中的栅电极7的栅绝缘薄膜6，由硅氧化物薄膜形成。对于半导体器件100，沟槽栅结构的侧壁表面就是(001)晶面，并且沟槽栅结构的下表面就是(110)晶面。这里，由于(110)晶面上的氧化速度高于(001)晶面，因此沟槽栅结构的下表面上的栅绝缘薄膜112的厚度大于其侧壁表面上形成的栅绝缘薄膜111的厚度。结果，通过经由加在源极与漏极之间的偏压而加在沟槽栅结构的下表面的电场被变弱，从而能够使得击穿电压增加。

进一步，由于用于形成沟道的MOSFET的晶面就是对应于硅衬底的平面方向的(100)晶面，能够获得最大的电子迁移率，因此可以增加导通电流，因此能够降低导通电阻。该半导体器件100在构成以及效果等方面与半导体器件15相同。

现在，专利文献2中，已经披露了MOSFET具有平面栅结构，其中该结构具有在半导体衬底的主表面上形成的栅绝缘薄膜和栅电极。由于该半导体衬底的晶面对应于{110}晶面，因此将形成更厚的栅绝缘薄膜，并在{110}晶面中形成沟道，这将限制降低MOSFET的导通电阻。

现在US2002/0104988A1披露了一种具有沟槽栅结构的半导体器件，其中该器件形成在具有(110)衬底平面方向的衬底中。形成沟道的沟槽的侧壁位于(100)平面中。但是，对于根据US2002/0104988A1的半导体器件，没有形成柱状结构。因此，不可能改进该击穿电压。

第三实施例

图10为根据本发明的半导体器件201的第三实施例的部分横截面图。对于半导体器件15的情况，该半导体器件201设置有垂直MOSFET，其包括：具有用作主表面的{110}晶面的半导体衬底2，该半导体衬底2的主表面上设置的N型漂移区3，该N型漂移区3上设置的P型柱状区16，这些就构成了超结结构。进一步，对于该半导体器件201，在该P型柱状区16上形成了接触沟槽202。还进一步，沿着接触沟槽202的侧壁表面和下表面形成了P型区203，并且在该接触沟槽202中设置有源电极9。

这里，形成接触沟槽202，使得它的底部位于比基极区4更深的位置，这从横截面图中可以看到。进一步，该接触沟槽202位于彼此相邻的栅电极7之间，如平面图中所示，并且其中填入源电极9。

下面参照图11A-11D来描述制造半导体器件202的方法的例子。该用于制造半导体器件201的方法，直到形成N型漂移区3的步骤为止，都与半导体器件15相同。之后，在形成P型柱状区16之前，如平面图中看到的，通过干蚀刻等方式在N型漂移区3中彼此相邻的沟槽栅结构的栅电极7之间重新形成接触沟槽202(图11A)。进一步，对该半导体衬底2进行热氧化，接着通过湿蚀刻等方式圆化该接触沟槽202底部的各个角(图11B)。

随后，形成光掩膜204，接着通过接触沟槽202进行P型掺杂剂的离子注入，同时分级改变加速能量(图11C)。对于半导体器件15的情况，如果N型漂移区3的电阻率和厚度分别被设置为例如1Ω·cm，和8μm，并且形成接触沟槽202的深度为1μm，则与在N型漂移区3中形成P型柱状区16的半导体器件15的情况相比，可以采用量级更小的加速能量来进行离子注入。在如下条件下进行离子注入，即离子种类为11B⁺，加速能量分别为3级20，320，500KeV，以及掺杂剂剂量3.0×10¹²atoms/cm²，例如。借此，分别在三个位置形成P型柱状区16，其在与P型柱状区16三个位置的各个深度相同的深度具有峰值浓度，其中在半导体器件15的P型柱状区16中分别在500，1000，1500keV的加速能量进行离子注入。

随后，对于形成基极区4，通过形成接触沟槽202的部分来进行P型掺杂剂的离子注入(图11D)。通过连续地以一定的倾斜角例如7度，或者每60度一次(或者通过将360度除以整数而得到的任意角度)旋转该半导体衬底2，从而进行P型掺杂剂的离子注入。借此，沿着接触沟槽202的侧壁和底面形成了P型区203。进一步，通过离子注入来形成源极区5。还进一步，该源电极9嵌入在接触沟槽202中，从而形成了半导体器件201(图10)。在通过上述方法制造的半导体器件201中，PN结界面沿着与半导体衬底2的主表面垂直的方向延伸，即使在与下述P型柱状区16的深度相对应的深度的区域中，其中所述P型柱状区16是在半导体器件15的P型柱状区16中通过最低加速能量150keV进行离子注入而形成的。

在这种情况下，由于形成接触沟槽202以使得其底面部分达到了N型漂移区3中的位置，深度比基极区4的深度更深，因此基极区4与N型漂移区3之间形成的PN结不仅在与半导体衬底2的主表面平行的方向上延伸，而且还在该主表面的轴方向上延伸。这里，深度比基极区4更深的位置就是指：比与栅绝缘薄膜6接触的、不包括P型区203的一部分基极区4的位置更深的位置。相反，对于半导体器件15，形成基极区4与N型漂移区3之间形成的PN结，以使得其只在与半导体衬底2的主表面平行的方向上延伸(图1)。

图12B示出了当MOSFET处于OFF状态时该半导体器件201中由于反向偏压的平均电场分布。由于该接触沟槽202填入有源电极9，朝着源电极9区域的耗尽层的延伸被抑制，因此在比基极区4与N型漂移区3之间形成的PN结更深的位置观测到了电场强度在一定程度上稍微降低。但是，由于该通过在P型区203与N型漂移区3之间形成PN结而得到的超结结构的效果，因此可以看出电场强度的降低在整体上被限制至最小值。

图13B示出了在半导体器件15的情况下类似的电场分布。在图中，可以看出给定的电场强度保持在从半导体衬底2与漂移区3之间形成的界面到基极区4与漂移区3之间形成的PN结之间的区域中。进一步，电场强度的深度方向的积分值大体上与器件的击穿电压成比例。

图14为通过绘制泄漏电流同时改变加在漏极与源极之间的偏压而得到的电压电流波形图，从而将该半导体器件201(虚线)与半导体器件15(实线)进行比较。如图3所示，与半导体器件15的情况相比，可以看出低大约2V的点，其中在该点上将出现导致该半导体器件201的漏极电流陡然增加的雪崩现象，但是与半导体器件1的情况相比，可以看出高出大约30V的或更多的点。对于半导体器件201，与半导体器件15相比，通过形成接触沟槽202，可以不需要以很高的加速能量1500keV进行的、产量很差的离子注入，并且将离子注入的应用时间次数从三降至四，同时获得了超结的结构。

进一步，在图11C所示的阶段，在制造半导体器件201的处理步骤中，通过利用光掩膜204形成P型柱状区16，同时连续地以倾斜角度例如5度，或者每60度一次(或者通过将360度除以整数而得到的任意角度)旋转该半导体衬底2来进行P型掺杂剂的离子注入，从而使得沿着接触沟槽202的侧壁和底面形成的P型区域202中的浓度增加，并且也强化了击穿电压。进行离子注入的条件就是：离子种类为11B⁺，以10keV进行加速能量，并且掺杂剂剂量3.0×10¹³原子/cm²。

进一步，由于接触沟槽202被填入了由导电材料例如金属构成的源电极9，因此可以获得如下效果。由于当处于OFF状态的MOSFET被击穿时的路径形成在接触沟槽202下面，即远离沟槽栅结构的位置，因此可以防止损坏该栅绝缘薄膜6。结果，就能够进一步抑制当发生击穿时出现的器件损坏。

需要指出的是，根据本发明的半导体器件及其制造方法并不限于上述的实施例，并且可以进行各种修改。已经描述了第一导电类型为N型，并且第二导电类型为P型的情况，但是第一导电类型可以为P型，并且第二导电类型可以为N型。

进一步，以半导体器件中形成的有源元件(半导体元件)为例显示了功率MOSFET。但是，该半导体元件并不仅限于MOSFET，并且可以为例如，IGBT(绝缘栅双极晶体管)，或者设置有沟槽栅结构的晶闸管。即使是在这种情况下，也可以获得与MOSFET相同的效果。并且，从平面图中可以看到，沟槽栅结构的形状不仅限于条形，并且可以为多边形或网形，在这种情况下，在被多边形或网形包围的各个区域中心的附近形成了P型柱状区16。进一步，在图1等中，示出了多个沟槽栅结构，但是在未示出的区域中沟槽栅结构可以彼此链接，从而在整体上构成了一个沟槽栅结构。

在面心(face-centered)立方晶格例如硅中，参照平面方向，以及晶轴方向，例如，该(110)晶面等同于(011)晶面(共同地被称为{110}晶面)，该(100)晶面等同于(001)晶面(共同地被称为{100}晶面)，并且该晶轴方向[110]等同于晶轴方向[011](共同地被称为晶轴方向<110>)。甚至是通过利用这些等同的晶面以及等同的晶轴方向，也能获得相同的效果。进一步，排列为条形的沟槽栅结构的延伸方向不仅限于晶轴方向[110]，但是也可以为晶轴方向<110>(包括晶轴方向[011]以及所有与其等同的晶轴方向的方向)。即使是在这种情况下，也能够获得相同的效果。

顺便提及，已经描述了如下情况，即半导体器件15的柱状结构具有四个柱状区16，其中这些柱状区彼此隔开并且与P型基极区4隔开，一些柱状区16可以彼此连接，和/或顶部柱状区16可以与P型基极区4连接。虽然要求有至少一个柱状区，其中该柱状区与另一个柱状区以及P型基极区隔开，并且在柱状结构的底部优选地选择要形成单独柱状区的位置。在这种情况下，第一击穿点将出现在单独柱状区与N型漂移区之间形成的PN结上，并且第二击穿点将出现在连接的柱状区与N型漂移区之间形成的PN结上，从而雪崩电流能够在该柱状结构中集中。

Claims (12)

1.一种半导体器件，包括：

第一导电类型的漂移区，具有用作其主表面的{110}晶面；

沟槽中形成的沟槽栅结构，其具有在其内形成的栅绝缘膜和栅电极，该沟槽形成在所述漂移区中并且具有用作其侧壁表面的{100}晶面；

该所述漂移区中设置的第二导电类型的基极区；

该所述基极区中设置的第一导电类型的源极区；以及

该所述漂移区中设置的第二导电类型的多个柱状结构，从平面图中观察，所述多个柱状结构被形成为彼此隔开，且其间被插入有间距，

其中所述多个柱状结构中的每一个都包括沿着与所述主表面垂直的方向的、彼此被隔开的第二导电类型的多个柱状区。

2.根据权利要求1的半导体器件，其中从横截面图中观察，该沟槽栅结构包括多个沟槽栅结构，并且从平面图中观察，该多个柱状结构分别位于所述多个沟槽栅结构之间。

3.根据权利要求2的半导体器件，其中从平面图中观察，所述多个沟槽栅结构以条形方式排列，并且所述多个沟槽栅结构中的每一个延伸的纵向方向是晶轴方向<110>。

4.根据权利要求1的半导体器件，还包括：

在所述每个柱状结构上面形成的多个接触沟槽；以及

嵌入在该接触沟槽中的源电极。

5.根据权利要求4的半导体器件，其中在比所述基极区更深的位置处形成接触沟槽的底部部分。

6.一种制造半导体器件的方法，该方法包括如下步骤：

形成第一导电类型的漂移区，其具有{110}晶面作为其主表面；

在该漂移区中形成沟槽，其具有{100}晶面作为其侧壁表面；

在该沟槽中形成栅绝缘膜和栅电极；以及

在该漂移区中形成多个第二导电类型的柱状结构，以使得从平面图中观察，所述多个柱状结构彼此隔开，且其间被插入有间距，将所述多个柱状结构中的每一个都形成为包括多个柱状区，所述多个柱状区沿着与所述主表面垂直的方向彼此被隔开。

7.根据权利要求6的制造半导体器件的方法，还包括步骤：

在所述漂移区中形成第二导电类型的基极区；以及

在所述基极区中形成第一导电类型的源极区。

8.根据权利要求6的制造半导体器件的方法，其中通过从与所述主表面垂直的方向对该主表面进行离子注入来形成所述多个柱状区。

9.根据权利要求8的制造半导体器件的方法，其中进行多次离子注入，并且各个离子注入在加速能量上互不相同。

10.根据权利要求8的制造半导体器件的方法，还包括如下步骤：在形成多个柱状结构之前形成接触沟槽，其中通过该接触沟槽进行离子注入。

11.根据权利要求10的制造半导体器件的方法，其中在比所述基极区更深的位置处形成该接触沟槽的底部部分。

12.根据权利要求11的制造半导体器件的方法，还包括如下步骤：形成嵌入在所述接触沟槽中的源电极。

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