CN113921595A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中，半导体结构包括：掺杂第一离子的衬底；位于衬底内的深沟结构；位于衬底和深沟结构顶部的阻挡掺杂区；位于阻挡掺杂区上的第一外延层；位于第一外延层内的体区，至少部分体区还位于所述深沟结构上方；位于体区内的源区，且所述体区暴露出源区的部分表面；位于第一外延层内的栅极结构，所述栅极结构还位于与深沟结构相邻的衬底上方，且所述栅极结构与所述体区、以及所述源区暴露的部分表面接触；位于所述衬底底部的集电区，所述第二面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。通过所述半导体结构，提升了绝缘栅双极型晶体管的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在中大功率的开关电源装置中，绝缘栅双极型晶体管(Insulated Gate Bipolartransistor，简称IGBT)由于其控制驱动电路简单、工作频率较高、容量较大的特点，在现代电力电子技术中得到了越来越广泛的应用。
绝缘栅双极型晶体管是由MOSFET和双极型晶体管复合而成的一种器件，其输入极为MOSFET，输出极为PNP晶体管，因此，可以把其看作是MOS输入的达林顿管。它融和了这两种器件的优点，既具有MOSFET器件高输入阻抗、驱动简单和快速的优点，又具有双极型器件低导通压降及容量大的优点。
然而，现有技术的绝缘栅双极型晶体管的性能还有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升绝缘栅双极型晶体管的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：掺杂第一离子的衬底，所述衬底具有相对的第一面和第二面；位于所述衬底内的深沟结构，所述第一面暴露出深沟结构顶面，所述深沟结构内掺杂第二离子，所述第二离子和第一离子的导电类型相反；位于所述衬底和深沟结构顶部的阻挡掺杂区，所述阻挡掺杂区内掺杂第三离子，所述第三离子与所述第一离子的导电类型相同，且所述第三离子的掺杂浓度大于所述第一离子的掺杂浓度；位于所述阻挡掺杂区上的第一外延层，所述第一外延层内掺杂第四离子，所述第四离子与第三离子的导电类型相同，且所述第三离子的掺杂浓度高于第四离子的掺杂浓度；位于所述第一外延层内的体区，所述体区高于阻挡掺杂区，且至少部分体区还位于所述深沟结构上方；位于所述体区内的源区，且所述体区暴露出源区的部分表面；位于所述第一外延层内的栅极结构，所述栅极结构高于阻挡掺杂区，所述栅极结构还位于与深沟结构相邻的衬底上方，且所述栅极结构与所述体区、以及所述源区暴露的部分表面接触；位于所述衬底底部的集电区，所述第二面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。
可选的，在垂直于所述第一面的方向上，所述阻挡掺杂区的深度范围是0.1微米～10微米。
可选的，所述第一离子、第三离子和第四离子为N型离子，所述第二离子为P型离子。
可选的，所述第三离子为磷离子，且所述阻挡掺杂区内掺杂的第三离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
可选的，所述集电区内掺杂第五离子，所述第五离子为P型离子，且所述第五离子的掺杂浓度大于第二离子的掺杂浓度。
可选的，所述第四离子的掺杂浓度大于第一离子的掺杂浓度。
可选的，所述第一外延层内掺杂的第四离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
可选的，所述衬底内掺杂的第一离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
可选的，所述体区内掺杂P型离子，所述源区内掺杂N型离子。
可选的，所述栅极结构包括：栅电极、以及位于所述栅电极与第一外延层之间的栅介质层，所述栅介质层还位于所述栅电极与所述体区和源区的表面之间。
可选的，所述第一外延层表面暴露出所述栅极结构、体区、源区的表面，所述半导体结构还包括：位于第一外延层表面、以及暴露的栅极结构、体区、源区的表面的层间介质层；位于所述层间介质层内的第一导电结构，所述第一导电结构连接所述栅极结构；位于所述层间介质层内的第二导电结构，所述第二导电结构连接所述体区和源区。
可选的，还包括：与所述集电区电连接的第三导电结构。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供掺杂第一离子的衬底，所述衬底具有相对的第一面和第二面；在所述衬底内形成深沟结构，所述第一面暴露出深沟结构顶面，所述深沟结构内掺杂第二离子，所述第二离子和第一离子的导电类型相反；在所述衬底和深沟结构的顶部形成阻挡掺杂区，所述阻挡掺杂区内掺杂第三离子，所述第三离子与所述第一离子的导电类型相同，且所述第三离子的掺杂浓度大于所述第一离子的掺杂浓度；在所述阻挡掺杂区上形成第一外延层，所述第一外延层内掺杂第四离子，所述第四离子与第三离子的导电类型相同，且所述第三离子的掺杂浓度高于第四离子的掺杂浓度；在所述第一外延层内形成体区、源区和栅极结构，所述体区高于阻挡掺杂区，且至少部分体区还位于所述深沟结构上方，所述源区位于体区内，且所述体区暴露出源区的部分表面，所述栅极结构高于阻挡掺杂区，所述栅极结构还位于与深沟结构相邻的衬底上方，且所述栅极结构与所述体区、以及所述源区暴露的部分表面接触；在形成所述体区、源区和栅极结构之后，在所述衬底的底部形成集电区，所述第二面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。
可选的，所述第一离子、第三离子和第四离子为N型离子，所述第二离子为P型离子。
可选的，在所述衬底和深沟结构的顶部形成阻挡掺杂区的方法包括：对所述第一面和深沟结构顶面进行离子注入。
可选的，对所述第一面和深沟结构顶面进行离子注入的工艺参数包括：注入的离子包括磷离子；注入剂量为1E11原子每平方厘米至1E14原子每平方厘米；注入能量为1MeV～3MeV。
可选的，在所述衬底内形成深沟结构的方法包括：刻蚀所述衬底，在所述衬底内形成深沟槽，所述第一面暴露出所述深沟槽；在所述深沟槽内形成所述深沟结构，且形成所述深沟结构的工艺包括外延生长工艺。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构中，一方面，所述衬底和深沟结构顶部具有阻挡掺杂区，所述第一外延层位于所述阻挡掺杂区上，所述体区和栅极结构位于第一外延层内，所述源区位于体区内，且所述体区和栅极结构均高于所述阻挡掺杂区(即阻挡掺杂区与所述体区、源区以及栅极结构之间间隔着部分的第一外延层)，另一方面，所述第三离子的掺杂浓度高于所述第四离子和第一离子的掺杂浓度，因此，通过所述阻挡掺杂区，在距离体区一定距离的位置，对通过所述深沟结构进入所述体区的(自集电区注入的)载流子进行阻挡，从而，减少了进入体区的载流子。从而，自集电区注入的载流子更好的聚集于体区和栅极结构下方的漂移区(即体区和栅极结构下方的第一外延层、阻挡掺杂区和衬底)，且漂移区的载流子浓度得到提高。由此，不仅能够降低漂移区的导通电阻，以降低绝缘栅双极型晶体管的通态压降，同时，还能够提升绝缘栅双极型晶体管的关断损耗(EOFF)。进而，提升了绝缘栅双极型晶体管的性能。
附图说明
图1是一种绝缘栅双极型晶体管的结构示意图；
图2至图8是本发明一实施例的半导体结构的形成方法中各步骤对应的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术的绝缘栅双极型晶体管的性能还有待提升。
图1是一种绝缘栅双极型晶体管的结构示意图。
请参考图1，所述绝缘栅双极型晶体管包括：N型衬底100，所述N型衬底100具有相对顶面101和底面102；位于N型衬底100内的P型柱结构110，顶面101暴露P型柱结构110表面，所述N型衬底100和P型柱结构110构成超结结构(Super Junction)，以在所述绝缘栅双极型晶体管关断时，提高绝缘栅双极型晶体管的耐压能力；位于顶面101和P型柱结构110表面的N型外延层120；位于N型外延层120内的P型体区130；位于P型体区130内的N型源区140；位于N型外延层120内的栅极结构150，并且，栅极结构150与P型体区130和N型源区140表面接触；位于N型衬底100内的P型集电区160，底面102为集电区160表面。
然而，在上述结构中，当向栅极结构150施加信号，开启绝缘栅双极型晶体管时，N型外延层120的阻挡能力较弱，集电区160注入的空穴容易通过P型柱结构110进入P型体区130，导致漂移区(N型衬底100和N型外延层120)中的空穴浓度较低，从而，一方面，造成漂移区的导通电阻较高，使得绝缘栅双极型晶体管的通态压降较高，同时，绝缘栅双极型晶体管的关断损耗较大。由此，绝缘栅双极型晶体管的性能较差。
为解决上述技术问题，本发明的技术方案提供一种半导体结构及其形成方法，通过位于所述衬底和深沟结构顶部的所述阻挡掺杂区，不仅能够降低漂移区的导通电阻，降低绝缘栅双极型晶体管的通态压降，同时，还能够提升绝缘栅双极型晶体管的关断损耗(EOFF)。从而，提升了绝缘栅双极型晶体管的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明一实施例的半导体结构的形成方法中各步骤对应的剖面结构示意图。
请参考图2，提供掺杂第一离子的衬底200，所述衬底200具有相对的第一面201和第二面202。
在本实施例中，所述衬底200的材料包括半导体材料。具体的，衬底200的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述第一离子为N型离子。即：衬底200为N型衬底。
具体的，所述N型离子包括磷离子或砷离子。
在另一实施例中，第一离子也可以是P型离子，以形成与本实施例中导电类型完全相反的器件结构。
在本实施例中，衬底200内掺杂的第一离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
请参考图3，在衬底200内形成深沟结构210，所述第一面201暴露出深沟结构210顶面，所述深沟结构210内掺杂第二离子，所述第二离子和第一离子的导电类型相反。
由于第二离子和第一离子的导电类型相反，因此，深沟结构210、以及深沟结构210周围的衬底200之间构成了超结结构，使得通过所述衬底200、深沟结构210所构成的绝缘栅双极型晶体管(下称IGBT器件)在关断时，能够具有更高的耐压性能。
在本实施例中，第二离子为P型离子。
具体的，所述P型离子包括硼离子或铟离子。
在本实施例中，所述深沟结构210的形成方法包括：在所述第一面201形成第一掩膜层(未图示)；所述第一掩膜层暴露出部分第一面201；以所述第一掩膜层为掩膜刻蚀所述衬底200，在衬底200内形成深沟槽(未图示)，所述第一面201暴露出所述深沟槽，并且，在垂直于第一面201的方向上，深沟槽的深度小于衬底200的厚度；在所述深沟槽内形成深沟结构210。
在本实施例中，在所述深沟槽内形成深沟结构210的工艺包括外延生长工艺等。
在本实施例中，在形成所述深沟结构210之后，去除所述第一掩膜层。
请参考图4，在所述衬底200和深沟结构210的顶部形成阻挡掺杂区220。
所述阻挡掺杂区210内掺杂第三离子，所述第三离子与第一离子的导电类型相同，并且，所述第三离子的掺杂浓度大于衬底200内的第一离子的掺杂浓度。
形成所述阻挡掺杂区220的目的在于：通过与深沟结构210反型、且第三离子掺杂浓度较高的阻挡掺杂区220，对于自(后续形成的)集电区注入的载流子进行阻挡，实现对于通过所述深沟结构210进入到(后续形成的)体区的载流子的减少。
在本实施例中，第三离子为N型离子。相应的，阻挡掺杂区220所阻挡载流子的是自所述集电区注入的空穴。
具体的，所述第三离子为磷离子。
在本实施例中，阻挡掺杂区220内第三离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
阻挡掺杂区220内第三离子的掺杂浓度过低会导致对于载流子的阻挡能力较弱，无法对载流子实现较好的阻挡。因此，采用合适的掺杂浓度，即阻挡掺杂区220内第三离子的掺杂浓度在1E15原子每立方厘米至1E18原子每立方厘米时，能够使阻挡掺杂区220对进入体区的载流子具有更好的阻挡能力，以更好的提升IGBT器件的性能。
在本实施例中，在垂直于所述第一面201的方向上，所述阻挡掺杂区220的深度范围是0.1微米～10微米。
所述阻挡掺杂区220的深度过小，会导致对于载流子的阻挡能力较弱，无法对载流子实现较好的阻挡。所述阻挡掺杂区220的深度过大，一方面，会降低制程工艺的效率，另一方面，对影响所述超结结构产生影响，不利于兼顾IGBT器件的耐压性能。因此，采用合适的阻挡掺杂区220的深度范围(0.1微米～10微米)，能够在对所述载流子具有较好的阻挡能力的同时，确保IGBT器件具有较好的耐压性能。并且，提升制程工艺的效率。
在本实施例中，在所述衬底200和深沟结构210的顶部形成阻挡掺杂区220的方法包括：对所述第一面201和深沟结构210顶面进行离子注入。
相比起通过外延生长工艺的方式形成具有较高浓度的离子掺杂结构，通过离子注入的工艺形成阻挡掺杂区220，能够降低形成阻挡掺杂区220的工艺难度。
在本实施例中，对所述第一面201和深沟结构210顶面进行离子注入的工艺参数包括：注入的离子包括磷离子；注入剂量为1E11原子每平方厘米至1E14原子每平方厘米；注入能量为1MeV～3MeV。
通过采用上述范围的注入剂量和注入能量，能够实现所述阻挡掺杂区220的形成，以使阻挡掺杂区220内掺杂的第三离子浓度范围在1E15原子每立方厘米至1E18原子每立方厘米，并使所述阻挡掺杂区220在垂直于第一面201的方向上的深度范围在0.1微米～10微米。
请参考图5，通过外延生产工艺，在所述阻挡掺杂区220上形成第一外延层230。
所述第一外延层230内掺杂第四离子，所述第四离子与第三离子的导电类型相同。
在本实施例中，所述衬底200、阻挡掺杂区220和第一外延层230构成漂移区。
具体的，所述第三离子的掺杂浓度高于第四离子的掺杂浓度。
在本实施例中，所述第一外延层230内第四离子的掺杂浓度大于衬底200内第一离子的掺杂浓度。
由于所述第四离子与第三离子的导电类型相同，且后续形成的体区与深沟结构220之间还间隔有所述第一外延层230的一部分，因此，通过使所述第一外延层230内第四离子的掺杂浓度大于衬底200内第一离子的掺杂浓度，能够在阻挡掺杂区220的基础上，基于第一外延层230进一步提升对进入体区的载流子的阻挡能力。
优选的，所述第一外延层内第四离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
所述第四离子的掺杂浓度过高，一方面，不利于IGBT器件的耐压性能，另一方面，过高的掺杂浓度极大增加了外延生长工艺的难度。
因此，采用的合适的第四离子的掺杂浓度，即，在所述第一外延层230内第四离子的掺杂浓度大于衬底200内第一离子的掺杂浓度的基础上，使所述第一外延层内第四离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米时，能够在对进入体区的载流子的阻挡能力的进一步提高的同时，维持IGBT器件较好的耐压性能，并且，降低外延生长工艺的难度。
在本实施例中，所述第四离子为N型离子。
请参考图6，在所述第一外延层230内形成体区240、源区250和栅极结构260。
在本实施例中，所述体区240高于阻挡掺杂区220，且至少部分体区240还位于所述深沟结构210上方。
在本实施例中，所述体区240内掺杂P型离子。
在本实施例中，所述源区250位于体区240内，且所述体区240暴露出源区250的部分表面。
在本实施例中，所述源区250内掺杂N型离子。
在本实施例中，所述栅极结构260高于阻挡掺杂区220，所述栅极结构260还位于与深沟结构210相邻的衬底200上方，且所述栅极结构260与所述体区240、以及所述源区250暴露的部分表面接触。
在本实施例中，所述栅极结构260包括：栅电极(未图示)、以及位于所述栅电极与第一外延层230之间的栅介质层(未图示)，所述栅介质层还位于所述栅电极与所述体区和源区的表面之间。
具体的，所述体区240、源区250、以及栅极结构260与所述阻挡掺杂区220之间，被所述第一外延层230间隔，并且，所述第一外延层230表面暴露出所述栅极结构260、体区240、源区250的表面。
在本实施例中，在所述第一外延层230内形成栅极结构260的方法包括：在所述第一外延层230表面形成第二掩膜层(未图示)，所述第二掩膜层暴露出深沟结构210至少一侧的衬底200上的部分第一外延层230表面；以所述第二掩膜层为掩膜，刻蚀所述第一外延层230，在所述第一外延层230内形成栅开口(未图示)；在所述栅开口内壁面形成栅介质层；在形成栅介质层后，在所述栅开口内形成栅电极，以形成所述栅极结构260；在形成栅极结构260之后，去除所述第二掩膜层。
在本实施例中，在所述第一外延层230内形成体区240和源区250的方法包括：对所述栅极结构260一侧的、位于深沟结构210上方的第一外延层230进行离子注入，在所述第一外延层230内形成体区240；对部分所述体区240进行离子注入，在所述体区240内形成所述源区250。
在其他实施例中，体区和源区还可以先于栅极结构形成。
请参考图7，在所述第一外延层230表面、以及暴露的栅极结构260、体区240、源区250的表面形成层间介质层270。
所述层间介质层270的材料包括介电材料。
在本实施例中，形成所述层间介质层270的工艺包括化学气相沉积工艺等等。
请继续参考图7，在所述层间介质层270内形成第一导电结构(未图示)，所述第一导电结构连接所述栅极结构260；在所述层间介质层270内形成第二导电结构280，所述第二导电结构280连接所述体区240和源区250。
所述第一导电结构用于引出栅极结构260(IGBT器件的栅极)。
所述第二导电结构用于引出体区240和源区250(IGBT器件的发射极)。
在本实施例中，在所述层间介质层270内形成第一导电结构和第二导电结构280的方法包括：在所述层间介质层270表面形成第三掩膜层(未图示)，所述第三掩膜层暴露出部分层间介质层270表面；以所述第三掩膜层为掩膜，刻蚀所述层间介质层270，直至形成第一开口(未图示)和第二开口(未图示)，所述第一开口暴露出栅极结构260的部分顶面，所述第二开口暴露出所述源区250和体区240的部分顶面；在所述第一开口和第二开口内填充导电材料，以形成所述第一导电结构和第二导电结构280。
在其他实施例中，也可以根据不同的掩膜层分别对所述第一外延层进行图形化，以分别形成第一开口和第二开口。
接着，请参考图8，在所述衬底200的底部形成集电区290，所述第二面202暴露出集电区290表面，且所述集电区290与所述深沟结构210的底部之间被所述衬底200间隔。
所述集电区290内掺杂第五离子。
在本实施例中，所述第五离子为P型离子，且所述第五离子的掺杂浓度大于第二离子的掺杂浓度。
在本实施例中，在形成所述集电区290之前，采用晶背减薄工艺自第二面202对所述衬底200进行减薄。
在本实施例中，形成所述集电区290的方法包括：在对所述衬底200进行减薄之后，对所述第二面202进行离子注入工艺，以在所述衬底200的底部形成集电区290。
在本实施例中，在形成所述集电区290之后，在所述第二面202、以及暴露的集电区290表面形成底部层间介质层(未图示)；在所述底部层间介质层内形成第三导电结构(未图示)，所述第三导电结构与所述集电区290连接，以引出所述集电区290(IGBT器件的集电极)。
相应的，本发明一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图8，包括：掺杂第一离子的衬底200，所述衬底200具有相对的第一面201和第二面202；位于所述衬底200内的深沟结构210，所述第一面201暴露出深沟结构210顶面，所述深沟结构210内掺杂第二离子，所述第二离子和第一离子的导电类型相反；位于所述衬底200和深沟结构210顶部的阻挡掺杂区220，所述阻挡掺杂区220内掺杂第三离子，所述第三离子与所述第一离子的导电类型相同，且所述第三离子的掺杂浓度大于所述第一离子的掺杂浓度；位于所述阻挡掺杂区220上的第一外延层230，所述第一外延层230内掺杂第四离子，所述第四离子与第三离子的导电类型相同，且所述第三离子的掺杂浓度高于第四离子的掺杂浓度；位于所述第一外延层230内的体区240，所述体区240高于阻挡掺杂区220，且至少部分体区240还位于所述深沟结构210上方；位于所述体区240内的源区250，且所述体区240暴露出源区250的部分表面；位于所述第一外延层230内的栅极结构260，所述栅极结构260高于阻挡掺杂区220，所述栅极结构260还位于与深沟结构210相邻的衬底200上方，且所述栅极结构260与所述体区240、以及所述源区250暴露的部分表面接触；位于所述衬底200底部的集电区290，所述第二面202暴露出集电区290表面，且所述集电区290与所述深沟结构210的底部之间被所述衬底200间隔。
由于第二离子和第一离子的导电类型相反，因此，深沟结构210、以及深沟结构210周围的衬底200之间构成了超结结构，使得通过所述衬底200、深沟结构210所构成的绝缘栅双极型晶体管(下称IGBT器件)在关断时，能够具有更高的耐压性能。
在此基础上，一方面，所述衬底200和深沟结构210顶部具有阻挡掺杂区220，所述第一外延层230位于所述阻挡掺杂区220上，所述体区240和栅极结构260位于第一外延层230内，所述源区250位于体区240内，且所述体区240和栅极结构260均高于所述阻挡掺杂区220(即阻挡掺杂区220与所述体区240、源区250以及栅极结构260之间间隔着部分的第一外延层230)，另一方面，所述第三离子的掺杂浓度高于所述第四离子和第一离子的掺杂浓度。因此，通过所述阻挡掺杂区220，在距离体区240一定距离的位置，对通过所述深沟结构210进入所述体区240的(自集电区290注入的)载流子(空穴)进行阻挡，从而，减少了进入体区240的载流子(空穴)。从而，自集电区290注入的载流子(空穴)更好的聚集于体区240和栅极结构260下方的漂移区(即体区240和栅极结构260下方的第一外延层230、阻挡掺杂区220和衬底200)，且漂移区的载流子(空穴)浓度得到提高。由此，不仅能够降低漂移区的导通电阻，以降低IGBT器件的通态压降，同时，还能够提升IGBT器件的关断损耗(EOFF)。进而，提升了IGBT器件的性能。
在一些实际的应用场合中，相比于图1所示的绝缘栅双极型晶体管，通过所述阻挡掺杂区220，能够将IGBT器件的FOM(FOM＝Vcesat×Eoff)优值提升5％。
在本实施例中，所述衬底200的材料包括半导体材料。具体的，衬底200的材料包括硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述第一离子为N型离子。即：衬底200为N型衬底。
具体的，所述N型离子包括磷离子或砷离子。
在另一实施例中，第一离子也可以是P型离子，以形成与本实施例中导电类型完全相反的器件结构。
在本实施例中，衬底200内掺杂的第一离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
在本实施例中，第二离子为P型离子。
具体的，所述P型离子包括硼离子或铟离子。
在本实施例中，第三离子为N型离子。相应的，阻挡掺杂区220所阻挡载流子的是自所述集电区290注入的空穴。
具体的，所述第三离子为磷离子。
在本实施例中，阻挡掺杂区220内第三离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
阻挡掺杂区220内第三离子的掺杂浓度过低会导致对于载流子的阻挡能力较弱，无法对载流子实现较好的阻挡。因此，采用合适的掺杂浓度，即阻挡掺杂区220内第三离子的掺杂浓度在1E15原子每立方厘米至1E18原子每立方厘米时，能够使阻挡掺杂区220对进入体区240的载流子具有更好的阻挡能力，以更好的提升IGBT器件的性能。
在本实施例中，在垂直于所述第一面201的方向上，所述阻挡掺杂区220的深度范围是0.1微米～10微米。
所述阻挡掺杂区220的深度过小，会导致对于载流子的阻挡能力较弱，无法对载流子实现较好的阻挡。所述阻挡掺杂区220的深度过大，一方面，会降低制程工艺的效率，另一方面，对影响所述超结结构产生影响，不利于兼顾IGBT器件的耐压性能。因此，采用合适的阻挡掺杂区220的深度范围，能够在对所述载流子具有较好的阻挡能力的同时，确保IGBT器件具有较好的耐压性能。并且，提升制程工艺的效率。
在本实施例中，所述第四离子为N型离子。
在本实施例中，所述第一外延层230内第四离子的掺杂浓度大于衬底200内第一离子的掺杂浓度。
由于所述第四离子与第三离子的导电类型相同，且后续形成的体区与深沟结构210之间还间隔有所述第一外延层230的一部分，因此，通过使所述第一外延层230内第四离子的掺杂浓度大于衬底200内第一离子的掺杂浓度，能够在阻挡掺杂区220的基础上，基于第一外延层230进一步提升对进入体区的载流子的阻挡能力。
优选的，所述第一外延层内第四离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
在本实施例中，所述体区240内掺杂P型离子。
在本实施例中，所述源区250内掺杂N型离子。
在本实施例中，所述栅极结构260包括：栅电极(未图示)、以及位于所述栅电极与第一外延层230之间的栅介质层(未图示)，所述栅介质层还位于所述栅电极与所述体区和源区的表面之间。
具体的，所述体区240、源区250、以及栅极结构260与所述阻挡掺杂区220之间，被所述第一外延层230间隔，并且，所述第一外延层230表面暴露出所述栅极结构260、体区240、源区250的表面。
在本实施例中，所述半导体结构还包括：位于所述第一外延层230表面、以及暴露的栅极结构260、体区240和源区250的表面的层间介质层270；位于所述层间介质层270内的第一导电结构(未图示)，所述第一导电结构连接所述栅极结构260；位于所述层间介质层270内的第二导电结构280，所述第二导电结构280连接所述体区240和源区250。
所述层间介质层270的材料包括介电材料。
所述第一导电结构用于引出栅极结构260(IGBT器件的栅极)。
所述第二导电结构用于引出体区240和源区250(IGBT器件的发射极)。
在本实施例中，所述集电区290内掺杂第五离子。
在本实施例中，所述第五离子为P型离子，且所述第五离子的掺杂浓度大于第二离子的掺杂浓度。
在本实施例中，所述半导体结构还包括：位于所述第二面202、以及暴露的集电区290表面的底部层间介质层(未图示)；位于所述底部层间介质层内的第三导电结构(未图示)，所述第三导电结构与所述集电区290连接，以引出所述集电区290(IGBT器件的集电极)。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
掺杂第一离子的衬底，所述衬底具有相对的第一面和第二面；
位于所述衬底内的深沟结构，所述第一面暴露出深沟结构顶面，所述深沟结构内掺杂第二离子，所述第二离子和第一离子的导电类型相反；
位于所述衬底和深沟结构顶部的阻挡掺杂区，所述阻挡掺杂区内掺杂第三离子，所述第三离子与所述第一离子的导电类型相同，且所述第三离子的掺杂浓度大于所述第一离子的掺杂浓度；
位于所述阻挡掺杂区上的第一外延层，所述第一外延层内掺杂第四离子，所述第四离子与第三离子的导电类型相同，且所述第三离子的掺杂浓度高于第四离子的掺杂浓度；
位于所述第一外延层内的体区，所述体区高于阻挡掺杂区，且至少部分体区还位于所述深沟结构上方；
位于所述体区内的源区，且所述体区暴露出源区的部分表面；
位于所述第一外延层内的栅极结构，所述栅极结构高于阻挡掺杂区，所述栅极结构还位于与深沟结构相邻的衬底上方，且所述栅极结构与所述体区、以及所述源区暴露的部分表面接触；
位于所述衬底底部的集电区，所述第二面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。
2.如权利要求1所述的半导体结构，其特征在于，在垂直于所述第一面的方向上，所述阻挡掺杂区的深度范围是0.1微米～10微米。
3.如权利要求1所述的半导体结构，其特征在于，所述第一离子、第三离子和第四离子为N型离子，所述第二离子为P型离子。
4.如权利要求3所述的半导体结构，其特征在于，所述第三离子为磷离子，且所述阻挡掺杂区内掺杂的第三离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
5.如权利要求3所述的半导体结构，其特征在于，所述集电区内掺杂第五离子，所述第五离子为P型离子，且所述第五离子的掺杂浓度大于第二离子的掺杂浓度。
6.如权利要求1所述的半导体结构，其特征在于，所述第四离子的掺杂浓度大于第一离子的掺杂浓度。
7.如权利要求6所述的半导体结构，其特征在于，所述第一外延层内掺杂的第四离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
8.如权利要求6所述的半导体结构，其特征在于，所述衬底内掺杂的第一离子的掺杂浓度范围是1E15原子每立方厘米至1E18原子每立方厘米。
9.如权利要求1所述的半导体结构，其特征在于，所述体区内掺杂P型离子，所述源区内掺杂N型离子。
10.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：栅电极、以及位于所述栅电极与第一外延层之间的栅介质层，所述栅介质层还位于所述栅电极与所述体区和源区的表面之间。
11.如权利要求1所述的半导体结构，其特征在于，所述第一外延层表面暴露出所述栅极结构、体区、源区的表面，所述半导体结构还包括：位于第一外延层表面、以及暴露的栅极结构、体区、源区的表面的层间介质层；位于所述层间介质层内的第一导电结构，所述第一导电结构连接所述栅极结构；位于所述层间介质层内的第二导电结构，所述第二导电结构连接所述体区和源区。
12.如权利要求1所述的半导体结构，其特征在于，还包括：与所述集电区电连接的第三导电结构。
13.一种半导体结构的形成方法，其特征在于，包括：
提供掺杂第一离子的衬底，所述衬底具有相对的第一面和第二面；
在所述衬底内形成深沟结构，所述第一面暴露出深沟结构顶面，所述深沟结构内掺杂第二离子，所述第二离子和第一离子的导电类型相反；
在所述衬底和深沟结构的顶部形成阻挡掺杂区，所述阻挡掺杂区内掺杂第三离子，所述第三离子与所述第一离子的导电类型相同，且所述第三离子的掺杂浓度大于所述第一离子的掺杂浓度；
在所述阻挡掺杂区上形成第一外延层，所述第一外延层内掺杂第四离子，所述第四离子与第三离子的导电类型相同，且所述第三离子的掺杂浓度高于第四离子的掺杂浓度；
在所述第一外延层内形成体区、源区和栅极结构，所述体区高于阻挡掺杂区，且至少部分体区还位于所述深沟结构上方，所述源区位于体区内，且所述体区暴露出源区的部分表面，所述栅极结构高于阻挡掺杂区，所述栅极结构还位于与深沟结构相邻的衬底上方，且所述栅极结构与所述体区、以及所述源区暴露的部分表面接触；
在形成所述体区、源区和栅极结构之后，在所述衬底的底部形成集电区，所述第二面暴露出集电区表面，且所述集电区与所述深沟结构的底部之间被所述衬底间隔。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一离子、第三离子和第四离子为N型离子，所述第二离子为P型离子。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述衬底和深沟结构的顶部形成阻挡掺杂区的方法包括：对所述第一面和深沟结构顶面进行离子注入。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，对所述第一面和深沟结构顶面进行离子注入的工艺参数包括：注入的离子包括磷离子；注入剂量为1E11原子每平方厘米至1E14原子每平方厘米；注入能量为1MeV～3MeV。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述衬底内形成深沟结构的方法包括：刻蚀所述衬底，在所述衬底内形成深沟槽，所述第一面暴露出所述深沟槽；在所述深沟槽内形成所述深沟结构，且形成所述深沟结构的工艺包括外延生长工艺。
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