KR100199271B1 - 절연게이트형 반도체장치 및 그 제조방법 - Google Patents
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Abstract
ON전압을 저감하기 위한 구성을 채용하고, 턴오프할 수 있는 전류값이 저하하지 않는 절연게이트형 반도체장치 및 그 제조방법을 얻는 것이 목적이다.
N층(43)은 N￣층(42)의 표면상에 밀접해서 배설되고, P베이스층(44)은 의 표면상에 N층(43)의 표면상에 밀접해서 배설되고, 적어도 P베이스층(44)을 관통하는 트렌치(47)를 배설하고, 게이트전극은 게이트절연막(48)을 통해서 이 트렌치(47)에 배설된다.
N￣층(42)의 캐리어분포가 다이오드의 캐리어분포에 더 가깝게 되고, ON전압이 저하하여 턴오프일 때에 오프될 수 있는 전류값이 저하하지 않는다.
따라서, 낮은 전력소모, 소형, 대용량 및 높은 신뢰도를 가진 절연게이트형 반도체장치를 제공하고 있다.
Description
제1 도는 본 발명의 실시예에 따른 절연게이트형 반도체 장치의 평면도.
제2 도는 본발명의 절연게이트형 반도체 장치의 일부셀의 부분 평면도.
제3 도는 본 발명의 절연게이트형 반도체 장치의 일부셀의 부분 단면도.
제4 도는 본 발명의 절연 게이트형 반도체 장치, PIN다이오드 및 종래의 절연게이트형 반도체 장치의 ON전압의 비교결과를 나타내는 그래프.
제5 도는 본 발명의 절연게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제6 도는 본 발명의 절연게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제7 도는 본 발명의 절연게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제8 도는 본 발명의 절연게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제9 도는 본 발명의 절연게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제10 도는 본 발명의 절연게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제11 도는 본 발명의 절연게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제12 도는 본 발명의 절연게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제13 도는 본 발명의 다른 실시예에 따른 절연 게이트형 반도체 장치의 부분 평면도.
제14 도는 본 발명의 다른 실시예에 따른 절연 게이트형 반도체 장치의 A-A단면에서의 부분 단면도.
제15 도는 본 발명의 다른 실시예에 따른 절연 게이트형 반도체 장치의 B-B단면에서의 부분 단면도.
제16 도는 본 발명의 여전히 다른 실시예에 따른 절연 게이트형 반도체 장치의 부분 단면도.
제17 도는 본 발명의 절연 게이트형 반도체 장치의 내압과 ON전압의 값을 나타내는 그래프.
제18 도는 본 발명의 더 실시예에 따른 절연 게이트형 반도체 장치의 부분 단면도.
제19 도는 본 발명의 더 실시예에 따른 절연 게이트형 반도체 장치의 변형예의 부분 단면도.
제20 도는 본 발명의 더 실시예에 따른 절연 게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제21 도는 본 발명의 더 실시예에 따른 절연 게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제22 도는 본 발명의 여전히 다른 실시예에 따른 절연 게이트형 반도체 장치의 부분 단면도.
제23 도는 본 발명의 여전히 다른 실시예에 따른 절연 게이트형 반도체 장치의 부분 단면도.
제24 도는 본 발명의 여전히 다른 실시예에 따른 절연 게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제25 도는 본 발명의 여전히 다른 실시예에 따른 절연 게이트형 반도체 장치의 제조공정의 소자의 부분 단면도.
제26 도는 종래의 IGBT의 부분 단면도.
제27 도는 IGBT의 등가회로를 나타내는 회로도.
제28 도는 IGBT의 등가회로를 나타내는 회로도.
제29 도는 PIN다이오드의 N￣층의 캐리어농도 분포를 나타내는 그래프.
제30 도는 종래의 IGBT의 N￣층의 캐리어농도 분포를 나타내는 그래프.
제31 도는 종래의 절연 게이트형 반도체 장치의 부분 단면도.
* 도면의 주요부분에 대한 부호의 설명
41 : P+콜렉터층 42 : N￣층
43 : N층 44 : P베이스층
45 : N+에미터층 46 : N+버퍼층
47 : 트렌치 48 : 게이트 절연막
49 : 게이트 전극 51 : 에미터전극
52 : 콜렉터전극
본 발명은 절연 게이트형 반도체 장치 및 그 제조방법에 관한것이고, 특히 트렌치(trench) MOS게이트를 가지는 절연 게이트형 바이폴라 트랜지스터의 낮은 ON전압의 디바이스구조와 그 제조방법에 관한 것이다.
제26도는 종래의 절연 게이트형 반도체 장치의 단면도이고, 여기에서는 일례로서 트렌치 게이트 구조의 절연 게이트형 바이폴라 트랜지스터(이하 IGBT로 칭함, 이후, 또한 트렌치 게이트 구조의 IGBT를 U형 IGBT로 칭함)에대해 설명한다.
최근, IGBT는 가전제품의 에너지보존, 소형 및 경량화를 위한 고주파 인버터인 전압공진호로에 사용되고, 범용인버터, AC서보(servo) 및 에어 컨디션너 등의 분야에서 3상 모니터의 가변속제어를 행하는 인텔리전트(intelligent) 파워 모듈에 사용되어 정착하고 있다.
그것의 키디바이스인 IGBT에 있어서, 스위칭 특성, 포화전압 및 SOA는 트래드오프 관계에 있지만, 스위칭특성이 좋고, 포화 전압이 낮고, 또한 SOA(Safe Operating Area)가 큰 디바이스가 필요하다.
제26도에 있어서, 참조부호(1)는 P+콜렉터층을 나타내고, 참조부호(2)는 N￣층을 나타내고, 참조부호(3)는 P베이스층을 나타내고, 참조부호(4)는 N+에미터층을 나타내고, 참조부호(5)는 트렌치를 나타내고, 참조부호(6)는 게이트절연막을 나타내고, 참조부호(7)는 게이트전극을 나타내고, 참조부호(8)는 층간절연막을 나타내고, 참조부호(9)는 N+버퍼층을 나타내고, 참조부호(10)는 에미터전극을 나타내고, 참조부호(11)는 콜렉터전극을 나타내고, 참조부호(12)는 채널영역을 나타낸다.
다음, IGBT의 동작을 설명한다.
소정의 콜렉터전압(VCE)이 에미터전극(10)과 콜렉터전극(11)과의 사이에 인가되고, 소정의 게이트전압(VCE)이 에미터전극(10)과 게이트전극(7)과의 사이에 인가될 때, 즉, 게이트가 턴온될 때, 채널영역(12)은 N형으로 반전되어 채널을 형성한다.
전자는 채널을 통해서 에미트전극(10)으로부터 N￣층(2)에 주입된다.
주입된 전자는 P+콜렉터층(1)과 N￣층(2)과의 사이에 순바이어스되고, 홀은 켈렉터전극(1)으로부터 P+콜렉터층(1) 및 N+버퍼층(9)을 경유해서 N￣(2)에 주입된다.
그 결과, N￣층(2)의 저항은 전도도 변조에 의해 저하하고, IGBT의 전류용량은 증대한다.
이 때의 IGBT의 컬렉터-에미터사이의 전압강하는 ON전압(VCE(SAT))이다.다음, IGBT가 ON상태에서 OFF상태로 변할 때에는 에미터전극(10)과 게이트전극(7)과의 사이에 인가된 게이트전압(VCE)은 OV 또는 역바이어스되고, 즉 게이트가 턴오프된 후, N형으로 반전된 채널영역은(12)은 P형으로 되돌아와서 에미터전극(10)으로 부터의 전자의 주입을 멈춘다.
그후, N￣층(2)에 축적된 전자와 홀은 각각 콜렉터전극(11)과 에미터전극(10)으로 관통하고, 또한 그것들은 재결합되어 소멸한다.
일반적으로, IGBT의 ON전압은 대부분 내압을 유지하는데 필요한 N￣층(2)의 실질적인 저항에 의해 결정된다.
실질적인 저항의 요인은 IGBT를 형성하는 MOSFET의 전자공급능력을 포함한다.
칩의 표면에 좁고 깊은 트렌치가 형성되고, 그측벽에 MOSFET가 형성되는 U형 IGBT의 구조에 있어서, 단위셀간격을 가능한 많이 축소함으로써 MOSFET의 전자공급능력을 증가시킬 수 있다.
제27도는 IGBT의 등가회로를 나타내는 회로도이다.
제27도에 있어서, 참조부호(15)는 바이폴라 트랜지스터이고, 참조부호(16)는 MOSFET이다.
일반적으로, IGBT는 제27도에 나타난 등가회로에 의해 표시된다.
IGBT의 P+콜렉터층(1), N￣버퍼층(9)과 N￣층(2) 조합의 N층 및 P베이스층으로 형성된 바이폴라 트랜지스터(15)의 hfe는 작기 때문에, IGBT는 MOSFET와 다이오드(17)의 조합을 고려할 수 있다.
제28도는 바이폴라 트랜지스터(15)의 hfe가 작다고 가정될 때의 IGBT의 등가회로를 나타내는 회로도이다.
제28도에 있어서, 참조부호(17)는 다이오드이고, 참조부호(18)는 MOSFET이다.
제29도는 PIN다이오드의 ON상태에서의 N￣층의 캐리어농도분포를 나타내는 그래프이다.
제28도에 있어서, MOSFET(18)는 단순한 스위칭소자로 간주될 수 있음으로, IGBT의 PIN다이오드(17)의 N￣층의 캐리어농도 분포는 제29도에 나타난바와 같이, PIN 다이오드의 N￣층의 캐리어 농도 분포와 같은 어떤 것이 있어야 하지만, 그와 같은 것은 아니다.
제30도는 종래의 IGBT에 있어서 ON상태에서의 N￣층(2)의 캐리오 농도 분포를 나타내는 그래프이다.
PIN다이오드의 ON상태에서의 N￣층의 캐리어농도는 제29도에 나타난바와같이, 에노드측상의 N￣층의 단부와 캐소드측상의 단부와의 사이에서 균일하지만, 제30도에 나타난바와 같이, 종래의 IGBT에 있어서 ON상태에서의 N￣층(2)의 캐리어농도는 N￣층(2)의 콜렉터측의 단부에서 에미터측의 단부로 차례로 감소한다.
따라서, 종래의 IGBT의 ON전압은 다이오드의 보다 크다.
특히, 고내압의 IGBT에 있어서, 내압은 N￣층(2)의 두께를 축소시킴으로써 확보된다.
N￣층(2)의 캐리어농도가 콜렉터측의 단부에서 에미터측의 단부로 감소의 기울기는 캐리어 라이프 타임이 같으면 N￣층(2)의 두께에 의해 영향받지 않도록, 콜렉터측의 단부와 에미터측의 단부의 캐리어농도차는 N￣층(2)이 보다 두꺼워짐으로써 증가하고, IGBT가 고내압을 가짐으로써 다이오드로 부터의 ON 전압의 차는 증가한다.
IGBT의 ON전압의 극한값을 고려한 IGBT의 ON전압과 다이오드의 ON전압과의 차이를 해소하기 위해 다양한 디바이스가 고려된다.
그것들은 MCT(MOS CONTROLLED THYRISTOR)와 IEGT(INJECTION ENHANCED GATE BIPOLAR TRANSISTOR)를 포함한다.
제31도는 MCT의 구조를 나타내는 단면도이다.
제31도에 있어서, 참조부호(21)는 N+캐소드영역을 나타내고, 참조부호(22)는 N영역을 나타내고, 참조부호(23)는 P+영역을 나타내고, 참조부호(24)는 게이트온에서의 채널영역을 나타내고, 참조부호(25)는 게이트오프에서의 채널영역 또는 OFF채널영역을 나타낸다.
다른 참조부호는 제 26 도와 동일하다.
MCT에서의 ON상태의 N￣층(2)의 캐리어농도 분포는 일반적으로 디이오드와 유사한 분포를 갖는다고 알려졌다.
따라서, ON전압은 MCT에 있어서, 종래의 구조의 IGBT에서보다 낮다.
그러나, 오프일 때, P베이스층(3), N영역(22) 및 P+(23)으로 구성된 P채널 MOS는 OFF채널영역(25)의 반전에 의해 채널을 형성하고, 이 채널을 통해서 홀이 흐른다.
그러므로, OFF채널영역(25)의 저항이 일반적으로 크다고 고려해서 턴오프될수 있는 전류값을 크게할 수 없는 문제점이 있다.
또한, 표면의 3중확산에서 ON용의 N채널MOS와 OFF용의 P채널MOS이 형성되어야 하기 때문에 공정이 복잡하게 되고, 디바이스가 고가인 문제점이 있다.
IEGT의 예는 일본국 특개평 5-243561호 공보에 발표된 것을 포함한다.
예컨대, 일본국 특개평 5-243561호 공보의 제 101도에 나타난 IEGT에 있어서, U형 IGBT의 일부셀의 N에미터영역 및 P베이스영역은 절연층에 의해 회복되어, N에미터영역 및 P베이스영역과 에이타 전극과의 접촉을 제거한다.
IEGT의 동작은 기본적으로 U형 IGBT와 동일하지만, N에미터영역 및 P베이스영역과, 에미터전극과의 접촉을 형성하지 않는 셀을 형성하기 때문에, ON상태에서 P베이스영역을 관통하는 홀전류가 제한되어, N형 베이스층 표면에 홀이 축적되고, N형 베이스층의 캐리어농도분포는 결과적으로 다이오드의 그것과 동일하고, IEGT의 ON 전압은 U형 IGBT보다 저하한다.
OFF상태에 있어서, 또한 기본적으로 U형 IGBT와 동일방법으로 동작하지만, N형 베이스층에 측적된 홀이 에미터전극으로 관통할 때, U형 IGBT와 비교해서 동작하는 셀이 적지않고, 홀은 적지않은 셀을 통과한다.
이 때의 홀의 이동읜 N형 베이스층, P베이스영역 및 에미터 영역으로 구성된 기생 바이폴라 트랜지스터의 베이스전류가 되고, 빌트인 포텐셜(일반적으로 0.6V)를 초과할 때, 기생 바이폴라 트랜지스터는 턴온한다.
따라서 U형 IGBT의 셀의 일부를 제거하는 IGBT에 있어서, 기생 바이폴라 트랜지스터가 턴온하지 않도록 통상의 U형 IGBT보다 턴오프할 수 있는 전류값을 적게 설정하는 경우도 있다.
본 발명의 제 1 관점에 따른 절연 게이트 반도체 장치는 제 1 및 제 2 주면을 가지는 제 1도전형의 제 1 반도체층과, 제 1 반도체층의 제 1 주면상에 배설된 저불순물농도의 제 2 도전형의 제 2 반도체 층과, 제 2 반도체층의 표면상에 밀접해서 배설된 제 2 반도체층의 불순물농도보다 높은 불순물농도의 제 2 도전형의 제 3 반도체층과, 제 3 반도체층의 표면상에 밀접해서 배설된 제 1 도전형의 제 4 반도체층과, 제 4 반도체층의 표면에 선택적으로 배설된 제 2도전형의 제 5 반도체층과, 제 5 반도체층의 표면에 개구를 갖고 제 5 반도체층의 표면으로부터 적어도 제 4 반도체층을 관통하는 깊이를 가지는 트렌치와, 트렌치의 내벽에 배설된 절연막과, 절연막을 통해서 제 4 반도체층을 대향하는 트렌치에 배설된 제어전극과, 제 4 및 제 5 반도체층의 표면상에 배설된 제 1 주전극과, 제 1 반도체층의 제 2 주면상에 배설된 제2 주전극을 구비한다.
바람직하게, 본 발명의 제 2 관점에 따른 상기 트렌치는 제 3 반도체층을 관통하고, 또한 제 2 반도체층에 달하는 깊이를 갖는다.
바람직하게, 본 발명의 제 3 관점에 따른 상기 트렌치는 제 3 반도체층에 달하는 깊이를 갖는다.
바람직하게, 본 발명의 제 4 관점에 따른 제 2 반도체층은 제 1 반도체층을 관통하고, 제 1 반도체층의 제 2 주면에 부분적으로 노출된다.
바람직하게, 본 발명의 제 5 관점에 따른 제 2 반도체층의 불순물농도보다 높은 불순물농동의 제 2 도전형의 제 6 반도체층은 제 1 반도체층 및 제 2 반도체층에 배설된다.
바람직하게, 본 발명의 제 6 관점에 따른 제 6 반도체층은 제 1 반도체층을 관통하여, 제 1 반도체층의 제 2 주면에 부분적으로 노출된다.
바람직하게, 본 발명의 제 7 관점에 따른 상기 트렌치는 나란히 배열된 복수의 트렌치를 포함하고, 서로 인접한 트렌치의 사이에 삽입되어 제 4 반도체층의 노출표면의 일부가 배열된다.
바람직하게, 본 발명의 제 8 관점에 따른 제 4 반도체층의 노출면은 제 5 반도체층의 일부에 의해 복수의 노출면으로 분리되고, 상기 복수의 노출면은 트렌치를 따라 제 5 반도체층의 일부와 교대로 배설된다.
본 발명의 제 9 관점에 따른 절연 게이트 반도체장치의 제조방법은 제 1 및 제 2 주면을 한정하고, 제 1 도전형의 제 1 반도체층 및 저불순물농동의 제 2 도전형의 제 2 반도체층을 갖고, 상기 제 1 반도체층은 상기 제 1 주면에 노출되고 상기 제 2 반도체층은 상기 제 2 주면에 노출되는 반도체기판을 형성하는 기판형성 공정과, 제 2 반도체층의 노출부분에 제 2 도전형의 제 3 반도체층을 형성하도록 반도체기판의 제 2 반도체층의 제 2 주면에 이 제 2 반도체층의 불순물농도보다 높은 불순물농도로 제 2 도전형의 불순물을 주입하고 확산하는 제 1 주입공정과, 상기 제 3 반도체층의 표면에 제 1 도전형의 제 4 반도체층을 형성하도록 제 3의 반도체층의 표면에 제 1 도전형의 불순물을 주입하고 확산하는 제 2 주입공정과, 상기 제 4 반도체층의 표면부분에 제 2도전형의 제 5 반도체층을 선택적으로 형성하도록 제 4 반도체층의 표면상에 이 제 4 반도체층의 표면에 선택적으로 개구를 가지는 레지스트패턴을 형성하고, 이 레지스트패턴을 마스크로서 제 2 도전형의 불순물을 주입하고 확산하는 제 3 주입공정과, 제 4 반도체층의 표면 및 제 5 반도체층의 표면상에 제 5 반도체층 표면의 일부를 둘러싼 개구를 가지는 차단막을 형성하고, 적어동 제 4 반도체층을 관통하는 깊이를 가진 트렌치를 형성하도록 이 차단막을 마스크로서 반도체기판을 선택적으로 제거하고, 그후 차단막을 제거하는 제 1 제거공정과, 트렌치, 제 4 반도체층 및 제 5 반도체층 각각의 표면에 절연막을 형성하는 제 1 공정과, 트렌치를 매설하도록 절연막상에 도전체를 적층하는 제 1 적층공정과, 트렌치의 도전체를 제어전극으로서 남겨 두도록 적층된 도전체를 트렌치의 개구부까지 균일하게 제거하는 제 2 제거공정과, 절연막 표면상 및 트렌치에 매설된 도전체 표면상에 절연충을 적층하는 제 2 적층공정과, 절연충 표면상에 제 4 반도체충표면 및 제 5 반도체층 표면의 일부를 둘러싼 개구를 가지는 레지스트패턴을 형성하고, 이 레지스트패턴을 마스크로서 절연충 및 절연막을 제거하는 제 3 제거공정과, 제 3 제거공정에 의해 노출된 제 4 및 제 5 반도체층의 표면상에 도전체를 적층하여 제 1 주전극을 형성하는 공정과, 반도체기판의 제 1 주면상에 도전체를 적층하여 제 2 주전극을 형성하는 공정을 구비한다.
바람직하게, 본 발명의 제 10 관점에 따른 트렌치는 제 1 제거공정에 있어서, 제 3 반도체층을 관통하는 깊이로 형성된다.
바람직하게, 본 발명의 제 11 관점에 따른 트렌치는 제 1 제거공정에 있어서, 제 3 반도체층에 달하는 깊이로 형성된다.
바람직하게, 본 발명의 제 12 관정메 따라, 기판형성공정은 2개의 주면을 가지는 제 1 도전형의 반도체기판을 준비하는 공정과, 반도체기판의 주면중의 하나에 에피택셜성장에 의해 저불순물농도의 제 2 도전형의 반도체층을 적층하여 제 2 반도체층을 형성하는 공정을 구비한다.
바람직하게, 본 발명의 제 13 관점에 따라, 기판형성 공정은 2 개의 주면을 가지는 저불순물농도의 제 2 도전형의 반도체기판을 준비하는 공정과, 반도체기판의 주면중의 하나에 제 1 도전형의 불순물을 주입하는 공정과, 1개의 주면에 주입된 불순물을 확산하여 제 1도전형의 제 1 반도체층을 형성하는 공정을 구비한다.
바람직하게, 본 발명의 제 14 관점에 따라, 제 1 도전형의 불순물을 주입하는 공정은 반도체기판의 주면중의 하나에 선택적으로 형성된 개구부를 가지는 레지스트팬터를 형성하는 공정과, 1개의 주면상에 형성된 레지스트패턴을 마스크로서 반도체의 1개의 주면에 제 1 도전형의 불순물을 선택적으로 주입하는 공정을 구비한다.
바람직하게, 본 발명의 제 15 관점에 따라, 기판형성 공정에서 형성된 반도체기판은 제 1 반도체층과 제 2 반도체층과의 사이에 삽입된 고불순물 농도의 제 2 도전형의 제 6 반도체층을 더 구비한다.
바람직하게, 본 발명의 제 16 관점에 따라, 기판형성 공정은 2개의 주면을 가지는 제 1 도전형의 반도체기판을 준비하는 공정과, 상기 반도체기판의 주면중의 하나에 에피택셜성장에 의해 제 6 반도체층과 제 2 반도체층을 순차형성하는 공정을 구비한다.
바람직하게, 본 발영의 제 17 관점에 따른 기판형성 공정은 2개의 주면을 가지는 저불순물농도의 제 2 도전형의 반도체기판을 준비하는 공정과, 제 2 도전형의 불순물을 주입해서 제 6 반도체층을 형성한 후, 상기 반도체기판의 주면중의 하나에 확산하는 공정과, 이 제 6 반도체층의 표면에 제 1 도전형의 불순물을 주입확산하여 제 1 반도체층을 형성하는 공정을 구비한다.
바람직하게, 본 발명의 제 18 관점에 따라, 제 1 반도체층을 형성하는 공정은 제 6 반도체층의 표면상에 선택적으로 형성된 개구부를 가지는 레지스트 패턴을 형성하는 공정과, 제 6 반도체층의 표면상에 형성된 레지스트패턴을 마스크로서 제 6 반도체층의 표면에 제 1 도전형의 불순물을 선택적으로 주입하는 공정과, 제 6 반도체층의 표면에 선택적으로 주입된 불순물을 확산하는 공정을 구비한다.
바람직하게, 본 발명의 제 19 관점에 따라, 제 2 반도체층, 제 3 반도체층 및 제 4 반도체층의 불순물농도가 C2,C3,C4 로써 각가 받으면, 제 1 주입공정 및 제 2 주입공정은 이들 관계가 C2〈C3〈 C4 이도록 행해진다.
제 1 관점의 절연 게이트 반도체장치는 게이트가 ON의 상태에 있어서, 제 3 반도체층을 경유해서 제 1 주전극으로 통과하는 캐리어, 즉 홀은 제 3 반도체츠에 의해 제한되어 제 2 반도체층과 제 3 반도체층과의 경계근처의 제 2 반도체층에 축적되고, 제 2 반도체층의 캐리어분포는 다이오드의 캐리어 분포와 공통점이 있다
이것은 ON전압을 감소시킨다.
게이트가 ON상태에서 OFF로 변화하면, 제 2 반도체층에 축적된 전극과 홀은 각각 제 2 주전극 및 제 1 주전극에 이동하고, 제 1 주전극과 제 2주전극과의 사이에 고전압이 인가되어 있기 때문에 제 3 반도체층을 경유하는 홀의 이동에는 배리어으로서의 영향이 작다.
따라서, ON전압이 낮음에도 불구하고, 턴오프될 수 있는 전류값은 감소되지 않는다.
이와같이, 낮은 전력소모, 소형화, 큰용량 및 높은 신뢰도를 가진 절연 게이트형 반도체장치가 실현된다.
제 2 관점에 따른 절연 게이트형 반도체장치는 트렌치가 제 3 반도체층을 통과하고, 또한 제 2 반도체층에 달하는 깊이를 갖기 때문에, 트렌치 단부에서의 전계집중이 변화되어, 내압을 확보하는 것이 쉽다.
그러므로, 그것은 상대적으로 낮은 전압클라스에서 높은 전압클라스로 소자의 구성을 배치할수 있고, 다양한 필요사상에 적용할 수 있다.
제 3 관점에 따른 절연 게이트형 반도체 장치는 트렌치가 제 3 반도체층에 달하는 깊이를 가짐으로서, 고불순물 농도의 제 3 반도체층의 두께는 두꺼워지고, ON전압은 더 감소된다.
따라서, 낮은 전압소모를 가진 절연 게이트형 반도체장치는 특히 고내압클라스에 배설될 수 있다.
제 4 관점에 따른 절연 게이트형 반도체장치는 제 2 반도체층이 제 1 반도체층을 관통하여 제 1 반도체층의 제 2 주면에 부분적으로 노출되고, 제 2 반도체층이 제 2 주전극과 단락되어 있기 때문에, 턴오프일 때에는 전자는 제 2 주전극에 쉽게 이동될 수 있어, 높은 스위칭 속도가 발생한다. 제 5 관점에 따른 절연 게이트형 반도체장치는 제 2 반도체층의 불순물농도보다 높은 불순물농도의 제 2 도전형의 제 6 반도체층이 제 1 반도체층과 제 2 반도체층과의 사이에 배치되어 있기 때문에 OFF상태에서의 제 6 반도체층에 의해 공핍층의 연장을 멈춘다.
따라서 펀치스루는 발생하기 어렵고, 낸압은 높게된다.
제 6 관점에 따른 절연 게이트형 반도체장치는 제 6 반도체층이 제 1 반도체층을 관통하여 제 1 반도체층이 제 2 주면에 부분적으로 노출되기 때문에, 제 6 반도체층은 제 2 주전극과 단락된다.
그 결과, 턴오프일 때에 전자는 제 2 주전극에 쉽게 이동하고, 스위칭속도는 증가된다.
제 7 관점의 절연 게이트형 반도체장치는 복수의 트렌치가 배설되고, 제 4 반도체층의 노출면의 일부가 인접한 트렌치 사이에 삽입되어 배열되어 있기 때문에, 복수의 셀을 구성할 때에 채널영역을 넓게 얻을 수 있고, 소형화할 수 있으며, 대용량의 반도체 장치를 구성할 수 있다.
제 8 관점의 절연 게이트형 반도체장치는 제 4 반도체층의 노출면이 제 5 반도체층의 일부에 의해 복수로 분리되고, 트렌치를 따라 제 5 반도체층의 부분과 교대로 배열되기 때문에, 제 1 주전극이 제 4 반도체층과 제 5 반도체층을 사용해서 만들어질 수 있다.
그 결과, 접촉영역을 형성할 때에 마스크에러를 고려할 필요가 없고, 상기 셀은 보다 적게 될 수 있으며, 보다 높은 밀도를 갖도록 ON전압을 감소시킬 수 있다.
또한,접촉영역은 밸런스 좋게 소자의 전표면에 배열됨으로, 셀의 작동특성은 소자의 전표면에서 균일하게 될 수 있다.
제 9 관점에 따른 절연 게이트형 반도체장치의 제조방법은 제 2 도전형의 불순물이 반도체기판의 제 2 반도체층의 노출면에 제 2 반도체층의 불순물 농도보다 높은 불순물농도에 주입되어 확산되어 제 3 반도체층을 형성하고, 제 1 도전형의 제 4 반도체층은 제 3 반도체층의 표면에 형성되고, 제 5 반도체층은 제 4 반도체층의 표면에 선택적으로 형성되고, 적어도 제 4 반도체층을 관통하는 트렌치는 제 5 반도체층 표면의 일부에 형성되고, 절연막은 트렌치의 표면상에 형성되고, 도전체는 절연막상에 배설되어 트렌치의 개구에 균일하게 제거되고, 도전체를 제어전극으로서 트렌치에 남겨 두도록 낮은 ON전압의 절연 게이트형 반도체장치와 턴오프될 수 있는 줄지 않은 전류값이 복잡한 공정를 사용하지 않고 낮은 가격에서 제조될 수 있다.
제 10 관점에 따른 절연 게이트형 반도체장치의 제조방법은 제 3 반도체층을 통과하는 트렌치가 제 5 반도체층 표면의 일부에 형성되기 위해, 다양한 필요사상에 적용할 수 있는 절연 게이트형 반도체장치가 복잡한 공정의 사용없이 낮은 가격에서 제조될 수 있다.
제 11 관점에 따른 절연 게이트형 반도체장치의 제조방법은 제 3 반도체층에 달하는 트렌치가 제 5 반도체층 표면의 일부에 형성되고, ON전압이 낮고, 전력소모가 적은 절연 게이트형 반도체장치가 쉽게 고내압클라스에 짧은 절차시간의 공정을 사용함으로서 낮은 가격에서 제조될 수 있다.
제 12 관점에 따른 절연 게이트형 반도체장치의 제조발법은 저불순물 농도의 제 2 도전형의 제 2 반도체층이 반도체기판을 형성하는 공정에서 제 1 도전형의 반도체기판의 표면상에 에피택셜에 의해 형성되기 때문에, 특히 비교적 얇은 제 2 반도체층과 저내압의 소자는 짧은 제조시간에 복잡한 공정을 사용하지 않고 제조될 수 있다.
제 13 관점에 따른 절연 게이트형 반도체장치의 제조방법은 반도체기판을 형성하는 공정에 있어서, 제 1 도전형의 불순물이 저불순물농도의 제 2 도전형의 반도체기판의 표면에 주입확산되어 제 1 도전형의 제 1 반도체층을 형성하도록, 반도체기판을 형성하는 공정은 주공정으로서 확산공정을 포함한다. 따라서, 특히 비교적 두꺼운 제 2 반도체층 및 고내압의 소자는 낮은 가격에서 제조될 수 있다.
제 14 관점에 따른 절연 게이트형 반도체장치의 제조방법은 선택적으로 형성된 개구부를 가지는 레지스트패턴을 반도체기판의 주표상에 형성되고, 제 1 도전형의 불순물이 레지스트패턴을 마스크로서 주입되기 때문에, 제 2 반도체층의 노출면은 제 2 반도체층을 형성하는 주입 및 확산공정과 동시에 형성될 수 있다.
따라서, 높은 스위칭 속도를 가진 절연 게이트형 반도체 소자는 낮은 가격에서 효율적으로 생성될 수 있다.
제 15 관점에 따른 절연게이트형 반도체장치의 제조방법은 반도체기판을 형성하는 공정에 있어서, 저불순물농도의 제 2 도전형의 제 2 반도체층이 고불순물농도의 제 2 도전형의 제 6 반도체층을 통해서 제 2 도전형의 제 1 반도체층의 1개의 주면에 배설되어 반도체기판을 형성하기 때문에, 펀치스루에 걸리기 어려운 절연 게이트형 반도체장치가 낮은 가격에서 제조될 수 있다.
제 16 관점에 따른 절연게이트형 반도체장치의 제조방법은 제 6 반도체층과 제 2 반도체층이 에피택셜 성장에 의해 제 1 도전형의 반도체표면의 1개의 주면상에 순차 형성되기 때문에, 펀치스루에서 걸리기 어려운 절연 게이트형 반도체장치가 짧은 절차시간을 가진 공정을 사용함으로써 낮은 가격에서 제조될 수 있다.
제 17 관점에 따른 절연게이트형 반도체장치의 제조방법은 제 2 도전형의 불순물이 저불순물농도의 제 2 도전형의 반도체기판의 1개의 주면에 주입 확산되어 제 6 반도체층을 형성한 후, 제 1 도전형의 불순물은 제 6 반도체층의 표면에 주입확산되어 제 1 반도체층을 형성하도록 펀치스루에 걸리기 어려운 절연 게이트형 반도체장치는 주로 확산공정을 포함하는 공정을 사용함으로써 낮은 가격에서 제조될 수 있다.
제 18 관점에 다른 절연 게이트형 반도체 장치의 제죄방법은 선택적으로 형성된 개구부를 가지는 레지스트패턴이 제 6 반도체층의 표면상에 형성되고, 이 레지스트패턴을 마스크로서 제 1 도전형의 불순물이 주입되도록, 제 6 반도체층의 노출면은 제 1 반도체층을 형성하는 주입 및 확산공정과 동시에 형성될 수 있다.
따라서, 펀치스루에 걸리기 어렵고 높은 스위칭속도를 갖는 절연 게이트형 반도체장치는 낮은 가격에서 효율적으로 제조될 수 있다.
제 19 관점에 따른 절연 게이트형 반도체장치의 제조방법은 제 2 반도체층, 제 3 반도체층 및 제 4 반도체층의 불순물농도가 각각 C2,C3및 C4로 얻어지면, C2〈C3〈 C4의 관계를 갖기위해 제 1 주입공정 및 제 2 주입공정을 수행한 후, 확산공정에 대한 필요시간을 줄인다.
따라서, 절연게이트형 반도체장치는 낮은 가격에서 제조될 수 있다.
본 발명은 이전에 설명된 것처럼 그러한 문제를 해결하기 위한 것이고, 본 발명의 목적은 ON전압을 줄이는 구조가 채택되더라도 턴오프될 수 있는 전류값을 감소시키지 않는 절연게이트형 반도체장치 및 그 제조방법을 제공하는 것이다.
이들과 다른 본 발명의 목적, 특징, 관점 및 이점은 첨부도면을 참조하여 본 발명의 이하 상세한 설명으로 부터 더 분명해질 것이다.
[실시예]
[제1실시예]
제 1 도는 본 발명의 실시예에 따른 절연게이트형 반도체장치의 평면도이다.
절연게이트형 반도체장치의 일례로서 U형 IGBT를 사용해서 설명한다.
제 2 도는 제 1 도에 나타난 U형 IGBT의 일부 셀의 부분 평면도이고, 제 3 도는 제 2 도에 나타난 일부 셀의 A-A단면에서의 부분 단면도이다.
제 2 도는 제 3 도에서의 에미터전극(51) 및 층간 절연막(50)을 제거한 상태로 묘사된다.
제 1 도에 있어서, 참조부호(30)는 U형 IGBT을 나타내고, 참조부호(31)는 제 1 주전극으로서 에미터전극을 나타내고, 참조부호(32)는 게이트배선을 나타내고, 참조부호(33)는 게이트패드를 나타내고, 참조부호(34)는 일부셀을 나타낸다.
제 2 도 및 제 3 도에 있어서, 참조부호(41)는 제 1 반도체층으로서 P+콜렉터층을 나타내고, 참조부호(42)는 제 2 반도체층으로서 N￣층을 나타내고, 참조부호(43)는 제 3 반도체층으로서 N층을 나타내고, 참조부호(44)는 제 4 반도체층으로서 P베이스층을 나타내고, 참조부호(45)는 제 5 반도체층으로서 N+에미터영역을 나타내고, 참조부호(46)는 제 6 반도체층으로서 N+버퍼층을 나타내고, 참조부호(47)는 글로브로서 트렌치를 나타내고, 참조부호(48)는 절연막으로서 게이트절연막을 나타내고, 참조부호(49)는 제어전극으로서 게이트전극을 나타내고, 참조부호(50)는 층간절연막을 나타내고, 참조부호(51)는 제 1 주면으로서 제 1 도에 나타난 에미터전극(31)의 일부인 에미터전극을 나타낸다. 참조부호(52)는 제 2 주면으로서의 콜렉터전극을 나타내고, 참조부호(53)은 채널영역을 나타내고, 참조부호(56)는 트렌티(47)의 선단코너부를 나타낸다.
제 2 도에 있어서, 중괄호로 나타난 2점쇄선간의 영역(C)은 층간절연막(50)으로 덮여진 영역이다.
게이트절연막(48)은 통상 SiO2인 열산화막이고, 게이트전극(49)은 P형 불순물로 도프된 폴리실리콘이다. 층간절연막(50)은 붕소 및 인(이후, BPSG하 칭함)을 포함하는 규산염 글라스로 형성되고, 에미터전극(51), 게이트배선(32) 및 게이트패드(33)는 Si(이후, Al-Si라 칭함)을 포함하는 AL로 구성되고, 콜렉터전극(52)은 AlMoNiAu합금으로 형성된다.
게이트배선(32)은 셀의 게이트전극(49)에 접속되고, 게이트전극(49)으로 부터 게이트패드(33)까지의 전기저항을 감소하도록 게이트전극(49)으로 부터 게이트패드(33)까지의 결로에서 폴리실리콘부분을 감소시키고, 소자의 제어동작을 소자전면에 균일하계 하는 기능을 가지고 있다.
이 실시예의 U형 IGBT에 있어서, N+버퍼층(46)은 P+콜렉터층(41)의 표면상에 배설되고, N￣층(42)은 N+버퍼층(46)의 표면상에 배설된다.
또한, N층(43)은 N￣층(42)상에 적층되고, 그 위에는 P베이스층(44)이 배설된다. N+에미터영역(45)은 P베이스층(44)의 표면에 N+에미터영역(45)이 간격을 두고 벨트처럼 배설되고, 이 N+에미터영역(45)의 벨트모양의 연장방향에 따라, N+에미터영역(45)의 표면으로 부터 P베이스층(44) 및 N층(43)을 관통하여 N￣층(42)에 도달하는 트렌치(47)가 배설된다. 게이트 절연막(48)은 트렌치(47)의 내벽에 배설되고, 트렌치(47)의 내부에는 N+에미터영역(45)의 표면의 개구부까지 게이트전극(49)이 매설되어 있다.
따라서, 게이트전극(49)은 트렌치(47)의 내부의 게이트 절연막(48)을 통해서 P베이스층(44)의 표면에 대향하고, 이 게이트전극(49)이 대향하는 P베이스층(44)의 표면은 채널영역(53)이 된다.
인접한 트렌치(47)는 각각 트렌치(47)에 인접한 N+에미터영역(45)과 이 N+에미터영역(45)의 사이에 배치된 P베이스층(44)의 노출면을 통해서 배열된다.
게이트 적극(49)의 표면은 층간 절연막(50)으로 덮여있고, 에미터전극(51)은 N+에미터영역(45) 및 P베이스층(44)이 배설된 소장의 표면상에 이 층간절연막(50)을 통해서, N+에미터영역(45) 및 P베이스층(44)이 단락되도록 배설된다.
게이트전극(49) 및 게이트패드(33)에 접속된 게이트 배선(32)는 N+에미터영역(45) 및 P베이스층(44)으로 부터 절연되는 소자의 표면상에 배설된다.
콜렉터전극(52)은 P+콜렉터층(41)의 다른 표면상에 배설된다.
내압 2000V 급의 소자에서의 각 부분의 디멘션(Dimension)의 예로서, 소자의 표면으로 부터의 두께, 즉, P베이스층(44)의 노출면 또는 N+에미터층(45)의 표면으로 부터 N￣층(42)과 N+버퍼층(46)과의 경계까지의 두께는 약 200㎛이고, 이 N￣층(42)의 불순물농도는 5×1013㎝-3이고, 트렌치(47)의 간격은 약4㎛이고, N+에미터영역(45)의 표면으로 부터의 트렌치(47)의 깊이는 약 8㎛이다.
N+에미터영역(45)과 P베이스층(44)의 저부의 접합면, P베이스층(44)과 N층(43)과의 접합면 및 N층(43)과 N￣층(42)과의 접합면의 깊이는 N+에미터영역(45) 또는 P베이스층(44)의 표면으로 부터 각각 약1㎛, 약3㎛ 그리고 약7㎛이다.
N+층(46)의 두께는 약 10㎛이고, P+콜렉터층(41)의 두께는 약 300㎛이다.
다음, 동작을 설명한다.
소정의 콜렉터전압(VCE)이 에이터전극(51)과 콜렉터전극(49)과의 사이에 인가되고, 소정의 게이트전압(VGE)이 에이터전극(51)과 게이트전극(49)과의 사이에 인가될 때, 즉, 게이트가 턴온될 때, 채널영역(53)은 N 형에 반전되어 채널을 형성한다.
전자는 이 채널을 통해서 에미터전극(51)으로 부터 N층(43)을 경유하여 N￣층(42)에 주입된다.
주입된 전자는 N+버퍼층(46)을 통해서 P+콜렉터층(41)과 N￣층(42)과의 사이에 순바이어스되고, 홀은 콜렉터전극(52)으로 부터 P+콜렉터층(41)과 N+버퍼층(46)을 경유해서 N￣층(42)에 주입된다.
그 결과, N￣층(42)의 저항은 도전도변조에 의해 대폭 저하하고, IGBT의 전류용량은 증대한다.
N￣층(42)에 주입된 홀은 에미터전극(51)을 통과하지만, N층(43)은 트렌치(47) 사이의 홀의 이동경유와 교차해서 N￣층(42)와 P베이스층(44)과의 사이에 N층(43)이 배설된다.
따라서, N층(43)은 P베이스층(44)에 홀의 이동을 제한하고, N￣층(42)과 N층(43)과의 경계근처의 N￣층(42)에 홀이 축적되고, 결과로서 N￣층(42)은 제 29 도에 나타단 다이오드와 같은 캐리어 분포가 된다. 그러므로, N￣층(42)의 캐리어분포는 에미터측상에서 감소하지 않고, 종래의 IGBT에서 처럼, 이 실시예의 IGBT에서의 ON 전압은 종래의 IGBT에서 보다 낮다.
다음, IGBT에서의 ON상태에서 OFF상태로 전향할 때, 에미터전극(51)과 게이트전극(49)과의 사이에 인가된 게이트전압(VGE)을 OV 또는 역바이어스로 하고, 즉, 게이트가 OFF인 후, N형에 반전된 채널영역(523)은 P형으로 되돌아가고, 에미터전극(51)으로 부터의 전자주입을 정지하고, P+콜렉터층(41)으로 부터 N￣층(42)으로의 홀의 주입도 정지한다.
그 후, N￣층(42)에 축적된 전자와 홀은 각각 콜렉터전극(52), 에미터전극(51)을 관통하고, 또한 재결합되어 소멸한다. 이 때 N층(43)은 홍이 에미터전극(51)을 관통해서 가는 경로와 교차해서 배설되지만, ON상태와 같지 않은 OFF 상태에 있어서는 콜렉터전압으로서 고전압, 예컨데, 이 실시예에서의 2000V가 인가된다.
따라서, 배리어로서 이 두께의 N층(43)이 서브하지 않고, 홀의 이동에 영향을 주지 않는다.
그러므로, 오프될 수 있는 전류값으로서 종래의 IGBT와 거의 같은 전류값이 확보되어 저하되지는 않는다.
제4도는 이 실시예의 U형 IGBT, PIN다이오드 및 종래의 U형 IGBT의 ON전압을 시뮬레이션에 의해 비교 검토한 결과를 나타내는 그래프이다. 제 4 도에 있어서, VCE는 콜렉터전압이고, Ic는 콜렉터 전류이다. 비교를 위해, IGBT의 ON전압과 등가인 Vf는 PIN다이오드에 대해서도 계산된다. 이 PIN다이오드에 있어서, 1㎛의 N+은 N￣층에 배설된다.
제4도의 그래프에 나타난 것 처럼, 정격전류로서 전류값 50A/㎠의 ON전압을 비교하면, 다이오드에서는 2.5V, 이 실시예의 N층(43)을 가지는 IGBT에서는 2.7V, N층(43)이 아닌 종래의 IGBT에서는 3.2V 이고, N층(43)이 있는 IGBT의 VCE(SAT)는 다이오드의 Vf와 거의 같은 값을 나타낸다. 상기와 같이, 이 실시예에 있어서, U형 IGBT의 N￣층(42)과 P베이스층(44)과의 사이에 N층(43)을 배설하는 간단한 구성으로 ON전압이 낮고, 턴오프될 수 있는 전류값이 저하되지 않는 U형 IGBT을 얻을 수 있다.
또한, 이 실시예에 있어서, 트렌치(47)의 단부는 N층(43)으로 부터 약간 돌출한다. U형 IGBT의 내압은 트렌치(47) 선단의 코너부(56)부근에서의 전계분포에 의해 결정된다. 따라서, 트렌치(47)의 선단이 N층(43)으로 부터 약간 돌출한 구조에 있으면, 콜렉터전압 인가시의 공핍층이 횡방향으로 연장하고 트렌치(47)의 선단코너부(56) 부근의 전계집중이 완화된다.
특히, 이 시뮬레이션 조건과 같은 콜렉터 전입이 높은 경우에는 이 트렌치(47)의 선단 코너부(56)의 부근의 전계집중의 완화의 영향은 상당히 나타나지 않지만, 콜렉터전압이 비교적 낮은 수백 V정도의 경우에는 적지 않은 영향을 주어 내압을 확보한다.
따라서, 트렌치(47)의 선단이 N층(43)으로 부터 약간 돌출한 구성은 비교적 저압의 소자로 부터 고압의 소자까지 폭이 넓은 전압클라스에 내압을 확보하는 것이 쉬운 U형 IGBT를 제공한다.
다음, 이 실시예의 U형 IGBT의 제조방법의 일례를 설형한다.
제5도 - 제11도는 각 공정에서의 소자를 나타내는 부분단면도이다.
먼저, N+층(61) 및 N￣층(62)은 에피택셜 성장에 의해 P+실리콘기관(60)상에 순차형성된다.
다음, N 형 불순물은 N￣층(62)의 표면에 주입되고, 어닐링이 인가되도록 N형 불순물을 확산하여 N층(63)을 형성한다. 또한, P형 불순물은 N층(63)의 표면에 주입되고, 어닐링이 인가되어 P베이스층(64)을 형성한다.
이 공정에 있어서, N￣층(62), N층(63) 및 P베이스층(64)의 불순물농도가 각각 C2, C3, C4으로 나타나면, C2〈C3〈 C4가 P형 불순물의 주입을 쉽게 하도록 N형 불순물 및 P형 불순물의 주입 및 확산을 행하기 때문에, 제조시간이 단축된다.(제 5 도 참조)
다음, 레지스트는 P베이스층(64)의 표면상에 적층되고, 사진제판공정에 의해 띠모양의 개구의 복수병렬을 형성하고, 레지스트패턴(65)을 마스크로서 P베이스층(64)의 표면에 N형 불순물을 고농도에 주입하고 어넬링에 의해 확산되어, N+에미터영역(66)이 형성된다(제 6 도 참조).
이후, 차단막으로서의 산화막(67)은 P베이스층(64) 및 N+에미터영역(66)의 표면상에 형성되고, 이 산화막(67)에서 N+에미터영역(66) 각각의 표면에 N+에미터영역(66)보다 좁은 폭의 띠모양의 개구를 가지는 실리콘에칭용 마스크가 형성되고, 이 실리콘에칭용 마스크로서 RIE(Reactive Ion Etching)에 의해 에칭을 행하고, N+에미터영역(66) 표면에서 N￣층(62)까지 관통하는 트렌치(68)을 형성한다.(제 7 도 참조).
그후, 에칭에 의해 산화막(67)이 제거된다.
다음, 열산화막(69)은 트렌치(68), P베이스층(64) 및 N+에미터영역(66)의 표면상에 형성되고, N형 불순물로 도프된 폴리실리콘(70)은 P베이스층(64), N+에미터영역(66) 및 트렌치(68)의 표면상에 형성된 산화막(69)상에 적층되어 트렌치(68)를 매입한다.(제 8 도 참조)
다음, 적층된 폴리실리콘(70)는 트렌치(68)에 매설된 폴리실리콘(70)을 남겨두는 트렌치(68)의 개구부까지 에칭된다.(제 9 도 참조)
그후, BPSG(71)는 P베이스층(64) 및 N+에미터영역(66)과의 표면상의 산화막(69) 표면 및 트렌치(68)에 매설된 폴리실리콘(70)의 표면상에 적층된다.(제 10 도 참조)
다음, 레지스트는 BPSG(71)의 표면상에 적층되고, 사진제판공정에 의해, 인접한 트렌치(68)에 상호간의 P베이스층(64) 표면과 N'에미터영역(66)의 일부를 둘러싸고 트렌치(68)에 병렬하는 띠모양의 개구를 가지는 레지스트패턴(72)이 형성되고, 그후 이 레지스트패턴(72)을 마스크로서 BPSG(71) 및 산화막(69)의 에칭을 행하여, 트렌치(68)에 매설된 폴리실리콘(70)의 표면상에 층간절연막을 형성한다.(제 11 도 참조)
그후, 에칭으로 노출된 P베이스층(64)과 N+에미터영역(66)이 단락되도록, P베이스층(64), N+에미터영역(66) 및 층간절연막(71)이 배설된 소자표면상에 Al-Si가 적층되고, 에미터전극(73)과 트렌치(68)의 폴리실리콘(70)에 접속되는 게이트배선과 게이트패드가 동시에 형성된다.(제 12 도 참조)
또한, P+기판(60)의 표면상에 드레인전극이 형성된다.
그러한 제조공정을 채택함으로써, 이 실시예의 U형 IGBT를 낮은 가격에서 제조할 수 있다.
[제 2 실시예]
제13도는 본 발명의 다른 실시예에 따른 U형 IGBT의 부분 평면도이다.
제14도는 제13도에 나타난 일부 셀의 A-A단면에서의 부분 단면도이고,
제15도는 제13도에 나타난 일부 셀의 B-B단면에서의 부분 단면도이다.
제13도는 에미터전극(51) 및 층간절연막(50)을 제거한 상태로 묘사된다.
중괄호로 나타난 2점쇄선간의 영역(C)은 층간 절연막(50)으로 덮여진 영역이다.
제13도, 제14도 및 제15도에 있어서, 이 실시예의 U형 IGBT은 트렌치(47) 사이에 형성된 N+에미터영역(45)의 평면모양이 사닥다리 모양으로 형성되어 있다.
바꿔 말하면, N+에미터영역(45)은 띠모양으로 그곳사이에 삽입된 P베이스영역(44)의 노출면과 병렬로 배열되고, 이 N+에미터영역(45)의 표면에 개구를 가지는 트렌치가 N+에미터영역(45)의 연장방향으로 연장되고, 인접한 게이트전극(49) 상호간의 N+에미터영역(45)은 연결부(55)과 결합되고, 이 연결부(55)와 교대로 P베이스영역(44)의 노출면이 배열되어 있다.
다른 부분의 구성은 제 1 실시예의 U형 IGBT와 같다.
N+에미터영역(45)의 평면모양을 그러한 사닥다리 모양으로 형성함으로써, 에미터전극(51)이 N+에미터영역(45) 및 P베이스영역(44)을 접촉하는 접촉영역을, 연결부(55)에서 얻을 수 있도록, 연결영역을 형성할 때 마스크에러를 고려할 필요가 없다.
즉, 제 11 도에 나타난 레지스트패턴(72)을 형성할 때에 마스크에러에 대한 여분을 고려할 필요가 없게, 셀층간을 짧게 할 수 있고, 제 2 도에 나타난 바와, 게이트전극(49)을 따라 단순히 N+에미터영역(45)을 형성하는 구성과 비교해서, 셀의 미세화가 가능하다.
또한, 접촉영역은 소자의 전면에 밸런스 좋게 배열될 수 있다.
따라서, 소자의 고밀도화가 실현될 수 있어 ON전압을 저감할 수 있고, 또한 각 셀의 동작특성을 소자전체에 균일하게 할 수 있다.
[제 3 실시예]
제16도는 본 발명의 여전히 다른 실시예에 따른 U형 IGBT의 부분 단면도이다.
제16도에 있어서, 이 실시예의 U형 IGBT는 N층(43)과 N￣층(42)과의 경계가 트렌치(47)의 선단보다 깊게 되도록 N층(43)의 두께를 더 두껍게 한다.
다른 구성은 제 1 실시예와 같다.
이 실시예에 있어서, ON상태에서의 N￣층(42)에 주입된 홀은 에미터전극(51)으로 관통하지만, N층(43)에 의해 P베이스층(44)에 홀의 이동이 제한되고, N￣층(42)와 N층(43)과의 경계부근의 N￣층(42)에 홀이 축적되어, 제1실시예에서 처럼, 결과로서 N￣층(42)은 제 29도에 나타난 다이오드와 같은 캐리어분포를 갖고, ON전압이 감소된다.
이 실시예에 있어서, 낮은 저항의 N층(43)이 더 두껍기 때문에 ON전압은 감소된다.
제17도는 N￣층(42)와 N층(43)과의 경계깊이에 관한 내압과 ON전압의 값을 나타내는 그래프이다. 횡축은 소자표면으로 부터의 깊이, 즉, P베이스층(44)의 노출면 또는 N+에미터영역(45)의 표면으로 부터 N￣층(42)과 N층(43)과의 경계까지의 깊이를 나타내고, 좌의 종축은 내압을 나타내고, 우의 종축은 ON전압(VCE(SAT))을 나타낸다.
이 시뮬레이션의 조건은 소자표면, 즉, P베이스층(44)의 노출면 또는 N+에미터영역(45)의 표면으로 부터 N￣층(42)과 N+버퍼층(46)과의 경계까지의 깊이는 약 200㎛이고, N￣층(42)의 불순물농도는 5×1013㎝-3이고, 트렌치(47)의 간격은 4㎛이고, N+에미터영역(45)의 표면으로 부터의 트렌치(47)의 깊이는 8㎛이다.
제17도에 있어서, A-A는 소자표면으로 부터의 P베이스층(44)과 N층(43)과의 경계깊이를 나타내고, 이 라인상의 내압 및 ON전압의 값은 P베이스층(44)과 N층(43)과의 경계깊이와 N￣층(42)와 N층과의 경계깊이가 같은 경우, 즉, N층(43)을 배설하지 않은 경우의 값이다.
제17도로 부터 나타난 것 처럼, VCE(SAT)의 값은 N층(43)의 두께가 두꺼워짐에 따라 저하하고,ON전압은 N층(43)의 두께에 대응해서 저하한다.
그러나, 내압은 N층(43)의 두께의 임계값을 초과할 때, 급격히 저하한다.
이 바람직할 실시예에 있어서, 내압은 N￣층(42)과 N층(43)과의 경계깊이가 트렌치(47)의 저부의 8㎛정도보다 깊이될 때 급격히 저하한다.
따라서, 내압이 허용하는 범위내에서 N층(43)을 보다 두껍게 해서 가능한 낮게 ON전압을 만들 수 있다. 이 실시예에서 처럼, N층(43)과 N￣층(42)과의 경계가 트렌치(47)의 선단보다 깊게 되도록 N층(43)을 배열한 경우, 특히 내압 클라스와 높은 소자의 경우에 유효하게 적용할 수 있다.
즉, OFF상태에 있어서의 콜렉터전압이 높은 경우에, 트렌치(47)의 선단이 P베이스층(44)과 N층(44)과의 경계로 부터 크게 돌출해 있어도 트렌치(47)의 선단코너부(56) 부근에서의 전계집중이 내압저하에 크게 영향을 주지 않는다.
또한, 내압클라스가 높기 때문에, 내압이 급격히 저하하지 않는 정도의 N층(43)의 두께에서는 N층(43)의 두께가 보다 두껍게 되더라도, N층(43)은 ON상태에서 OFF상태로 변할 때의 홀의 이동의 배리어처럼, 턴오프에서의 전류저하에 영향을 주는 것은 없다.
따라서, 이 실시예의 구성은 보다 낮은 ON 전압의 U형 IGBT을 제공할 수 있다.
또한, N층(43)과 N￣층(42)과의 경계가 제 2 바람직한 실시에서 처럼, 사닥다리 모양으로 있는 N+에미터영역(45)의 평면모양의 트렌치(47)의 선단보다도 깊게 되도록 N층(43)이 큰 두께를 갖는 이 실시예의 구성은 소자의 셀밀도를 높게, 또는 소자의 동작특성을 균일하게 하는 것이 가능하다.
[제 4 실시예]
제18도는 본 발명의 또 다른 실시예에 따른 U형 IGBT의 부분 단면도이다.
제18도에 있어서, 이 U형 IGBT은 P+콜렉터층(41)에 접해서 직접 N￣층(42)을 배설하고, 이 N￣층(42)은 콜렉터전압이 인가된 시에 P베이스층(44)으로 부터 연장하는 공핍층보다 두꺼운 그것의 두께를 갖는다. 2000V이상의 고내압클라스의 소자의 경우에 있어서, 전압을 확보하기 위해 N￣층(42)의 두께가 더 두껍게 된다.
따라서, 소자를 구조할 때에 P+기판상에 N￣층(42)을 에피택셜성장으로 형성하는 것은 에피택셜성장에 많은 시간을 요하기 때문에 가격에 있어서는 이점이 없다.
그러므로, N￣실리콘기판을 사용함으로써 제조가격을 감소할 수 있다.
제19도는 제18도의 절연 게이트형 반도체장치의 실시예의 변조예의 부분단면도이다.
제19도는 U형 IGBT에 있어서, N￣층(42)은 P+콜렉터층(41)과 접해서 직접 배설되고, N￣층(42)의 두께는 콜렉터전압이 인가될 때에 P베이스층(44)으로부터 연장하는 공핍층보다 더 두껍게 되고, N층(43)과 N￣층(42)과의 경계가 트렌치(47)의 선단보다 깊게 되도록 N층(43)의 두께를 두껍게 하는 것은 제 18 도의 경우와 동일의 효과가 있다.
이 실시예에 있어서, 또한 제 2 실시예 처럼, 사닥다리 모양으로 N+에미터영역(45)의 평면모양을 형성함으로써, 소자의 셀밀도를 증가시킬 수 있고, 또한 ON전압을 감소시킬 수 있으며, 각 셀의 작동특성을 전소자에서 균일하게 하는 것이 가능하다.
다음, 이 바람직할 실시예의 U형 IGBT의 제조방법의 일례를 설명한다.
제20도는 이 바람직할 실시예의 U형 IGBT의 제조방법의 제조공정에 있어서의 소자를 나타내는 부분 단면도이다. 여기에서는 제 1 바람직할 실예에 나타난 제조방법의 각 공정와 다른 부분을 나타낸다.
먼저, P형 불순물은 N￣실리콘기판(62)의 1개의 주면에 주입되고, 확산을 위해 어닐링이 인가되어 P+콜렉터층(60)을 형성한다(제20도 참조).
다음, N 불순물은 N￣실리콘기판(62)의 다른 주면에 주입되고, N형불순물을 확산하기 위해 어닐링이 인가되어 N층(63)을 형성한다. 또한, P형 불순물은 N층(63)의 표면에 주입되고, P베이스층(64)을 형성하도록 어닐링된다(제5도 참조).
이 후의 P베이스층(64)의 표면에 N+에미터영역(66)을 형성하는 공정의 소자제조의 공정은 제 1 실시예에 있어서의 제6도후의 공정과 동일하다.
제21도는 이 실시예의 U형 IGBT의 변형예의 제조공정에 있어서의 소자를 나타내는 부분 단면도이다. 제20도의 제조방법에서는 P+콜렉터층(41)에 인접해서 직접 N￣층(42)을 배설한 경우의 제조방법에 대해 설명했지만, N+버퍼층(46)은 P+콜렉터층(41)과 N￣층(42)과의 사이에 배설되어도 된다. 제21도는 이경우에 있어서의 제조방법을 나타낸다.
제21도에 있어서, N형 불순물은 N￣실리콘기판(62)의 1개의 주면에 주입되고, N형 불순물을 확산을 위해 어닐링이 인가된 후 N+층(61)을 형성한다.
또한, P형 불순물은 N+층(61)의 표면에 주입되고 어닐링이 인가된 후 P+층(60)을 형성한다.(제21도참조) 다음, N형 불순물은 N￣실리콘기판(62)의 다른 주면에 주입되고, N형 불순물을 확산을 위해 어닐링이 인가된 후 N층(63)을 형성한다.
또한, P형 불순물은 N층(63)의 표면에 주입되고, 어닐링이 인가된 후 P베이스층(64)을 형성한다(제5도 참조).
이 후의 P베이스층(64)의 표면에 N+에미터영역(66)을 형성하는 공정의 소자제조의 공정은 제 1 실시예에 있어서의 제 6 도후의 공정과 동일하다.
이 실시예의 제조 프로세서에 있어서, N￣층(62), N층(63) 및 P베이스층(64)의 불순물농도를 각각
C2,C3및 C4로 가정하여, 이들의 관계가 C2〈C3〈 C4로 되도록 N형 불순물 및 P형 불순물의 주입확산을 행하는 것은 P형 불순물의 주입을 쉽게 하고, 제 1 실시예에서 처럼, 제조시간을 단축한다. 상기 설명되었던 것처럼, 이 실시예에 있어서의 N￣실리콘기판을 사용함으로써 제조가격을 줄일 수 있다.
[제 5 실시예]
제 22 도는 본발명의 또 다른 실시예에 따른 U형 IGBT의 부분 단면도이다.
제 22 도에 있어서, N+버퍼층(46)은, P+콜렉터층(41)의 일부를 관통해서 노출되고, 이 N+버퍼층(46)의 노출면과 P+콜렉터층(41)의 표면이 콜렉터전극(52)과 각각 접촉해서 단락된다.
IGBT가 ON 상태에서 OFF상태로 변할 때, 에미터전극(51)으로 부터의 전자의 주입이 정지하고, P+콜렉터층(41)에서 N￣층(42)으로의 홀의 주입도 정지한 후, N￣층(42)에 축적된 전자의 일부는 콜렉터전극(52)으로 통과한다. 이 때, N+버퍼층(46)의 노출면과 콜렉터전극(52)이 단락되면, 전자는 신속히 콜렉터전극(52)에 이동할 수 있다.
이 이동속도는 스위칭속도에 영향을 주고, U형 IGBT의 턴오프의 속도를 증가시킬 수 있다.
제23도는 이 실시예의 변조예인 U형 IGBT의 부분 단면도 이다.
이것은 제 4 실시예의 보다 두꺼운 N￣층(42)의 소자에 적용된 예를 나타낸다.
제23도에 있어서, N￣층(42)은 P+콜렉터층(41)의 일부를 관통해서 노출되고, 이 N￣층(42)의 노출면과 P+콜렉터층(41)의 표면은 콜렉터전극(52)에 각각 접촉해서 단락된다.
이 경우에 있어서, 제 22 도의 실시예에서 처럼, U형 IGBT가 턴오프일 때, N￣층(42)에 축적된 전자는 콜렉터전극(52)에 신속히 이동할 수 있다.
따라서, U형 IGBT의 턴오프의 속도를 감소시킬 수 있다.
이 실시예에서 처럼, N+버퍼층(46) 또는 N￣층(42)이 P+콜렉터층(41)의 일부를 관통해서 노출면을 가지고 있는 U형 IGBT는 제 4 실시예에서 설명된 N￣실리콘기판을 사용하는 제조방법을 채택함으로써, 낮은 가격에서 제조될 수 있다.
다음, 이 실시예의 U형 IGBT의 제조방법의 일례를 설명한다.
제24도는 이 실시예의 U형 IGBT의 제조공정에 있어서의 소자의 부분 단면도이다.
제 4 실시예에 나타난 제조방법의 공정과 다른 부분을 나타내고 있다.
제24도에 있어서, 먼저, N형 불순물은 N￣실리콘기판(62)의 1개의 주면에 주입되고, N형 불순물을 확산하기 위해 어닐링을 인가한 후, N+층(61)을 형성한다.
다음, 레지스트는 N+층(61)의 표면상에 적층되고, 일부개구를 가지는 레지스트패턴(80)는 사진제판공정에 의해 형성되고, P형 불순물은 레지스트패턴(80)을 마스크로서 N+층(61)의 표면의 고농도에 주입되어 어닐링에 의해 확산되고, N+층(61)의 일부표면을 노출면으로서 남겨 둔 후, P+콜렉터층(60)을 선택적으로 형성한다.
N￣실리콘기판(62)의 다른 주면에 N층(63)을 형성하는 공정 이후의 공정은 제 4 실시예와 동일하다. 제 25 도는 이 실시예의 U형 IGBT의 변형예의 제조공정에 있어서의 소자의 부분 단면도이다. 제 25 도의 제조방법에서는 N￣실리콘기판(62)의 1개의 주면에 레지스트를 적층하고, 일부 개구를 가지는 레지스트패턴(80)는 사진제판공정에 의해 형성되고, 레지스트패턴(80)을 마스크로서 N￣실리콘기판(62)의 1개의 주면에 P형 불순물을 고농도에 주입하여 어닐링에 의해 확산하고, N￣실리콘기판(62)의 일부표면을 노출면으로서 남겨 둔 후, P+콜렉터층(60)을 선택적으로 형성한다.
N￣실리콘기판(62)의 다른 주면에 N층(63)을 형성하는 공정 이후의 공정은 제 4 실시예와 동일하다. 이같은 제조방법에 의해, N+버퍼층(46) 또는 N￣층(42)이 P+콜렉터층(41)의 일부를 관통해서 노출면을 가지고 있는 U형 IGBT을 낮은 가격에서 제조할 수 있다.
이 방법으로, 본 발명은 상기 설명에 있어서의 N채널의 U형 IGBT에 대해 설명되었지만, P 채널의 U형 IGBT에 본발명을 적용할 수 있는 것은 당연한 일이다.
이 발명을 상세히 설명했지만, 상기 설명은 모든 관점에 예시적인 것이지 한정적인 것이 아니다.
다수의 다른 변형 및 변화는 이 발명의 범위로 부터 출발하지 않고 고안될 수 있다는 것을 이해한다.
Claims (21)
- 제 1 및 제 2 주면을 가지는 제 1 도전형의 제 1 반도체층과, 상기 제 1 반도체층의 제 1 주면상에 배설된 낮은 불순물 농도의 제 2 도전형의 제 2 반도체층과, 상기 제 2 반도체층의 표면상에 밀접해서 배설되고, 상기 제 2 반도체층의 불순물농도보다 높은 불순물 농도의 제 2 도전형의 제 3 반도체층과, 상기 제 3 반도체층의 표면상에 밀접해서 배설된 제 1 도전형의 제 4 반도체층과, 상기 제 4 반도체층의 표면에 선택적으로 배설된 제 2 도전형의 제 5 반도체층과, 상기 제 5 반도체층의 표면에 개구를 갖고, 상기 제 5 반도체층의 표면으로 부터 적어도 상기 제 4 반도체층을 관통하는 깊이를 가지는 트렌치와, 상기 트렌치의 내벽에 배설된 절연막과 상기 절연막을 통해서 상기 제 4 반도체층과 대향해서 상기 트렌치내에 배설된 제어전극과 상기 제 4 및 5 반도체층의 표면상에 배설된 제 1 주전극과, 상기 제 1 반도체층의 제 2 주면상에 배설된 제 2 주전극을 구비하는 절연 게이트형 반도체장치.
- 제 1 항에 있어서, 상기 트렌치는 상기 제 3 반도체층을 관통하고, 상기 제 2 반도체층에 달하는 깊이를 가진 절연 게이트형 반도체 장치.
- 제 1 항에 있어서, 상기 트렌치는 상기 제 3 반도체층에 달하는 깊이를 가진 절연 게이트형 반도체 장치.
- 제 3 항에 있어서, 상기 트렌치의 저부와 상기 제 2 반도체층 사이의 상기 제 3 반도체층의 두께는 두께의 증가로 상기 절연게이트형 반도체장치의 내압의 급격한 감소가 나타나는 임계 두께이하인 절연게이트형 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 반도체층은 상기 제 1 반도체층을 관통하고, 상기 제 1 반도체층의 제 2 주면에 일부 노출되는 절연 게이트형 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 반도체층의 불순물 농도보다 높은 불순물농도의 제 2 도전형의 제 6 반도체층은 상기 제 1 반도체층과 상기 제 2 반도체층과의 사이에 배설되는 절연 게이트형 반도체 장치.
- 제 6 항에 있어서, 상기 제 6 반도체층은 상기 제 1 반도체층을 관통하고, 상기 제 1 반도체층의 제 2 주면에 일부 노출되는 절연게이트형 반도체장치.
- 제 1 항에 있어서, 상기 트렌치는 나란히 배열된 복수의 트렌치를 포함하고, 상기 제 4 반도체층의 일부 노출면은 서로 인접한 상기 트렌치의 사이에 삽입되어 배설되는 절연게이트형 반도체장치.
- 제 8 항에 있어서, 상기 제 4 반도체층의 노출면은 상기 제 5 반도체층의 일부에 의해 복수의 노출면으로 분리되고, 상기 복수의 노출면은 상기 트렌치를 따라 상기 제 5 반도체층의 일부와 교대로 배설되는 절연게이트형 반도체장치.
- 제 1 및 제 2 주면을 한정하고 제 1 도전형의 제 1 반도체층 및 저불순물농도의 제 2 도전형의 제 2 반도체층을 갖고, 상기 제 1 반도체층은 상기 제 1 주면에 노출되고 상기 제 2 반도체층은 상기 제 2 주면에 노출되는 반도체기판을 형성하는 기판형성 공정과, 상기 반도체기판의 상기 제 2 주면에 상기 제 2 반도체층의 불순물농도보다 높은 불순물농도로 제 2 도전형의 불순물을 주입 확산하여 상기 제 2 반도체층의 표면부분에 제 2 도전형의 제 3 반도체층을 형성하는 제 1 주입공정과, 상기 제 3 반도체층의 표면에 제 1 도전형의 불순물을 주입 확산하여 상기 제 3 반도체층의 표면부분에 상기 제 1 도전형의 제 4 반도체층을 형성하는 제 2 주입공정과, 상기 제 4 반도체층의 표면상에 상기 제 4 반도체층의 표면에 선택적으로 개구를 가지는 레지스트패턴을 형성하고, 이 레지스트패턴을 마스크로서 제 2 도전형의 불순물을 주입 확산하여 상기 제 4 반도체층의 표면부분에 제 2 도전형의 제 5 반도체층을 선택적으로 형성하는 제 3 주입공정과, 상기 제 4 반도체층의 표면 및 상기 제 5 반도체층의 표면상에 상기 제 5 반도체층 표면의 일부를 둘러싼 개구를 가지는 차단막을 형성하고, 적어도 상기 제 4 반도체층을 관통하는 깊이를 가진 트렌치를 형성하도록 이 차단막을 마스크로서 상기 반도체기판을 선택적으로 제거하고, 그후 상기 차단막을 제거하는 제 1 제거공정과, 상기 트렌치, 상기 제 4 반도체층 및 상기 제 5 반도체층의 표면상에 절연막을 형성하는 제 1 공정과, 상기 트렌치를 매설하도록 상기 절연막상에 도전체를 적층하는 제 1 적층공정과, 적층된 상기 도전체를 상기 트렌치의 개구부까지 균일하게 제거하고, 상기 트렌치내의 도전체를 제어전극으로서 남겨 두는제 2 제거공정과, 상기 절연막 표면상 및 트렌치에 매설된 도전체 표면상에 절연층을 적층하는 제 2 적층공정과, 상기 절연층 표면상에 상기 제 4 반도체층표면 및 제 5 반도체층표면의 일부를 둘러싼 개구를 가지는 레지스트패턴을 형성하고, 이 레지스트패턴을 마스크로서 상기 절연층 및 상기 절연막을 선택적으로 제거하는 제 3 제거공정과, 제 3 제거공정에 의해 노출된 상기 제 4 및 제 5 반도체층의 표면상에 도전체를 적층하여 제 1 주전극을 형성하는 공정과, 상기 반도체기판의 상기 제 1 주면상에 도전체를 적층하여 제 2 주전극을 형성하는 공정을 구비하는 절연게이트형 반도체장치의 제조방법.
- 제 10 항에 있어서, 상기 트렌치는 상기 제 1 제거공정에 있어서, 상기 제 3 반도체층을 관통하는 깊이로 형성되는 절연게이트형 반도체 장치의 제조방법.
- 제 10항에 있어서, 상기 트렌치는 제 1 제거공정에 있어서, 상기 제 3 반도체층에 달하는 깊이로 형성되는 절연게이트형 반도체장치의 제조방법.
- 제 12 항에 있어서, 상기 제 1 제거공정에 있어서, 상기 트렌치의 저부와 상기 제 2 반도체층 사이의 상기 제 3 반도체층이 두께의 증가로 상기 절연게이트형 반도체 장치의 내압의 급속한 감소가 나타나는 임계 두께이하로 되는 깊이로 형성되는 절연게이트형 반도체 장치의 제조방법.
- 제 10 항에 있어서, 상기 기판 형성공정은 2개의 주면을 가지는 제 1 도전형의 반도체기판을 준비하는 공정과, 상기 반도체기판의 주면중의 하나에 에피택셜성장에 의해 저불순물농도의 제 2 도전형의 반도체 층을 적층하여 상기 제 2 반도체층을 형성하는 공정을 구비한 절연게이트형 반도체장치.
- 제 10항에 있어서, 상기 기판형성 공정으로 2개의 주면을 가지는 저불순물농도의 제 2 도전형의 반도체기판을 준비하는 공정과, 상기 반도체기판의 주면중의 하나에 제1도전형의 불순물을 주입하는 공정과, 상기 1개의 주면에 주입된 상기 불순물을 확산하여 제 1 도전형의 상기 제 1 반도체층을 형성하는 공정을 구비한 절연 게이트형 반도체 장치.
- 제 15 항에 있어서, 제 1 도전형의 불순물을 주입하는 상기 공정은 상기 반도체기판의 상기 1개의 주면상에 선택적으로 형성된 개구부를 가지는 레지스트패턴을 형성하는 공정과, 상기 1개의 주면상에 형성된 제지스트패턴을 마스크로서 상기 반도체의 상기 1개의 주면에 제 1 도전형의 불순물을 선택적으로 주입하는 공정을 구비한 절연 게이트형 반도체장치의 제조방법.
- 제 10 항에 있어서, 상기 기판형성 공정에서 형성된 상기 반도체기판은 상기 제 1 반도체층과 상기 제 2 반도체층과의 사이에 삽입된 고불순물 농도의 제 2 도전형의 제 6 반도체층을 더 구비한 절연 게이트형 반도체장치의 제조방법.
- 제 17 항에 있어서, 상기 기판형성 공정은 2개의 주면을 가지는 제 1 도전형의 반도체기판을 준비하는 공정과, 상기 반도체기판의 주면중의 하나에 에피택셜셩장에 의해 상기 제 6 반도체층과 상기 제 2 반도체층을 순차형성하는 공정을 구비한 절연게이트형 반도체 장치의 제조방법.
- 제 17 항에 있어서, 상기 기판형성 공정은 2개의 주면을 가지는 저불순물농도의 제 2 도전형의 반도체기판을 준비하는 공정과, 상기 반도체기판의 주면중의 하나에 제 2 도전형의 불순물을 주입 확산해서 제 6 반도체장치를 형성하는 공정과, 상기 제 6 반도체층의 표면에 제 1 도전형의 불순물을 주입 확산하여 상기 제 1 반도체층을 형성하는 공정을 구비한 절연게이트형 반도체 장치의 제조방법.
- 제 19 항에 있어서, 상기 제 1 반도체층의 상기 형성공정은 상기 제 6 반도체층의 표면상에 선택적으로 형성된 개구부를 가지는 레지스트패턴을 형성하는 공정과, 상기 제 6 반도체층의 표면상에 형성된 상기 레지스트패턴을 마스크로서 상기 제 6 반도체층의 표면에 제 1 도전형의 불순물을 선택적으로 주입하는 공정과 상기 제 6 반도체층의 표면에 선택적으로 주입된 상기 불순물을 확산하는 공정을 구비한 절연게이트형 반도체장치의 제조방법.
- 제 10 항에 있어서, 상기 제 2 반도체층, 상기 제 3 반도체층 및 상기 제 4 반도체층의 불순물농도가 C2, C3, C4로 각각 취하게 되면, 상기 제 1 주입공정 및 상기 제 2 주입공정은 이것 의 관계가 C2〈 C3〈 C4이도록 행해지는 절연게이트형 반도체 장치의 제조방법.
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