DE102016118012A1 - Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements - Google Patents

Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements Download PDF

Info

Publication number
DE102016118012A1
DE102016118012A1 DE102016118012.2A DE102016118012A DE102016118012A1 DE 102016118012 A1 DE102016118012 A1 DE 102016118012A1 DE 102016118012 A DE102016118012 A DE 102016118012A DE 102016118012 A1 DE102016118012 A1 DE 102016118012A1
Authority
DE
Germany
Prior art keywords
region
section
semiconductor device
doping
common
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102016118012.2A
Other languages
English (en)
Inventor
Stephan Voss
Alexander Breymesser
Hans-Joachim Schulze
Yvonne Gawlina
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102016118012.2A priority Critical patent/DE102016118012A1/de
Priority to US15/708,209 priority patent/US10153339B2/en
Publication of DE102016118012A1 publication Critical patent/DE102016118012A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8611Planar PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein Halbleiterbauelement umfasst eine gemeinsame Dotierungsregion, die sich innerhalb eines Halbleitersubstrats des Halbleiterbauelements befindet. Die gemeinsame Dotierungsregion umfasst einen ersten Abschnitt. Eine maximale Dotierungskonzentration innerhalb des ersten Abschnitts ist höher als 1·1015 cm–3. Die gemeinsame Dotierungsregion umfasst einen zweiten Abschnitt. Eine minimale Dotierungskonzentration innerhalb des zweiten Abschnitts ist geringer als 50% der maximalen Dotierungskonzentration innerhalb des ersten Abschnitts der gemeinsamen Dotierungsregion. Die gemeinsame Dotierungsregion umfasst einen dritten Abschnitt. Eine minimale Dotierungskonzentration innerhalb des dritten Abschnitts ist um mehr als 30% höher als die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts. Der zweite Abschnitt der gemeinsamen Dotierungsregion befindet sich vertikal zwischen dem ersten Abschnitt der gemeinsamen Dotierungsregion und dem dritten Abschnitt der gemeinsamen Dotierungsregion.

Description

  • Technisches Gebiet
  • Ausführungsbeispiele beziehen sich auf Konzepte für Leistungshalbleiterbauelemente und insbesondere auf Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen.
  • Hintergrund
  • Eine hohe Durchbruchspannung und geringer Leckstrom sind für viele Halbleiterbauelemente wünschenswert. Zum Beispiel sind Leistungshalbleiterbauelemente häufig entworfen, um mehrere hundert Volt zu blockieren, während die Leckströme gering bleiben sollten.
  • Zusammenfassung
  • Es kann ein Bedarf bestehen zum Bereitstellen eines verbesserten Konzeptes für Halbleiterbauelemente, das es ermöglicht, Leckströme zu reduzieren und/oder eine Durchbruchspannung von Halbleiterbauelementen zu erhöhen.
  • Ein solcher Bedarf kann durch den Gegenstand der Ansprüche erfüllt sein.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, umfassend eine gemeinsame Dotierungsregion, die sich innerhalb eines Halbleitersubstrats des Halbleiterbauelements befindet. Die gemeinsame Dotierungsregion umfasst einen ersten Abschnitt. Eine maximale Dotierungskonzentration innerhalb des ersten Abschnitts ist höher als 1·1015 cm–3. Die gemeinsame Dotierungsregion umfasst einen zweiten Abschnitt. Eine minimale Dotierungskonzentration innerhalb des zweiten Abschnitts ist geringer als 50% der maximalen Dotierungskonzentration innerhalb des ersten Abschnitts der gemeinsamen Dotierungsregion. Die gemeinsame Dotierungsregion umfasst einen dritten Abschnitt. Eine minimale Dotierungskonzentration innerhalb des dritten Abschnitts ist um mehr als 30% höher als die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts. Zumindest ein Teil des zweiten Abschnitts der gemeinsamen Dotierungsregion befindet sich vertikal zwischen dem ersten Abschnitt der gemeinsamen Dotierungsregion und dem dritten Abschnitt der gemeinsamen Dotierungsregion.
  • Einigen Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements. Das Verfahren umfasst ein Bilden eines ersten Abschnitts einer gemeinsamen Dotierungsregion, die sich innerhalb eines Halbleitersubstrats des Halbleiterbauelements befindet. Eine maximale Dotierungskonzentration innerhalb des ersten Abschnitts ist höher als 1·1015 cm–3. Die gemeinsame Dotierungsregion umfasst einen zweiten Abschnitt. Eine minimale Dotierungskonzentration innerhalb des zweiten Abschnitts ist geringer als 50% der maximalen Dotierungskonzentration innerhalb des ersten Abschnitts der gemeinsamen Dotierungsregion. Die gemeinsame Dotierungsregion umfasst einen dritten Abschnitt. Eine minimale Dotierungskonzentration innerhalb des dritten Abschnitts ist um mehr als 30% höher als die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts. Zumindest ein Teil des zweiten Abschnitts der gemeinsamen Dotierungsregion befindet sich vertikal zwischen dem ersten Abschnitt der gemeinsamen Dotierungsregion und dem dritten Abschnitt der gemeinsamen Dotierungsregion.
  • Kurze Beschreibung der Figuren
  • Einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren werden nachfolgend nur beispielhaft und Bezug nehmend auf die beiliegenden Figuren beschrieben, in denen
  • 1 einen schematischen Querschnitt eines Halbleiterbauelements zeigt;
  • 2 ein schematisches Diagramm einer Dotierungskonzentration innerhalb einer gemeinsamen Dotierungsregion eines Halbleiterbauelements zeigt;
  • 3 einen schematischen Querschnitt eines Halbleiterbauelements zeigt, umfassend eine vertikale Transistoranordnung; und
  • 4 ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements zeigt.
  • Detaillierte Beschreibung
  • Verschiedene Ausführungsbeispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Ausführungsbeispiele dargestellt sind. In den Figuren kann die Dicke der Linien, Schichten und/oder Regionen der Klarheit halber übertrieben sein.
  • Während Abänderungen und alternative Formen von Ausführungsbeispielen möglich sind, werden Ausführungsbeispiele davon dementsprechend in den Figuren beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Ausführungsbeispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz Ausführungsbeispiele alle in den Rahmen der Offenbarung fallenden Modifikationen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Ziffern auf gleiche oder ähnliche Elemente.
  • Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt” mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Ausdrücke sollen auf gleichartige Weise ausgelegt werden (z. B. „zwischen” gegenüber „direkt zwischen” etc.).
  • Die hier verwendete Terminologie bezweckt nur das Beschreiben bestimmter Ausführungsbeispiele und soll nicht begrenzend für Ausführungsbeispiele sein. Nach hiesigem Gebrauch sollen die Singularformen „ein, eine” und „das, der, die” auch die Pluralformen umfassen, sofern aus dem Zusammenhang nicht eindeutig etwas anderes hervorgeht. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „aufweist” und/oder „aufweisend” bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Komponenten angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausschließen.
  • Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Ausführungsbeispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern Definierten, als eine Bedeutung besitzend ausgelegt werden sollen, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht. Sollte die vorliegende Offenbarung einem Ausdruck jedoch eine bestimmte Bedeutung geben, die von einer Bedeutung abweicht, wie sie ein Durchschnittsfachmann üblicherweise versteht, soll diese Bedeutung in dem spezifischen Kontext, in dem diese Definition hier gegeben ist, berücksichtigt werden.
  • 1 zeigt einen schematischen Querschnitt eines Halbleiterbauelements 100, umfassend eine gemeinsame Dotierungsregion, die sich innerhalb eines Halbleitersubstrats des Halbleiterbauelements befindet. Die gemeinsame Dotierungsregion umfasst einen ersten Abschnitt 110. Eine maximale Dotierungskonzentration innerhalb des ersten Abschnitts 110 ist höher als 1·1015 cm–3. Die gemeinsame Dotierungsregion umfasst einen zweiten Abschnitt 120. Eine minimale Dotierungskonzentration innerhalb des zweiten Abschnitts 120 ist geringer als 50% (oder geringer als 40%, geringer als 30%, geringer als 20%, geringer als 10%, geringer als 1%, geringer als 0,1%) der maximalen Dotierungskonzentration innerhalb des ersten Abschnitts der gemeinsamen Dotierungsregion. Die gemeinsame Dotierungsregion umfasst einen dritten Abschnitt 130. Eine minimale Dotierungskonzentration innerhalb des dritten Abschnitts 130 ist um mehr als 30% (oder mehr als 50%, mehr als 100%) höher als die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts 120. Zumindest ein Teil des zweiten Abschnitts 120 der gemeinsamen Dotierungsregion befindet sich vertikal zwischen dem ersten Abschnitt 110 der gemeinsamen Dotierungsregion und dem dritten Abschnitt 130 der gemeinsamen Dotierungsregion.
  • Der erste Abschnitt mit einer erhöhten Dotierungskonzentration kann eine vertikale und/oder laterale Ausdehnung einer Raumladungsregion in Richtung eines Randes des Halbleiterbauelements oder einer Oberfläche des Halbleiterbauelements (z. B. zumindest in einem Sperrzustand des Halbleiterbauelements) vermeiden oder reduzieren. Auf diese Weise kann die Durchbruchspannung des Halbleiterbauelements erhöht werden und/oder ein Leckstrom kann reduziert werden.
  • Zum Beispiel ist die gemeinsame Dotierungsregion ein Abschnitt des Halbleitersubstrats, der einen einzelnen (ersten) Leitfähigkeitstyp (z. B. n-dotiert oder p-dotiert) aufweist. Folglich weisen der erste Abschnitt, der zweite Abschnitt und der dritte Abschnitt der gemeinsamen Dotierungsregion den gleichen Leitfähigkeitstyp auf.
  • Zum Beispiel kann sich der erste Abschnitt 110 der gemeinsamen Dotierungsregion an einer Vorderseitenoberfläche des Halbleitersubstrats befinden. Zum Beispiel kann sich der erste Abschnitt 110 der gemeinsamen Dotierungsregion vertikal von einer Vorderseitenoberfläche des Halbleitersubstrats zu einer Distanz von weniger als 20 μm (oder weniger als 15 μm, weniger als 10 μm, weniger als 5 μm) von der Vorderseitenoberfläche des Halbleitersubstrats erstrecken. Alternativ kann sich der erste Abschnitt 110 näher an der Vorderseitenoberfläche des Halbleitersubstrats befinden, aber mit einer vertikalen Distanz zu der Vorderseitenoberfläche des Halbleitersubstrats. Zum Beispiel kann eine vertikale Distanz zwischen der Vorderseitenoberfläche des Halbleitersubstrats und dem ersten Abschnitt 110 größer sein als 100 nm (oder größer als 500 nm, größer als 1 μm, größer als 5 μm).
  • Zum Beispiel kann die maximale Dotierungskonzentration innerhalb des ersten Abschnitts 110 höher sein als 1·1015 cm–3 (oder höher als 2·1015 cm–3, höher als 5·1015 cm–3, höher als 1·1016 cm–3). Zum Beispiel kann die maximale Dotierungskonzentration innerhalb des ersten Abschnitts 110 geringer sein 1·1017 cm–3 (oder geringer als 5·1016 cm–3, geringer als 1·1016 cm–3).
  • Zum Beispiel kann der ersten Abschnitt 110 der gemeinsamen Dotierungsregion eine (durchschnittliche) Dicke von mehr als 400 nm (oder mehr als 500 nm, mehr als 800 nm, mehr als 1 μm, mehr als 2 μm, mehr als 3 μm) aufweisen. Der erste Abschnitt 110 der gemeinsamen Dotierungsregion kann eine (durchschnittliche) Dicke von weniger als 5 μm (oder weniger als 4 μm, weniger als 3 μm, weniger als 2 μm, weniger als 1 μm) aufweisen.
  • Zum Beispiel kann der erste Abschnitt 110 einen aktiven Bereich des Halbleiterbauelements lateral umgeben. Der erste Abschnitt 110, der den aktiven Bereich lateral umgibt, kann eine Ausdehnung der Raumladungsregion in Richtung des Randes des Halbleitersubstrats vermindern (deter). Zum Beispiel kann sich der erste Abschnitt der gemeinsamen Dotierungsregion zumindest teilweise in einer Randabschlussregion des Halbleitersubstrats befinden. Zum Beispiel kann sich der erste Abschnitt 110 lateral über mehr als 50% (oder mehr als 60%, mehr als 70%, mehr als 80%, mehr als 90%) einer Randabschlussregion des Halbleitersubstrats erstrecken. Zum Beispiel kann sich der erste Abschnitt 110 lateral über die gesamte Randabschlussregion erstrecken.
  • Zum Beispiel kann sich der erste Abschnitt der gemeinsamen Dotierungsregion einzig in der Randabschlussregion des Halbleiterbauelements befinden. Alternativ kann sich ein Teil des ersten Abschnitts in der Randabschlussregion des Halbleiterbauelements befinden, und ein Teil des ersten Abschnitts kann sich in einer aktiven Region/Zellregion des Halbleiterbauelements, z. B. an einem äußeren Rand der aktiven Region/Zellregion befinden. Zum Beispiel kann der erste Abschnitt durch eine Implantation von Dotierstoffen über das gesamte Halbleitersubstrat (z. B. Deck-Implantation) oder durch eine maskierte Implantation gebildet werden. Zum Beispiel kann eine Dotierungskonzentration, die durch das Bilden des ersten Abschnitts verursacht ist, unter Dotierungskonzentrationen von Dotierungsregionen (z. B. Body-Dotierungsregion und Source-Dotierungsregion) von elektrischen Elementstrukturen innerhalb der Zellregion des Halbleitersubstrats sein. Zum Beispiel kann der ersten Abschnitt durch Implantieren von zumindest einem von Phosphorionen (chem. Symbol P), Arsenionen (As) und Antimonionen (Sb) gebildet werden.
  • Zum Beispiel kann eine lateral Distanz zwischen dem ersten Abschnitt 110 und einem Rand des Halbleitersubstrats größer sein als 1 μm (oder größer als 2 μm, größer als 5 μm, größer als 10 μm). Alternativ kann sich der erste Abschnitt 110 von einem Rand des Halbleitersubstrats nach innen erstrecken. Zum Beispiel kann eine laterale Distanz zwischen dem ersten Abschnitt 110 und einer aktiven Region/Zellregion des Halbleiterbauelements größer sein als 1 μm (oder größer als 2 μm, größer als 5 μm, größer als 10 μm).
  • Zum Beispiel kann der erste Abschnitt 110 der gemeinsamen Dotierungsregion eine laterale (minimale) Breite von zumindest 5 μm (zumindest 8 μm, zumindest 10 μm, zumindest 15 μm, zumindest 20 μm, zumindest 50 μm, zumindest 100 μm) aufweisen. Eine laterale Breite von zumindest 5 μm kann die Ausdehnung der Raumladungsregion ausreichend unterdrücken.
  • Zum Beispiel kann die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts 120 geringer sein als 3·1014 cm–3 (oder geringer als 2·1014 cm–3, geringer als 1·1014 cm–3, geringer als 5·1013 cm–3, geringer als 1·1013 cm–3, geringer als 8·1012 cm–3, geringer als 5·1012 cm–3, geringer als 3·1012 cm–3). Zum Beispiel kann die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts 120 höher sein als 1·1012 cm–3 (oder höher als 2·1012 cm–3, höher als 5·1012 cm–3, höher als 1·1013 cm–3, höher als 5·1013 cm–3, höher als 1·1014 cm–3).
  • Zum Beispiel kann eine Dotierungskonzentration innerhalb des zweiten Abschnitts 120 vertikal in Richtung einer Rückseite des Halbleitersubstrats zunehmen. Zum Beispiel kann eine Dotierungskonzentration innerhalb des zweiten Abschnitts 120 vertikal von einem Teilabschnitt des zweiten Abschnitts, der sich vertikal näher an der Vorderseite des Halbleitersubstrats befindet, zu einem Teilabschnitt des zweiten Abschnitts 120, der sich vertikal näher an einer Rückseitenoberfläche des Halbleitersubstrats befindet, zunehmen. Zum Beispiel kann die Dotierungskonzentration innerhalb des zweiten Abschnitts um 30% zwischen der minimalen Dotierungskonzentration innerhalb des zweiten Abschnitts 120 und einer Grenze zwischen dem zweiten Abschnitt 120 und dem dritten Abschnitt 130 zunehmen. Zum Beispiel kann die Dotierungskonzentration innerhalb des zweiten Abschnitts um mehr als (oder zumindest) 30% (z. B. 30%, 40%) oder mehr als (oder zumindest) 50% (z. B. 50%, 60%, 80%), oder mehr als (oder zumindest) 100% (z. B. 100%, 200%), oder mehr als (oder zumindest) einen Faktor 3 (z. B. einen Faktor 3, einen Faktor 5, einen Faktor 8), oder mehr als (oder zumindest) einen Faktor 10 (z. B. einen Faktor 10, einen Faktor 20, einen Faktor 50) zwischen der minimalen Dotierungskonzentration innerhalb des zweiten Abschnitts 120 und einer Grenze zwischen dem zweiten Abschnitt 120 und dem dritten Abschnitt 130 zunehmen.
  • Die abnehmende Dotierungskonzentration innerhalb des zweiten Abschnitts 120 kann durch Diffusion von Wasserstoff und/oder Leerstellen in Richtung der Oberfläche des Halbleitersubstrats verursacht sein. Der Wasserstoff kann aus dem Halbleitersubstrat ausdiffundieren oder kann sich an der Oberfläche des Halbleitersubstrats ansammeln.
  • Leerstellen, die die Oberfläche des Halbleitersubstrats erreichen, können effizienter rekombinieren als innerhalb des Halbleitersubstrats. Daher können weniger wasserstoffbezogene Donatoren nahe der Oberfläche erzeugt werden, was zu der abnehmenden Dotierungskonzentration innerhalb des zweiten Abschnitts 120 führt.
  • Zum Beispiel kann sich der dritte Abschnitt 130 der gemeinsamen Dotierungsregion vertikal von einer Distanz von mehr als 10 μm (oder mehr als 20 μm, mehr als 25 μm, mehr als 30 μm, mehr als 40 μm, mehr als 50 μm, mehr als 80 μm) von einer Vorderseitenoberfläche des Halbleitersubstrats in Richtung einer Rückseitenoberfläche des Halbleitersubstrats erstrecken. Zum Beispiel kann sich der zweite Abschnitt 120 vertikal von dem ersten Abschnitt zu einer Distanz von mehr als 25 μm (oder mehr als 30 μm, mehr als 40 μm, mehr als 50 μm, mehr als 80 μm) von einer Vorderseitenoberfläche des Halbleitersubstrats erstrecken. Zum Beispiel kann sich der zweite Abschnitt 120 vertikal von dem ersten Abschnitt zu dem dritten Abschnitt erstrecken. Zum Beispiel kann sich der zweite Abschnitt 120 der gemeinsamen Dotierungsregion vertikal benachbart zu dem ersten Abschnitt 110 und vertikal benachbart zu dem dritten Abschnitt 130 befinden. Zum Beispiel kann eine Dotierungskonzentration innerhalb eines Abschnitts der gemeinsamen Dotierungsregion, der sich vertikal von einer Distanz von mehr als 10 μm (oder mehr als 20 μm, mehr als 25 μm, mehr als 40 μm, mehr als 50 μm, mehr als 80 μm) über mehr als 20 μm (oder mehr als 50 μm oder mehr als 100 μm) in Richtung einer Rückseitenoberfläche des Halbleitersubstrats erstreckt, über den Abschnitt um weniger als 50% (oder weniger als 30%, weniger als 20%, weniger als 15%, weniger als 10%) einer durchschnittlichen Dotierungskonzentration innerhalb des Abschnitts der gemeinsamen Dotierungsregion variieren.
  • Zum Beispiel kann eine durchschnittliche Dotierungskonzentration innerhalb des dritten Abschnitts 130 der gemeinsamen Dotierungsregion größer sein als 4·1012 cm–3 (oder größer als 1·1013 cm–3, größer als 5·1013 cm–3, größer als 1·1014 cm–3). Zum Beispiel kann eine durchschnittliche Dotierungskonzentration innerhalb des dritten Abschnitts 130 der gemeinsamen Dotierungsregion geringer sein als 1·1015 cm–3 (oder geringer als 5·1014 cm–3, geringer als 1·1014 cm–3, geringer als 5·1013 cm–3, geringer als 1·1013 cm–3).
  • Zum Beispiel kann die Dotierung innerhalb des zweiten Abschnitts 120 und des dritten Abschnitts 130 vorrangig durch eine Wasserstoff-(Protonen-)Implantation verursacht sein. Die Wasserstoffimplantation kann wasserstoffbezogene Donatoren verursachen (z. B. nach einer zusätzlichen Wärmebehandlung). Zum Beispiel können mehr als 15% (oder mehr als 20%, mehr als 25%, mehr als 50%, mehr als 70%, mehr als 90%) der Donatoren, die sich innerhalb des zweiten Abschnitts 120 und des dritten Abschnitts 130 der gemeinsamen Dotierungsregion des Halbleiterbauelements 100 befinden, wasserstoffbezogene Donatoren sein. Alternativ können die Dotierstoffe innerhalb des zweiten Abschnitts 120 und des dritten Abschnitts 130 vorrangig während eines epitaxialen Wachstums des Halbleitermaterials des zweiten Abschnitts 120 und des dritten Abschnitts 130 eingebracht werden.
  • Zum Beispiel kann sich an einem Teil des Halbleitersubstrats (z. B. innerhalb zumindest eines Teils einer Randabschlussregion) die gemeinsame Dotierungsregion vertikal von einer Vorderseitenoberfläche des Halbleitersubstrats zu einer Rückseitenoberfläche des Halbleitersubstrats oder zu einer Region von unterschiedlichem Leitfähigkeitstyp (z. B. p-Dotierungsregion), die sich vertikal benachbart zu der Rückseitenoberfläche des Halbleitersubstrats befindet, erstrecken. Zum Beispiel kann sich an einem Teil des Halbleitersubstrats die gemeinsame Dotierungsregion vertikal von der Vorderseitenoberfläche des Halbleitersubstrats zu der Rückseitenoberfläche des Halbleitersubstrats für eine Feldeffekttransistoranordnung oder zu einer Kollektor- (oder Emitter-) Region einer IGBT-Anordnung (IGBT = Insulated-Gate Bipolar Transistor = Bipolartransistor mit isoliertem Gate) erstrecken. Zumindest ein Teil des zweiten Abschnitts 120 und des dritten Abschnitts 130 können eine Drift-Region einer vertikalen Transistoranordnung oder einer vertikalen Diodenanordnung bilden. Optional kann die gemeinsame Dotierungsregion zusätzlich eine Feldstopp-Region umfassen, (die z. B. eine durchschnittliche Dotierungskonzentration aufweist, die größer ist als zweimal (oder größer als fünfmal) eine durchschnittliche Dotierungskonzentration des dritten Abschnitts), die sich vertikal zwischen der Rückseitenoberfläche des Halbleitersubstrats und dem dritten Abschnitt 130 befindet. Eine Drain-Dotierungsregion einer vertikalen Feldeffekttransistoranordnung oder eine Kollektor-Dotierungsregion einer Bipolartransistoranordnung mit isoliertem Gate kann sich z. B. an einer Rückseitenoberfläche des Halbleitersubstrats und benachbart zu der Drift-Region oder der optionalen Feldstopp-Region befinden. Wenn das Halbleiterbauelement eine rückwärtsleitende Bipolartransistoranordnung mit isoliertem Gate umfasst, kann die Kollektor-Dotierungsregion z. B. n- und p-Dotierungsregion-Abschnitte (zum Rückwärtsleiten) umfassen.
  • Die gemeinsame Dotierungsregion kann einen ersten Leitfähigkeitstyp (z. B. n oder p) aufweisen und eine Body-Region einer Transistorstruktur des Halbleiterbauelements kann einen zweiten Leitfähigkeitstyp (z. B. p oder n) aufweisen. Anders ausgedrückt, die gemeinsame Dotierungsregion kann den ersten Leitfähigkeitstyp aufweisen, was eine p-Dotierung (z. B. verursacht durch Einbringen von Aluminiumionen oder Borionen) oder eine n-Dotierung (z. B. verursacht durch Einbringen von Phosphorionen oder Arsenionen) sein kann. Folglich zeigt der zweite Leitfähigkeitstyp eine entgegengesetzte n-Dotierung oder p-Dotierung an. Anders ausgedrückt, der erste Leitfähigkeitstyp kann eine n-Dotierung anzeigen und der zweite Leitfähigkeitstyp kann eine p-Dotierung anzeigen, oder umgekehrt.
  • Das Halbleitersubstrat des Halbleiterbauelements 100 kann ein Siliziumsubstrat sein. Alternativ kann das Halbleitersubstrat ein Halbleitersubstrat mit breitem Bandabstand mit einem Bandabstand größer als der Bandabstand von Silizium (1,1 eV) sein. Zum Beispiel kann das Halbleitersubstrat ein auf Siliziumcarbid (SiC) basierendes Halbleitersubstrat oder ein auf Galliumarsenid (GaAs) basierendes Halbleitersubstrat oder ein auf Galliumnitrid (GaN) basierendes Halbleitersubstrat sein. Das Halbleitersubstrat kann ein Halbleiterwafer oder ein Halbleiterchip sein. Zum Beispiel kann das Halbleitersubstrat eine Dicke von mehr als 50 μm (oder mehr als 80 μm, mehr als 100 μm, mehr als 120 μm, mehr als 150 μm, mehr als 200 μm) aufweisen. Zum Beispiel, wenn das Halbleitersubstrat ein auf Siliziumcarbid basierendes Halbleitersubstrat ist, kann das Halbleitersubstrat eine Dicke aufweisen, die größer als 3 μm (oder größer als 5 μm, größer als 10 μm, größer als 20 μm, größer als 25 μm) und/oder kleiner als 40 μm (kleiner als 35 μm, kleiner als 30 μm) ist.
  • Das Halbleitersubstrat kann eine aktive Region/Zellregion umfassen, die durch eine Randabschlussregion lateral umgeben ist. Die Zellregion/aktive Region kann eine Region des Halbleitersubstrats sein, die verwendet wird, um mehr als 90% eines Stroms durch das Halbleitersubstrat in einem Ein-Zustand oder leitenden Zustand des Halbleiterbauelements 100 zu leiten. Zum Beispiel befindet sich eine Mehrzahl von Transistorzellen einer vertikalen Transistoranordnung in der aktiven Region, um einen Strom zwischen Vorderseite und Rückseite des Halbleitersubstrats zu leiten. Die Randabschlussregion kann sich zwischen einem Rand des Halbleitersubstrats und der Zellregion/aktiven Region befinden, um eine maximale Spannung, die zwischen der Vorderseitenoberfläche des Halbleitersubstrats und einer Rückseitenoberfläche des Halbleitersubstrats angelegt ist, innerhalb der Zellregion lateral in Richtung des Randes des Halbleitersubstrats zu unterstützen oder zu blockieren oder abzuleiten.
  • Zum Beispiel kann die Randabschlussregion des Halbleiterbauelements eine Kanalstopper-Region umfassen, die sich lateral zwischen dem ersten Abschnitt 110 der gemeinsamen Region und einem Rand des Halbleiterbauelements befindet. Die Kanalstopper-Region kann die Bildung von parasitären Kanälen begrenzen. Zum Beispiel kann die Kanalstopper-Region eine laterale Breite von mehr als 1 μm (oder mehr als 2 μm, mehr als 5 μm, mehr 10 μm) aufweisen. Zum Beispiel kann sich eine (durchschnittliche vertikale) Dicke der Kanalstopper-Region um weniger als 20% (oder weniger als 10%, weniger als 5%) von einer (durchschnittlichen) Dicke des ersten Abschnitts unterscheiden. Zum Beispiel kann die Kanalstopper-Region einen Leitfähigkeitstyp aufweisen, der sich von einem Leitfähigkeitstyp der gemeinsamen Kanalregion unterscheidet. Zum Beispiel kann sich die Kanalstopper-Region benachbart zu einem Rand des Halbleitersubstrats befinden. Zum Beispiel kann sich die Kanalstopper-Region an der Vorderseitenoberfläche des Halbleitersubstrats befinden. Zum Beispiel kann sich eine minimale vertikale Distanz oder maximale vertikale Distanz der Kanalstopper-Region von der Vorderseitenoberfläche des Halbleitersubstrats um weniger als 20% (oder weniger als 10%, weniger als 5%) von einer minimalen vertikalen Distanz oder maximalen vertikalen Distanz des ersten Abschnitts 110 von der Vorderseitenoberfläche des Halbleitersubstrats unterscheiden.
  • Zum Beispiel kann das Halbleiterbauelement eine (vertikale) elektrische Elementanordnung umfassen. Zum Beispiel können die vertikale elektrische Elementanordnung des Halbleiterbauelements und/oder das gesamte Halbleiterbauelement eine Durchbruchspannung von z. B. mehr als 10 V, z. B. mehr als 20 V, mehr als 50 V aufweisen. Das Halbleiterbauelement 100 kann ein Leistungshalbleiterbauelement sein. Ein Leistungshalbleiterbauelement und/oder die vertikale elektrische Elementanordnung (z. B. Transistoranordnung oder Diodenanordnung) des Leistungshalbleiterbauelements können zum Beispiel eine Durchbruchspannung oder Sperrspannung von mehr als 10 V (z. B. eine Durchbruchspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z. B. eine Durchbruchspannung von 200 V, 300 V, 400 V oder 500 V) oder mehr 500 V (z. B. eine Durchbruchspannung von 600 V, 700 V, 800 V oder 1000 V) oder mehr als 1000 V (z. B. eine Durchbruchspannung von 1200 V, 1500 V, 1700 V, 2000 V, 3300 V oder 6500 V) aufweisen.
  • Zum Beispiel kann die vertikale elektrische Elementanordnung eine elektrische Struktur sein, die einen vertikalen Stromfluss durch das Halbleitersubstrat in einem leitfähigen Zustand oder Ein-Zustand der vertikalen elektrischen Elementanordnung ermöglicht. Die vertikale elektrische Elementanordnung kann eine vertikale Diodenanordnung oder eine vertikale Transistoranordnung (z. B. ein Metall-Oxid-Halbleiter-Feldeffekttransistor oder Bipolartransistor mit isoliertem Gate) sein.
  • Zum Beispiel kann die vertikale Transistoranordnung eine Metall-Oxid-Halbleiter-Feldeffekttransistor- (MOSFET-; MOSFET = Metal Oxide Semiconductor Field Effect Transistor) Anordnung oder eine Bipolartransistoranordnung mit isoliertem Gate (IGBT-Anordnung) umfassen oder sein. Die vertikale Transistoranordnung kann eine Mehrzahl von (im Wesentlichen gleichen) Transistorzellstrukturen umfassen.
  • Zum Beispiel kann der Rand des Halbleitersubstrats eine im Wesentlichen vertikale Randoberfläche des Halbleitersubstrats zwischen einer Vorderseitenoberfläche des Halbleitersubstrats und einer Rückseitenoberfläche des Halbleitersubstrats sein.
  • Zum Beispiel können die vertikale Richtung und eine vertikale Abmessung oder Dicken von Schichten orthogonal zu einer Vorderseitenoberfläche des Halbleitersubstrats gemessen werden und eine laterale Richtung und laterale Abmessungen können parallel zu der Vorderseitenoberfläche des Halbleitersubstrats gemessen werden.
  • 2 zeigt ein schematisches Diagramm einer Dotierungskonzentration innerhalb einer gemeinsamen Dotierungsregion eines Halbleiterbauelements. Das Halbleiterbauelement kann ähnlich zu dem in Verbindung mit 1 beschriebenen Halbleiterbauelement implementiert sein. Die x-Achse bezeichnet eine Tiefe (Distanz von einer Vorderseitenoberfläche eines Halbleitersubstrats des Halbleiterbauelements) und die y-Achse bezeichnet die Dotierungskonzentration (z. B. Dotierstoffe pro cm3). Die gemeinsame Dotierungsregion umfasst einen ersten Abschnitt 110, einen zweiten Abschnitt 120 und einen dritten Abschnitt.
  • Zum Beispiel kann sich der erste Abschnitt 110 vertikal von einer Vorderseitenoberfläche des Halbleitersubstrats (oder von einer Distanz von der Vorderseitenoberfläche des Halbleitersubstrats) zu einem lokalen Minimum der Dotierungskonzentration 202 innerhalb der gemeinsamen Dotierungsregion erstrecken. Die Position des lokalen Minimums der Dotierungskonzentration 202 kann eine Position einer minimalen Dotierungskonzentration zwischen dem ersten Abschnitt und dem zweiten Abschnitt sein. Der zweite Abschnitt 120 kann sich vertikal von der lokalen minimalen Dotierungskonzentration 202 zu dem dritten Abschnitt 130 erstrecken. Eine Dotierungskonzentration an einem Übergang 204 (durchgehender Übergang) von dem zweiten Abschnitt 120 zu dem dritten Abschnitt 130 kann 30% höher (oder mehr als 30%, z. B. 40% höher oder 50% höher oder 80% höher oder 100% höher) sein als die lokale minimale Dotierungskonzentration. Der dritte Abschnitt 130 kann sich vertikal von der Grenze 204 zwischen dem zweiten Abschnitt 120 und dem dritten Abschnitt 130 in Richtung einer Rückseitenoberfläche des Halbleitersubstrats erstrecken.
  • Die hohe Dotierungskonzentration des ersten Abschnitts 110 der gemeinsamen Dotierungsregion kann eine vertikale und laterale Ausdehnung einer Raumladungsregion in Richtung eines Randes des Halbleiterbauelements (z. B. nahe der Vorderseitenoberfläche des Halbleitersubstrats) vermeiden oder reduzieren.
  • Zum Beispiel kann sich der dritte Abschnitt 130 vertikal von der Grenze 204 zwischen dem zweiten Abschnitt 120 und dem dritten Abschnitt 130 zu der Rückseitenoberfläche des Halbleitersubstrats oder zu einer Region innerhalb des Halbleitersubstrats, die einen Leitfähigkeitstyp (z. B. basierend auf einer p-Dotierung) aufweist, der sich von einem Leitfähigkeitstyp (z. B. basierend auf einer n-Dotierung) der gemeinsamen Dotierungsregion unterscheidet, erstrecken.
  • Zum Beispiel kann es eine monotone Zunahme der Dotierungskonzentration mit zunehmender Tiefe geben. Alternativ kann der dritte Abschnitt 130 ein Dotierungsmaximum aufweisen, das sich in einer bestimmten (z. B. vordefinierten) Distanz von den Grenzen des dritten Abschnitts 130 befindet.
  • 2 zeigt einen Querschnitt eines Dotierungsverlaufs, z. B. eines IGBT (z. B. ohne die Rückseitenkollektordotierungsregion zu zeigen, ohne die Vorderseiten-Body-Dotierung-(sregion), oder ohne eine optische Feldstopp-Zone/-Region zu zeigen).
  • Weitere Einzelheiten und Aspekte des Halbleiterbauelements sind in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren, vor- oder nachstehend beschriebenen Beispielen erwähnt. Das Halbleiterbauelement kann ein oder mehrere zusätzliche optionale Merkmale aufweisen, die einem oder mehreren Aspekten des vorgeschlagenen Konzeptes oder einem oder mehreren vorstehend (z. B. 1) oder nachstehend (z. B. 34) beschriebenen Beispielen entsprechen.
  • 3 zeigt einen schematischen Querschnitt eines Halbleiterbauelements 300, umfassend eine vertikale Transistoranordnung. Das Halbleiterbauelement 300 kann ähnlich zu einem der in Verbindung mit 12 beschriebenen Halbleiterbauelemente implementiert sein. Das Halbleiterbauelement 300 umfasst eine gemeinsame Dotierungsregion, umfassend einen ersten Abschnitt 110, einen zweiten Abschnitt 120 und einen dritten Abschnitt 130. Ein Teil des zweiten Abschnitts 120 und des dritten Abschnitts 130 bilden eine Drift-Region einer vertikalen Transistoranordnung. Das Halbleiterbauelement umfasst ferner eine oder mehrere Source-Regionen 302 der vertikalen Transistoranordnung, eine oder mehrere Gate-Strukturen 304 der vertikalen Transistoranordnung, eine oder mehrere Body-Regionen 306 der vertikalen Transistoranordnung und eine Drain-Region 308 der vertikalen Transistoranordnung. Die Drain-Region 308 ist Teil der gemeinsamen Dotierungsregion und befindet sich vertikal zwischen dem dritten Abschnitt 130 und einer Rückseite des Halbleitersubstrats des Halbleiterbauelements 300. Die Gates der vertikalen Transistoranordnung können sich an der Vorderseitenoberfläche des Halbleitersubstrats, wie in 3 gezeigt, oder innerhalb von Gräben, die sich in das Halbleitersubstrat erstrecken, befinden. Die vertikale Transistoranordnung kann zum Beispiel einer vertikalen MOSFET-Transistoranordnung entsprechen.
  • Zum Beispiel können sich Body-Regionen zumindest 10% (oder zumindest 20%, zumindest 25%, zumindest 30%, zumindest 40%, zumindest 50%, zumindest 100%, zumindest 200%) weiter in das Halbleitersubstrat erstrecken als der erste Abschnitt 110 der gemeinsamen Dotierungsregion (von einer Vorderseitenoberfläche des Halbleitersubstrats). Zum Beispiel kann eine maximale Tiefe der Body-Region mehr als 10% (oder mehr als 20%, mehr als 30%, mehr als 50%, mehr als 100%) größer sein als eine maximale Tiefe des ersten Abschnitts 110.
  • Eine (maximale oder durchschnittliche) Dotierungskonzentration innerhalb der Body-Regionen 306 kann zumindest 20% höher (oder zumindest 30% höher, zumindest 50% höher, zumindest 75% höher, zumindest 100% höher, zumindest 200% höher) sein als eine (maximale oder durchschnittliche) Dotierungskonzentration innerhalb des ersten Abschnitts 110. Zum Beispiel können die gemeinsame Dotierungsregion und die Body-Region unterschiedliche Leitfähigkeitstypen aufweisen. Zum Beispiel können die Body-Regionen 306 mit den Source-Regionen 302 elektrisch kurzgeschlossen sein.
  • Der erste Abschnitt kann durch eine unmaskierte Implantation über das gesamte Halbleitersubstrats hergestellt werden, wenn die Body-Regionen eine höhere Dotierungskonzentration aufweisen und sich weiter in das Halbleitersubstrat erstrecken als der erste Abschnitt.
  • Zum Beispiel kann die gemeinsame Dotierungsregion eine Drift-Region einer elektrischen Elementanordnung des Halbleiterbauelements umfassen. Zum Beispiel kann die gemeinsame Dotierungsregion eine n-dotierte Region sein. Zum Beispiel kann die Drift-Region innerhalb einer Zellregion des Halbleitersubstrats im Wesentlichen den gleichen Dotierungskonzentrationsverlauf in einer gegebenen Distanz von der Vorderseitenoberfläche des Halbleitersubstrats aufweisen wie der zweite Abschnitt 120 und der dritte Abschnitt 130 an der Randabschlussregion. Zum Beispiel kann sich ein vertikaler Dotierungsverlauf des dritten Abschnitts von einem vertikalen Dotierungsverlauf innerhalb eines vertikalen Teils der Drift-Region, der sich in dem gleichen Tiefenbereich (vertikale Position) innerhalb einer Zellregion des Halbleitersubstrats befindet wie der dritte Abschnitt der gemeinsamen Dotierungsregion, um weniger als 20% (oder weniger als 15%, weniger als 10%, weniger als 5%) einer maximalen Dotierungskonzentration innerhalb des dritten Abschnitts der gemeinsamen Dotierungsregion unterscheiden.
  • Zum Beispiel kann sich ein Verhältnis zwischen einer durchschnittlichen Dotierungskonzentration innerhalb des zweiten Abschnitts 120 und einer durchschnittlichen Dotierungskonzentration innerhalb des dritten Abschnitts um weniger als 20% von einem Verhältnis zwischen der durchschnittlichen Dotierungskonzentration innerhalb des zweiten Abschnitts 120 und einer durchschnittlichen Dotierungskonzentration innerhalb eines Teils der Drift-Region unterscheiden, der die gleiche vertikale Erstreckung innerhalb des Halbleitersubstrats aufweist wie der dritte Abschnitt der gemeinsamen Dotierungsregion.
  • Weitere Einzelheiten und Aspekte des Halbleiterbauelements 300 sind in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren, vor- oder nachstehend beschriebenen Beispielen erwähnt. Das Halbleiterbauelement 300 kann ein oder mehrere zusätzliche optionale Merkmale aufweisen, die einem oder mehreren Aspekten des vorgeschlagenen Konzeptes oder einem oder mehreren vorstehend (z. B. 12) oder nachstehend (z. B. 4) beschriebenen Beispielen entsprechen.
  • 4 zeigt ein Flussdiagramm eines Verfahrens 400 zum Bilden eines Halbleiterbauelements. Das Verfahren 400 umfasst ein Bilden 410 eines ersten Abschnitts einer gemeinsamen Dotierungsregion, die sich innerhalb eines Halbleitersubstrats des Halbleiterbauelements befindet. Eine maximale Dotierungskonzentration innerhalb des ersten Abschnitts 110 ist höher als 1·1015 cm–3. Die gemeinsame Dotierungsregion umfasst einen zweiten Abschnitt 120. Eine minimale Dotierungskonzentration innerhalb des zweiten Abschnitts 120 ist geringer als 50% (oder geringer als 40%, geringer als 30%, geringer als 20%, geringer als 10%, geringer als 1%, geringer als 0,1%) der maximalen Dotierungskonzentration innerhalb des ersten Abschnitts der gemeinsamen Dotierungsregion. Die gemeinsame Dotierungsregion umfasst einen dritten Abschnitt 130. Eine minimale Dotierungskonzentration innerhalb des dritten Abschnitts 130 ist um mehr als 30% (oder mehr als 50%, mehr als 100%) höher als die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts 120. Zumindest ein Teil des zweiten Abschnitts 120 der gemeinsamen Dotierungsregion befindet sich vertikal zwischen dem ersten Abschnitt 110 der gemeinsamen Dotierungsregion und dem dritten Abschnitt 130 der gemeinsamen Dotierungsregion. Das Verfahren 400 umfasst ferner ein Bilden 420 einer Dotierungsregion einer elektrischen Elementanordnung des Halbleiterbauelements.
  • Das Bilden des ersten Abschnitts der gemeinsamen Dotierungsregion mit der oben erwähnten Verteilung von Dotierungskonzentrationen kann eine vertikale und laterale Ausdehnung einer Raumladeregion in Richtung eines Randes des Halbleiterbauelements (z. B. nahe der Vorderseitenoberfläche des Halbleitersubstrats) vermeiden oder reduzieren, und kann helfen, ein instabiles Verhalten innerhalb einer Randabschlussregion des Halbleiterbauelements zu vermeiden.
  • Zum Beispiel kann das Bilden 410 des ersten Abschnitts 110 eine Implantation einer n-Decke an der Vorderseitenoberfläche des Halbleitersubstrats umfassen, z. B. um die Dotierung an dem ersten Abschnitt 110 zu erhöhen. Das Bilden 410 des ersten Abschnitts 110 kann ein Ausheilen nach der Implantation der n-Decke umfassen. Das Bilden 410 des ersten Abschnitts 110 kann zum Beispiel auf Implantation basieren. Das Bilden 410 des ersten Abschnitts 110 kann unstrukturiert (z. B. Decke über zumindest einen Abschnitt des Halbleitersubstrats) oder strukturiert (z. B. unter Verwendung einer Abschirmung basierend auf Photolithographie) sein. Zum Beispiel kann eine Implantationsdosis für das Bilden 410 des ersten Abschnitts 110 größer sein als 1·1011 cm–2 (oder größer als 2·1011 cm–2, größer als 5·1011 cm–2) und/oder kleiner als 2·1012 cm–2 (oder kleiner als 1·1012cm–2, kleiner als 5·1011 cm–2). Zum Beispiel. Geeignete Donatoratome (für das Bilden 410 des ersten Abschnitts) können z. B. Phosphor (chemisches Symbol: P), Arsen (As) oder Antimon (Sb) oder eine Komnination dieser Atome sein.
  • Zum Beispiel kann die Implantationsdosis für das Bilden 410 des ersten Abschnitts 110 weniger sein als 10% (oder weniger als 5%, weniger als 2%, weniger als 1%) einer Implantationsdosis, die zum Bilden einer Body-Region einer Transistoranordnung des Halbleiterbauelements verwendet wird. Zum Beispiel kann die Implantationsdosis, die für das Bilden der Body-Region verwendet wird, mehr als 50 mal höher (oder mehr als 75 mal höher, mehr als 100 mal höher, mehr als 150 mal höher) sein als die Implantationsdosis, die für das Bilden 410 des ersten Abschnitts 110 verwendet wird.
  • Das Verfahren kann ferner ein Bilden eines Basis-Dotierungsverlaufs für das Halbleitersubstrat durch Protonenimplantation von der Vorderseitenoberfläche des Halbleitersubstrats oder durch Epitaxie umfassen. Zum Beispiel kann das Bilden des Basis-Dotierungsverlaufs auf wasserstoffbezogenen Donatoren basieren. Zum Beispiel kann das Bilden des Basis-Dotierungsverlaufs den zweiten und den dritten Abschnitt der gemeinsamen Dotierungsregion bilden, und kann einen Teil einer Dotierungskonzentration des ersten Abschnitts 110 bilden.
  • Das Bilden 420 der elektrischen Elementanordnung kann z. B. eine Source-Region oder eine Body-Region einer Transistoranordnung des Halbleiterbauelements bilden.
  • Zum Beispiel kann das Verfahren ferner ein Bilden des zweiten Abschnitts der gemeinsamen Dotierungsregion umfassen. Zum Beispiel kann das Verfahren ferner ein Bilden des dritten Abschnitts der gemeinsamen Dotierungsregion umfassen.
  • Weitere Einzelheiten und Aspekte des Verfahrens 400 sind in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren, vor- oder nachstehend beschriebenen Beispielen erwähnt. Das Verfahren 400 kann ein oder mehrere zusätzliche optionale Merkmale aufweisen, die einem oder mehreren Aspekten des vorgeschlagenen Konzeptes oder einem oder mehreren vorstehend (z. B. 13) oder nachstehend beschriebenen Beispielen entsprechen.
  • Zumindest einige Ausführungsbeispiele können eine Randabschlussstruktur-Stabilisierung für eine nicht-konstante Basisdotierung bereitstellen. Zumindest einige Ausführungsbeispiele können sich auf den Bereich von Leistungshalbleitern, insbesondere IGBTs (Bipolartransistoren mit isoliertem Gate) beziehen. Für IGBTs, wo die Basisdotierung vertikal nicht-konstant ist, d. h. von der Vorderseite des Chips zu der Rückseite des Chips zunimmt, kann sich dies auf die Randabschlussstruktur auswirken. Für derartige Verläufe kann sich eine Raumladungsregion erheblich zu den Chiprändern ausdehnen und kann somit zu einem instabilen Verhalten der Randabschlusseigenschaften führen.
  • Bei anderen Bauelementen können die Basis-Dotierungsverläufe vertikal konstant sein. Insbesondere die Breite des Randabschlusses kann gemäß der Basisdotierung entworfen sein.
  • Zumindest einige Ausführungsbeispiele können auf einem Verwenden einer zusätzlichen n-Implantation (n-Decke, z. B. erster Abschnitt einer gemeinsamen Dotierungsregion) mit einem nachfolgenden Ausheilschritt basieren. Die Einführung der n-Decke verbessert die Stabilität der Randabschlussstruktur. Diese zusätzliche Implementierung von Donatoratomen nahe der Schnittstelle/Oberfläche, wo die erheblich reduzierte Drift-Zonen-Dotierung auftritt, kann eine unerwünschte vertikale und laterale Erstreckung der Raumladeregion verhindern (oder reduzieren). Insbesondere kann der Einfluss von Oberflächen- und Schnittstellenladungen, die nahe der Schnittstelle/Oberfläche präsent sein können, reduziert werden. Vorzugsweise kann eine Eindringtiefe dieser n-Deck-Region in dem Bereich zwischen 500 nm und 3 Mikron sein.
  • Bei einer bevorzugten Implementierung kann ein Basis-Dotierungsverlauf durch Protonenimplantation von der Vorderseite oder Epitaxie plus eine zusätzliche n-Deck-Implantation erzeugt werden, um die Dotierung an der Vorderseite des Chips zu erhöhen.
  • Die Funktionalität einiger Ausführungsbeispiele kann in einem Experiment gezeigt werden. Messungen können eine Abhängigkeit der Durchbruchspannung von der Dosis der n-Deck-Implantation für protoneninduzierte Basis-Dotierungsverläufe eines IGBTs zeigen. Insbesondere für den Fall der Protonendotierung kann es eine (erhebliche) Abnahme der Drift-Zonen-Dotierung nahe der Oberfläche geben. Experimente können eine Reduzierung der Durchbruchspannung durch die n-Deck-Implantation für protoneninduzierte Verläufe zeigen. Durch eine richtige Wahl der n-Deck-Dosis kann die Durchbruchspannung auf den Wert des ungeformten Verlaufs angepasst werden.
  • Die Implantation (des ersten Abschnitts) kann nicht abgeschirmt (unshielded) (Decke) oder strukturiert sein. Beide Varianten wurden (experimentell) getestet. Für geringe Dosen kann eine nicht abgeschirmte Implantation die bessere Wahl sein. Da die Schwellenspannung möglicherweise nicht beeinflusst wird, kann es verglichen mit einem Lithographieprozess die günstigste Lösung sein. Die n-Deck-Dosis ist möglicherweise nicht zu hoch, d. h. unter der Dosis der p-Body-Implantation, ansonsten kann (in Experimenten) eine Auswirkung auf die Schwellenspannung festgestellt werden. Für angemessene Dosen, d. h. zwischen ca. 2e11 und ca. 1e12 pro cm2 ist die Schwellenspannung möglicherweise nicht betroffen, aber eine erhebliche Auswirkung auf die Durchbruchspannung und eine Verbesserung der Leckcharakteristika können gezeigt werden.
  • Eine Randabschlussstruktur eines Halbleiterbauelements kann einer Anzahl unterschiedlicher Zwecken dienen, z. B. um eine Beeinträchtigung einer Durchbruchspannung des Halbleiterbauelements zu vermeiden. Wenn eine Basisdotierung des Halbleiterbauelements vertikal nicht-konstant ist, d. h. von der Vorderseite des Chips zu der Rückseite des Chips zunimmt, kann sich dies auf die Randabschlussstruktur auswirken.
  • Für derartige Verläufe kann sich die Raumladungsregion erheblich zu den Chiprändern ausdehnen und kann somit zu einem instabilen Verhalten der Randabschlusseigenschaften führen.
  • Ausführungsbeispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener, oben beschriebener Verfahren durch programmierte Computer ausgeführt werden können. Hierbei sollen einige Ausführungsbeispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien, abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren, wobei die Anweisungen einige oder alle der Schritte der oben beschriebenen Verfahren durchführen. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen weitere Ausführungsbeispiele Computer programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren oder (feld-) programmierbare Logik-Arrays ((F)PLA = (Field) Programmable Logic Arrays) oder (feld-) programmierbare Gate-Arrays ((F)PGA = (Field) Programmable Gate Arrays) programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren abdecken.
  • Die Beschreibung und Zeichnungen stellen nur die Grundsätze der Offenbarung dar. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder gezeigt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Sinn und Rahmen enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele ausdrücklich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen, und sollen als ohne Begrenzung solcher besonders aufgeführten Beispiele und Bedingungen dienend aufgefasst werden. Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Ausführungsbeispiele der Offenbarung wie auch bestimmte Beispiele derselben deren Entsprechungen umfassen.
  • Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Ablaufdiagramme, Flussdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden können, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
  • Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann. Während jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann, ist zu beachten, dass – obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine bestimmte Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann – andere Ausführungsbeispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.
  • Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jedes der jeweiligen Schritte dieser Verfahren implementiert sein können.
  • Weiterhin versteht es sich, dass die Offenbarung von mehreren, in der Beschreibung oder den Ansprüchen offenbarten Schritten oder Funktionen nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden sollte. Durch die Offenbarung von mehreren Schritten oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann bei einigen Ausführungsbeispielen ein einzelner Schritt mehrere Teilschritte einschließen oder in diese unterteilt werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts sein, sofern sie nicht ausdrücklich ausgeschlossen sind.

Claims (20)

  1. Ein Halbleiterbauelement (100; 300), umfassend eine gemeinsame Dotierungsregion, die sich innerhalb eines Halbleitersubstrats des Halbleiterbauelements befindet; wobei die gemeinsame Dotierungsregion einen ersten Abschnitt (110) umfasst, wobei eine maximale Dotierungskonzentration innerhalb des ersten Abschnitts (110) höher ist als 1·1015 cm–3, wobei die gemeinsame Dotierungsregion einen zweiten Abschnitt (120) umfasst, wobei eine minimale Dotierungskonzentration innerhalb des zweiten Abschnitts (120) geringer ist als 50% der maximalen Dotierungskonzentration innerhalb des ersten Abschnitts der gemeinsamen Dotierungsregion, wobei die gemeinsame Dotierungsregion einen dritten Abschnitt (130) umfasst, wobei eine minimale Dotierungskonzentration innerhalb des dritten Abschnitts (130) um mehr als 30% höher ist als die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts (120), wobei sich zumindest ein Teil des zweiten Abschnitts (120) der gemeinsamen Dotierungsregion vertikal zwischen dem ersten Abschnitt (110) der gemeinsamen Dotierungsregion und dem dritten Abschnitt (130) der gemeinsamen Dotierungsregion befindet.
  2. Das Halbleiterbauelement gemäß Anspruch 1, wobei sich der erste Abschnitt (110) der gemeinsamen Dotierungsregion an einer Vorderseitenoberfläche des Halbleitersubstrats befindet.
  3. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei der erste Abschnitt (110) der gemeinsamen Dotierungsregion eine Dicke von mehr als 400 nm aufweist.
  4. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei der erste Abschnitt (110) der gemeinsamen Dotierungsregion eine Dicke von weniger als 5 um aufweist.
  5. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei sich der erste Abschnitt (110) vertikal von einer Vorderseitenoberfläche des Halbleitersubstrats zu einer lokalen minimalen Dotierungskonzentration innerhalb der gemeinsamen Dotierungsregion erstreckt, wobei sich der zweite Abschnitt (120) vertikal von der lokalen minimalen Dotierungskonzentration zu dem dritten Abschnitt (130) erstreckt, wobei eine Dotierungskonzentration an der Grenze zwischen dem zweiten Abschnitt (120) und dem dritten Abschnitt (130) um 30% höher ist als die lokale minimale Dotierungskonzentration, und wobei sich der dritte Abschnitt (130) vertikal von der Grenze zwischen dem zweiten Abschnitt (120) und dem dritten Abschnitt (130) in Richtung einer Rückseitenoberfläche des Halbleitersubstrats erstreckt.
  6. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei der erste Abschnitt (110) der gemeinsamen Dotierungsregion eine laterale Breite von zumindest 5 μm aufweist.
  7. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei sich der erste Abschnitt (110) der gemeinsamen Dotierungsregion zumindest teilweise in einer Randabschlussregion des Halbleiterbauelements befindet.
  8. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei sich der erste Abschnitt (110) lateral über mehr als 50% einer Randabschlussregion des Halbleiterbauelements erstreckt.
  9. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine Randabschlussregion des Halbleiterbauelements eine Kanalstopper-Region umfasst, die sich lateral zwischen dem ersten Abschnitt (110) der gemeinsamen Region und einem Rand des Halbleiterbauelements befindet.
  10. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei der erste Abschnitt (110) einen aktiven Bereich des Halbleiterbauelements lateral umgibt.
  11. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine Dotierungskonzentration innerhalb des zweiten Abschnitts (120) vertikal in Richtung einer Rückseite des Halbleitersubstrats zunimmt.
  12. Das Halbleiterbauelement gemäß Anspruch 11, wobei Donatoren, die die vertikale Zunahme der Dotierungskonzentration innerhalb des zweiten Abschnitts (120) verursachen, wasserstoffbezogene Donatoren sind.
  13. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts (120) geringer ist als 3·1014 cm–3.
  14. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine Dotierungskonzentration innerhalb des dritten Abschnitts (130) der gemeinsamen Dotierungsregion größer ist als 4·1012 cm–3.
  15. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine Dotierungskonzentration innerhalb des dritten Abschnitts (130) der gemeinsamen Dotierungsregion kleiner ist als 1·1015 cm–3.
  16. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei die gemeinsame Dotierungsregion eine Drift-Region einer elektrischen Elementanordnung des Halbleiterbauelements umfasst.
  17. Das Halbleiterbauelement gemäß Anspruch 16, wobei sich ein vertikaler Dotierungsverlauf des dritten Abschnitts von einem vertikalen Dotierungsverlauf innerhalb eines vertikalen Teils der Drift-Region, der sich in dem gleichen Tiefenbereich innerhalb einer Zellregion des Halbleitersubstrats befindet wie der dritte Abschnitt der gemeinsamen Dotierungsregion, um weniger als 20% einer maximalen Dotierungskonzentration innerhalb des dritten Abschnitts der gemeinsamen Dotierungsregion unterscheidet.
  18. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei das Halbleiterbauelement eine Transistoranordnung umfasst, umfassend eine Body-Region, wobei sich die Body-Region zumindest 20% weiter in das Halbleitersubstrat erstreckt als der erste Abschnitt (110) der gemeinsamen Dotierungsregion, und wobei eine Dotierungskonzentration innerhalb der Body-Region zumindest 20% höher ist als eine Dotierungskonzentration innerhalb des ersten Abschnitts (110).
  19. Das Halbleiterbauelement gemäß einem der vorherigen Ansprüche, wobei eine elektrische Elementanordnung des Halbleiterbauelements eine Durchbruchspannung von mehr als 10 V aufweist.
  20. Ein Verfahren (400) zum Bilden eines Halbleiterbauelements, umfassend: Bilden (410) eines ersten Abschnitts (110) einer gemeinsamen Dotierungsregion, die sich innerhalb eines Halbleitersubstrats des Halbleiterbauelements befindet, wobei eine maximale Dotierungskonzentration innerhalb des ersten Abschnitts (110) höher ist als 1·1015 cm–3, wobei die gemeinsame Dotierungsregion einen zweiten Abschnitt (120) umfasst, wobei eine minimale Dotierungskonzentration innerhalb des zweiten Abschnitts (120) geringer ist als 50% der maximalen Dotierungskonzentration innerhalb des ersten Abschnitts der gemeinsamen Dotierungsregion, wobei die gemeinsame Dotierungsregion einen dritten Abschnitt (130) umfasst, wobei eine minimale Dotierungskonzentration innerhalb des dritten Abschnitts (130) um mehr als 30% höher ist als die minimale Dotierungskonzentration innerhalb des zweiten Abschnitts (120), wobei sich zumindest ein Teil des zweiten Abschnitts (120) der gemeinsamen Dotierungsregion vertikal zwischen dem ersten Abschnitt (110) der gemeinsamen Dotierungsregion und dem dritten Abschnitt (130) der gemeinsamen Dotierungsregion befindet; und Bilden (420) einer Dotierungsregion einer elektrischen Elementanordnung in dem Halbleitersubstrat.
DE102016118012.2A 2016-09-23 2016-09-23 Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements Pending DE102016118012A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102016118012.2A DE102016118012A1 (de) 2016-09-23 2016-09-23 Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements
US15/708,209 US10153339B2 (en) 2016-09-23 2017-09-19 Semiconductor device and method for forming a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016118012.2A DE102016118012A1 (de) 2016-09-23 2016-09-23 Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements

Publications (1)

Publication Number Publication Date
DE102016118012A1 true DE102016118012A1 (de) 2018-03-29

Family

ID=61564180

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016118012.2A Pending DE102016118012A1 (de) 2016-09-23 2016-09-23 Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements

Country Status (2)

Country Link
US (1) US10153339B2 (de)
DE (1) DE102016118012A1 (de)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2558982A1 (de) 1975-01-02 1976-07-08 Western Electric Co Galliumarsenid-diode hohen wirkungsgrades
EP0361319A2 (de) 1988-09-27 1990-04-04 Asea Brown Boveri Aktiengesellschaft Leistungshalbleiterbauelement
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
DE102005004355B4 (de) 2005-01-31 2008-12-18 Infineon Technologies Ag Halbleitereinrichtung und Verfahren zu deren Herstellung
US7579649B2 (en) 2004-03-03 2009-08-25 Nxp B.V. Trench field effect transistor and method of making it
US7800168B2 (en) 2002-06-19 2010-09-21 Kabushiki Kaisha Toshiba Power semiconductor device
US8361893B2 (en) 2011-03-30 2013-01-29 Infineon Technologies Ag Semiconductor device and substrate with chalcogen doped region
US20130187240A1 (en) 2012-01-24 2013-07-25 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same
US20140084433A1 (en) 2012-09-25 2014-03-27 Infineon Technologies Ag Semiconductor Device Having a Clip Contact
US9012980B1 (en) 2013-12-04 2015-04-21 Infineon Technologies Ag Method of manufacturing a semiconductor device including proton irradiation and semiconductor device including charge compensation structure
US20150200247A1 (en) 2014-01-13 2015-07-16 Infineon Technologies Ag Bipolar Semiconductor Device and Method of Manufacturing Thereof
US20150214347A1 (en) 2014-01-28 2015-07-30 Infineon Technologies Ag Semiconductor Device Including Undulated Profile of Net Doping in a Drift Zone
US20160093690A1 (en) 2014-09-30 2016-03-31 Infineon Technologies Ag Soft switching semiconductor device and method for producing thereof
DE102016102861B3 (de) 2016-02-18 2017-05-24 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3209091B2 (ja) * 1996-05-30 2001-09-17 富士電機株式会社 絶縁ゲートバイポーラトランジスタを備えた半導体装置
JP5150953B2 (ja) * 2008-01-23 2013-02-27 三菱電機株式会社 半導体装置
US9548352B2 (en) * 2011-07-19 2017-01-17 Alpha And Omega Semiconductor Incorporated Semiconductor device with field threshold MOSFET for high voltage termination
JP6067585B2 (ja) * 2011-12-28 2017-01-25 富士電機株式会社 半導体装置および半導体装置の製造方法
US10349894B2 (en) 2012-09-21 2019-07-16 Koninklijke Philips N. V. Motion robust vital signal monitoring
US9935206B2 (en) * 2013-05-10 2018-04-03 Ixys Corporation Packaged overvoltage protection circuit for triggering thyristors
US9461108B2 (en) * 2014-08-13 2016-10-04 Fairchild Semiconductor Corporation SiC power device having a high voltage termination
DE112015000206T5 (de) * 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
WO2016063683A1 (ja) * 2014-10-24 2016-04-28 富士電機株式会社 半導体装置および半導体装置の製造方法
TWI581425B (zh) * 2015-11-24 2017-05-01 Macroblock Inc And a power semiconductor device having an edge terminal structure having a gradation concentration

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2558982A1 (de) 1975-01-02 1976-07-08 Western Electric Co Galliumarsenid-diode hohen wirkungsgrades
EP0361319A2 (de) 1988-09-27 1990-04-04 Asea Brown Boveri Aktiengesellschaft Leistungshalbleiterbauelement
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
US7800168B2 (en) 2002-06-19 2010-09-21 Kabushiki Kaisha Toshiba Power semiconductor device
US7579649B2 (en) 2004-03-03 2009-08-25 Nxp B.V. Trench field effect transistor and method of making it
DE102005004355B4 (de) 2005-01-31 2008-12-18 Infineon Technologies Ag Halbleitereinrichtung und Verfahren zu deren Herstellung
US8361893B2 (en) 2011-03-30 2013-01-29 Infineon Technologies Ag Semiconductor device and substrate with chalcogen doped region
US20130187240A1 (en) 2012-01-24 2013-07-25 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same
US20140084433A1 (en) 2012-09-25 2014-03-27 Infineon Technologies Ag Semiconductor Device Having a Clip Contact
US9012980B1 (en) 2013-12-04 2015-04-21 Infineon Technologies Ag Method of manufacturing a semiconductor device including proton irradiation and semiconductor device including charge compensation structure
US20150200247A1 (en) 2014-01-13 2015-07-16 Infineon Technologies Ag Bipolar Semiconductor Device and Method of Manufacturing Thereof
US20150214347A1 (en) 2014-01-28 2015-07-30 Infineon Technologies Ag Semiconductor Device Including Undulated Profile of Net Doping in a Drift Zone
US20160093690A1 (en) 2014-09-30 2016-03-31 Infineon Technologies Ag Soft switching semiconductor device and method for producing thereof
DE102016102861B3 (de) 2016-02-18 2017-05-24 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BOTHE, Karsten ; SCHMIDT, Jan: Electronically activated boron-oxygen-related recombination centers in crystalline silicon. In: Journal of Applied Physics, Vol. 99, 2006, 013701 (11 S.). - ISSN 0021-8979

Also Published As

Publication number Publication date
US10153339B2 (en) 2018-12-11
US20180090565A1 (en) 2018-03-29

Similar Documents

Publication Publication Date Title
DE102007036147B4 (de) Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
DE102010039258B4 (de) Transistorbauelement mit reduziertem Kurzschlussstrom
DE102009029692B4 (de) Robustes Leistungshalbleiterbauelement
DE102014019916B3 (de) Halbleitervorrichtung
DE102014108913B4 (de) Bipolartransistorvorrichtung mit isoliertem Gate und Halbleitervorrichtung
DE102016118499B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE112014003712T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014104975B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102016116564A1 (de) Halbleitervorrichtung
DE102017131354A1 (de) Ein Halbleiterbauelement mit breitem Bandabstand und ein Verfahren zum Bilden eines Halbleiterbauelements mit breitem Bandabstand
DE102014101164A1 (de) Halbleitervorrichtung mit einem randbereich und verfahren zur herstellung einer halbleitervorrichtung
DE102013106795B4 (de) Halbleitervorrichtung mit einem Randgebiet und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE102019004795A1 (de) Kurzschlussleistung für siliciumcarbid-halbleitervorrichtung
DE102015109545A1 (de) Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten
DE102015209570A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE102014109643B4 (de) Bipolartransistor und verfahren zum herstellen eines bipolartransistors
DE102015118616B3 (de) Latchup-fester Transistor
DE102016122787A1 (de) Ein Verfahren zum Bilden eines Halbleiterbauelements
DE102016109774B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE102015113493B4 (de) Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
DE102015110484B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
DE112013000866T5 (de) SiC Vorrichtung mit hoher Sperrspannung, abgeschlossen durch einen Abflachungskantenabschluss
DE102018123210B3 (de) Siliziumkarbid-Bauelemente und Verfahren zum Bilden von Siliziumkarbid-Bauelementen
DE112017008011T5 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication