DE112017008011T5 - Halbleitervorrichtung - Google Patents

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Abstract

Die Halbleitervorrichtung (10) enthält auf einer Seite einer oberen Oberfläche eine Driftschicht (1) vom N-Typ, eine Wannenschicht (2) vom P-Typ, eine Emitterschicht (3) vom N-Typ, einen Gate-Isolierungsfilm (4) und eine Gateelektrode (5a, 5b) und enthält auf einer Seite einer unteren Oberfläche der Driftschicht (1) vom N-Typ eine Pufferschicht (6) vom N-Typ, eine Kollektorschicht (7) vom P-Typ und eine Schicht (8) vom N-Typ. Die Schicht (8) vom N-Typ ist in der Pufferschicht (6) vom N-Typ teilweise ausgebildet. Die Schicht (8) vom N-Typ hat eine Störstellenkonzentration, die höher als eine Störstellenkonzentration der Pufferschicht (6) vom N-Typ ist und gleich einer Störstellenkonzentration der Kollektorschicht (7) vom P-Typ oder höher ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf einen Bipolartransistor mit isoliertem Gate und leichtem Punch-Through (IGBT).
  • Hintergrundtechnik
  • Als Halbleitervorrichtung, die für einen Leistungswandler wie etwa einen Inverter verwendet wird, wurde ein IGBT weithin verwendet. In den letzten Jahren bestand ein zunehmender Bedarf an einer höheren Kapazität und höheren Stromdichte eines Leistungswandlers, und Verbesserungen für Elementstrukturen eines IGBT wurden gemacht. Beispielsweise offenbart das Patentdokument 1 unten eine Struktur, in der ein Bereich vom N++-Typ mit einer höheren Störstellenkonzentration als eine Pufferschicht vom N-Typ in einem Grenzteilbereich zwischen einer Kollektorschicht vom P-Typ und der Pufferschicht vom N-Typ eines IGBT ausgebildet ist. Diese Struktur kann Leistungsverluste zur Zeit einer Schaltoperation des IGBT reduzieren.
  • Dokumente nach dem Stand der Technik
  • Patentdokumente
  • Patentdokument 1: Offengelegte japanische Patentanmeldung Nr. 9-307104 (1997)
  • Zusammenfassung
  • Durch die Erfindung zu lösendes Problem
  • Um den Bereich eines Nennstroms eines Inverters zu erweitern, wird im Allgemeinen eine Vielzahl von IGBT-Elementen parallel geschaltet. In solch einem Fall variieren, falls Ein-Spannungen der IGBT-Elemente variieren, durch die IGBTs fließende Ströme. Dies kann bewirken, dass sich Ströme auf einem spezifischen IGBT-Element konzentrieren und das IGBT-Element kann zerstört werden. Daher ist es notwendig, dass eine Vielzahl parallel geschalteter IGBT-Elemente eine geringe Variation in den Charakteristiken aufweisen.
  • Falls eine Vielzahl parallel geschalteter IGBT-Elemente derartige Charakteristiken aufweisen, dass Ein-Spannungen abnehmen, während die Temperatur ansteigt (d.h. die Ein-Spannung hat einen negativen Temperaturkoeffizienten), kann insbesondere leicht eine Stromkonzentration auftreten, wenn Temperaturen der IGBT-Elemente variieren. Dies war ein Hürde beim Erreichen einer höheren Kapazität eines Inverters.
  • Wenn veranlasst wird, dass die Ein-Spannung des IGBT-Elements einen positiven Temperaturkoeffizienten aufweist, um eine Stromkonzentration zu reduzieren, ist es im Allgemeinen notwendig, dass eine Störstellenkonzentration einer Kollektorschicht vom P-Typ so verringert wird, dass eine Injektion von Löchern von einer Seite einer unteren Oberfläche (Seite einer Kollektorschicht) aus reduziert wird. Wenn jedoch eine Störstellenkonzentration der Kollektorschicht vom P-Typ verringert wird, tritt solch ein Problem auf, dass ein Wert eines unterbrechbaren Stroms zur Zeit eines Kurzschlussbetriebs reduziert wird.
  • Die vorliegende Erfindung wurde gemacht, um die Probleme wie oben beschrieben zu lösen, und hat eine Aufgabe, eine Halbleitervorrichtung bereitzustellen, die eine Stromkonzentration auf einem spezifischen Element zur Zeit einer Parallelschaltung reduzieren kann.
  • Mittel zum Lösen des Problems
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: eine Driftschicht vom N--Typ; eine Wannenschicht vom P-Typ, die in einem Oberflächenschicht-Teilbereich einer Seite einer oberen Oberfläche der Driftschicht vom N--Typ ausgebildet ist; eine Emitterschicht vom N-Typ, die in einem Oberflächenschicht-Teilbereich der Wannenschicht vom P-Typ ausgebildet ist; eine Gateelektrode, die auf einer Seite einer oberen Oberfläche einer Halbleiterschicht ausgebildet ist, in der die Driftschicht vom N--Typ, die Wannenschicht vom P-Typ und die Emitterschicht vom N-Typ ausgebildet sind; eine Pufferschicht vom N-Typ, die auf einer Seite einer unteren Oberfläche der Driftschicht vom N--Typ ausgebildet ist; eine Kollektorschicht vom P-Typ, die auf einer Seite einer unteren Oberfläche der Pufferschicht vom N-Typ ausgebildet ist; und eine Schicht vom N++-Typ, die in der Pufferschicht vom N-Typ teilweise ausgebildet ist und eine Störstellenkonzentration aufweist, die höher als eine Störstellenkonzentration der Pufferschicht vom N-Typ ist und gleich einer Störstellenkonzentration der Kollektorschicht vom P-Typ oder höher ist.
  • Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung wird wegen der Schicht vom N++-Typ der Betrag an Löchern, die von einer Seite einer unteren Oberfläche der Halbleitervorrichtung aus injiziert werden sollen, reduziert, und dadurch kann ein Schnittpunkt-Stromwert reduziert werden. Selbst wenn eine spezifische Halbleitervorrichtung aufgrund einer Stromkonzentration in einem Zustand, in welchem eine Vielzahl von Halbleitervorrichtungen parallel geschaltet ist, Wärme erzeugt, wird daher eine negative Rückkopplung auf einen durch die Halbleitervorrichtung fließenden Strom angewendet, und somit kann ein Durchbruch aufgrund einer Stromkonzentration weniger leicht hervorgerufen werden. Indem man die Störstellenkonzentration der Schicht vom N++-Typ so einstellt, dass sie gleich der Störstellenkonzentration der Kollektorschicht vom P-Typ oder höher ist, kann ferner, selbst wenn der Implantationsbetrag einer Störstelle zur Zeit einer Ausbildung der Schicht vom N++-Typ variiert, eine Ein-Spannung der Halbleitervorrichtung stabilisiert werden.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist ein Querschnittsdiagramm, das eine Struktur einer Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht.
    • 2 ist eine grafische Darstellung, um eine Definition eines Schnittpunkt-Stromwerts zu erläutern.
    • 3 ist eine grafische Darstellung, die ein Beispiel einer Verteilung einer Störstellenkonzentration der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 4 ist eine grafische Darstellung, die ein Beispiel einer Verteilung einer Störstellenkonzentration der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 5 ist eine grafische Darstellung, die eine Beziehung zwischen dem Schnittpunkt-Stromwert der Halbleitervorrichtung und einer elektrischen Feldintensität nahe einer rückwärtigen Oberfläche der Halbleitervorrichtung zur Zeit eines Kurzschlussbetriebs zeigt.
    • 6 ist ein Querschnittsdiagramm, das eine Struktur einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform zeigt.
    • 7 ist ein Querschnittsdiagramm, das eine Konfiguration eines Falls veranschaulicht, in dem die vorliegende Erfindung für einen IGBT mit planarem Gate verwendet wird.
  • Beschreibung von Ausführungsformen
  • <Erste Ausführungsform>
  • 1 ist ein Querschnittsdiagramm, das eine Struktur einer Halbleitervorrichtung 10 gemäß einer ersten Ausführungsform der vorliegenden Erfindung veranschaulicht. Die Halbleitervorrichtung 10 ist ein IGBT mit Graben-Gate und leichtem Punch-Through.
  • Die Halbleitervorrichtung 10 umfasst eine Driftschicht 1 vom N--Typ aus einer Halbleiterschicht wie etwa einem Siliziumsubstrat, und eine Wannenschicht 2 vom P-Typ ist in einem Oberflächenschicht-Teilbereich der Driftschicht 1 vom N--Typ ausgebildet. Eine Emitterschicht 3 vom N-Typ ist in einem Oberflächenschicht-Teilbereich der Wannenschicht 2 vom P-Typ teilweise ausgebildet. In der Halbleiterschicht, in der die Driftschicht 1 vom N--Typ, die Wannenschicht 2 vom P-Typ und die Emitterschicht 3 vom N-Typ ausgebildet sind, ist hier eine Oberfläche einer Seite, auf der die Wannenschicht 2 vom P-Typ und die Emitterschicht 3 vom N-Typ ausgebildet sind, als eine „obere Oberfläche“ definiert, und eine Oberfläche auf einer ihr entgegengesetzten Seite ist als eine „untere Oberfläche“ oder eine „rückwärtige Oberfläche“ definiert.
  • Auf einer Seite einer oberen Oberfläche der Halbleiterschicht, in der die Driftschicht 1 vom N--Typ, die Wannenschicht 2 vom P-Typ und die Emitterschicht 3 vom N-Typ ausgebildet sind, sind Gateelektroden 5a und 5b ausgebildet, wobei ein Gate-Isolierungsfilm 4 dazwischen angeordnet ist. Die Halbleitervorrichtung 10 dieser Ausführungsform ist ein IGBT mit Graben-Gate. Daher ist in der Halbleiterschicht eine Vielzahl von Gräben, die durch die Wannenschicht 2 vom P-Typ hindurchgehen, ausgebildet, und in jedem Graben ist die Gateelektrode 5a oder 5b ausgebildet, wobei der Gate-Isolierungsfilm 4 dazwischen angeordnet ist. Konkret weisen die Gateelektroden 5a und 5b eine Tiefe auf, die von der oberen Oberfläche der Wannenschicht 2 vom P-Typ aus die Driftschicht 1 vom N--Typ erreicht. Auf einer Seite einer unteren Oberfläche der Driftschicht 1 vom N--Typ ist eine Pufferschicht 6 vom N-Typ ausgebildet. Ferner ist auf einer Seite einer unteren Oberfläche der Pufferschicht 6 vom N-Typ eine Kollektorschicht 7 vom P-Typ ausgebildet.
  • Die Gateelektrode 5a ist in einem Graben ausgebildet, der durch die Emitterschicht 3 vom N-Typ hindurchgeht. Konkret erstreckt sich die Gateelektrode 5a so, dass sie jeder der Emitterschicht 3 vom N-Typ, der Wannenschicht 2 vom P-Typ unter der Emitterschicht 3 vom N-Typ und der Driftschicht 1 vom N--Typ unter der Wannenschicht 2 vom P-Typ gegenüberliegt, wobei der Gate-Isolierungsfilm 4 dazwischen angeordnet ist. Wenn eine Spannung einer Schwellenspannung oder höher an die Gateelektrode 5a angelegt wird, wird ein Kanal, um eine elektrische Leitung zwischen der Emitterschicht 3 vom N-Typ und der Driftschicht 1 vom N--Typ zu ermöglichen, in der Wannenschicht 2 vom P-Typ unter der Emitterschicht 3 vom N-Typ ausgebildet, und eine IGBT-Zelle wird eingeschaltet.
  • Auf der anderen Seite ist die Gateelektrode 5b in einem Graben ausgebildet, der sich durch einen Teilbereich der Wannenschicht 2 vom P-Typ erstreckt, wo die Emitterschicht 3 vom N-Typ fehlt. Konkret liegt die Gateelektrode 5b, wobei der Gate-Isolierungsfilm 4 dazwischen angeordnet ist, der Emitterschicht 3 vom N-Typ nicht gegenüber. Daher fungiert eine Zelle, in der die Gateelektrode 5b angeordnet ist, nicht als IGBT. Im Folgenden wird auf eine Zelle, in der die Gateelektrode 5b angeordnet ist, (eine Zelle, die die Emitterschicht 3 vom N-Typ nicht enthält) als „Dummy-Zelle“ verwiesen, und auf die Gateelektrode 5b wird als „Dummy-Gateelektrode“ verwiesen.
  • Als eine Kennzahl, um positive und negative Werte eines Temperaturkoeffizienten einer Ein-Spannung eines IGBT-Elements quantitativ auszuwerten, ist ein „Schnittpunkt-Stromwert“ (ICP) (engl.: cross point current value) definiert. Der Schnittpunkt-Stromwert ist als solch ein Stromwert definiert, der die gleiche Ein-Spannung zwischen einer Raumtemperatur-Zeit (zum Beispiel 25°C) und einer Hochtemperatur-Zeit (zum Beispiel 150°C) aufweist.
  • 2 zeigt eine Beziehung zwischen einer Ein-Spannung VCE des IGBT (Kollektor-Emitter-Spannung) und einem Kollektorstrom Ic zu der Zeit bei Raumtemperatur (25°C) und der Zeit bei hoher Temperatur (150°C). Wie in 2 gezeigt ist, ist, wenn der Kollektorstrom IC gleich dem Schnittpunkt-Stromwert ICP ist, die Ein-Spannung VCE die gleiche zwischen der Raumtemperatur-Zeit und der Hochtemperatur-Zeit. Wenn der Kollektorstrom IC größer als der Schnittpunkt-Stromwert ICP ist, ist die Ein-Spannung VCE zur Zeit bei hoher Temperatur höher als zur Zeit bei Raumtemperatur, und, wenn der Kollektorstrom IC kleiner als der Schnittpunkt-Stromwert ICP ist, ist die Ein-Spannung VCE zur Zeit bei hoher Temperatur niedriger als zur Zeit bei Raumtemperatur.
  • In dieser Ausführungsform ist der Schnittpunkt-Stromwert der Halbleitervorrichtung 10 auf einen niedrigeren Wert als ein Nennstrom eingestellt. In diesem Fall wird in einem Zustand, in welchem eine Vielzahl von Halbleitervorrichtungen 10 parallel geschaltet ist, und wenn eine spezifische Halbleitervorrichtung 10 aufgrund einer Stromkonzentration Wärme erzeugt, eine negative Rückkopplung auf einen durch die Halbleitervorrichtung 10 fließenden Strom angewendet. Daher kann ein Durchbruch aufgrund einer Stromkonzentration weniger leicht verursacht werden. Der Schnittpunkt-Stromwert kann reduziert werden, indem Löcher reduziert werden, die von einer Seite einer unteren Oberfläche (Seite einer Kollektorschicht 7 vom P-Typ) der Halbleitervorrichtung 10 injiziert werden sollen.
  • Als Nächstes wird ein Ausbildungsverfahren der Halbleitervorrichtung 10 beschrieben. Zuerst werden auf einer Seite einer oberen Oberfläche der Driftschicht 1 vom N--Typ aus einem Siliziumsubstrat oder dergleichen die Wannenschicht 2 vom P-Typ, die Emitterschicht 3 vom N-Typ, der Gate-Isolierungsfilm 4, die Gateelektrode 5a, die Dummy-Gateelektrode 5b und dergleichen gebildet. Die Ausbildungstechnik dieser kann die gleiche wie diejenige einer bekannten Technologie sein, und folglich wird deren detaillierte Beschreibung weggelassen.
  • Danach wird auf einer Seite einer unteren Oberfläche der Driftschicht 1 vom N--Typ beispielsweise Phosphor (P) als Ionen implantiert, um die Pufferschicht 6 vom N-Typ zu bilden. Anschließend wird auf einer Seite einer unteren Oberfläche der Pufferschicht 6 vom N-Typ P zusätzlich mit einer selektiven Ionenimplantation unter Verwendung der Fotolithografietechnik implantiert, um so eine Schicht 8 vom N++-Typ in einem Teilbereich der Pufferschicht 6 vom N-Typ auszubilden. Ferner wird auf einer Seite einer unteren Oberfläche der Driftschicht 1 vom N--Typ beispielsweise Bor (B) als Ionen implantiert, um die Kollektorschicht 7 vom P-Typ auszubilden.
  • Eine Beschleunigungsenergie bei einer Ionenimplantation von P zum Ausbilden der Schicht 8 vom N++-Typ wird niedriger als eine Beschleunigungsenergie bei einer Ionenimplantation von P zum Ausbilden der Pufferschicht 6 vom N-Typ und höher als eine Beschleunigungsenergie bei einer Ionenimplantation von B zum Ausbilden der Kollektorschicht 7 vom P-Typ eingestellt. Auf diese Weise wird die Schicht 8 vom N++-Typ nahe einer Grenze zwischen der Pufferschicht 6 vom N-Typ und der Kollektorschicht 7 vom P-Typ gebildet. Ferner wird ein Implantationsbetrag (Dosisbetrag) von P zum Ausbilden der Schicht 8 vom N++-Typ gleich einem Implantationsbetrag von B zum Ausbilden der Kollektorschicht 7 vom P-Typ oder höher eingestellt. Konkret wird eine Störstellenkonzentration der Schicht 8 vom N++-Typ gleich einer Störstellenkonzentration der Kollektorschicht 7 vom P-Typ oder höher eingestellt.
  • Ein Beispiel einer Verteilung einer Störstellenkonzentration der Halbleitervorrichtung 10 ist in 3 und 4 dargestellt. 3 zeigt eine Verteilung einer Störstellenkonzentration eines entlang einer Linie A1-A2 von 1 genommenen Querschnitts, d.h. eines Querschnitts der Driftschicht 1 vom N--Typ, der Pufferschicht 6 vom N-Typ und der Kollektorschicht 7 vom P-Typ in einem Bereich, wo die Schicht 8 vom N++-Typ nicht ausgebildet ist. 4 zeigt eine Verteilung einer Störstellenkonzentration eines entlang der Linie B1-B2 von 1 genommenen Querschnitts, d.h. eines Querschnitts der Driftschicht 1 vom N--Typ, der Pufferschicht 6 vom N-Typ und der Kollektorschicht 7 vom P-Typ in einem Bereich, wo die Schicht 8 vom N++-Typ ausgebildet ist. In diesem Beispiel ist wie in 4 eine Störstellenkonzentration der Schicht 8 vom N++-Typ so eingestellt, dass sie höher als eine Störstellenkonzentration der Kollektorschicht 7 vom P-Typ ist.
  • Nachdem die Pufferschicht 6 vom N-Typ, die Kollektorschicht 7 vom P-Typ und die Schicht 8 vom N++-Typ ausgebildet sind, wird eine Aktivierungsbehandlung wie etwa ein Laser-Ausheilen auf einer Seite einer unteren Oberfläche der Driftschicht 1 vom N--Typ durchgeführt, um die Pufferschicht 6 vom N-Typ, die Kollektorschicht 7 vom P-Typ und die Schicht 8 vom N++-Typ zu aktivieren. Als Ergebnis wird die in 1 veranschaulichte Halbleitervorrichtung 10 erhalten.
  • Wie in dieser Ausführungsform wird, indem man die Schicht 8 vom N++-Typ in der Pufferschicht 6 vom N-Typ teilweise ausbildet, der Betrag an Löchern, die von der Seite der Kollektorschicht 7 vom P-Typ aus zur Zeit eines Ein-Betriebs der Halbleitervorrichtung 10 injiziert werden sollen, reduziert, und folglich kann der Schnittpunkt-Stromwert der Halbleitervorrichtung 10 gesenkt werden. Indem man den Schnittpunkt-Stromwert der Halbleitervorrichtung 10 niedriger als den Nennstrom absenkt, wird, selbst wenn eine spezifische Halbleitervorrichtung 10 aufgrund einer Stromkonzentration Wärme erzeugt, wenn eine Vielzahl von Halbleitervorrichtungen 10 parallel geschaltet ist, eine negative Rückkopplung auf einen durch die Halbleitervorrichtung 10 fließenden Strom angewendet, und folglich wird ein Durchbruch aufgrund einer Stromkonzentration weniger leicht verursacht. Ferner wird ein Ungleichgewicht einer Chiptemperatur der Halbleitervorrichtung 10 reduziert, und daher wird die Temperatur des Chips zur Zeit einer Parallelschaltung weiter stabilisiert. Indem man die Störstellenkonzentration der Schicht 8 vom N++-Typ gleich der Störstellenkonzentration der Kollektorschicht 7 vom P-Typ oder höher einstellt, kann, selbst wenn der Implantationsbetrag von P zur Zeit einer Ausbildung der Schicht 8 vom N++-Typ variiert, die Ein-Spannung der Halbleitervorrichtung 10 stabilisiert werden.
  • 5 zeigt Simulationsergebnisse, die eine Beziehung zwischen dem Schnittpunkt-Stromwert (die Raumtemperatur ist auf 25°C eingestellt und die hohe Temperatur ist auf 150°C eingestellt) der Halbleitervorrichtung 10 und einer elektrischen Feldintensität nahe einer rückwärtigen Oberfläche (nahe der Pufferschicht 6 vom N-Typ) der Halbleitervorrichtung 10 zur Zeit eines Kurzschlussbetriebs bei der Raumtemperatur darstellen. Für den Vergleich zeigt 5 auch Simulationsergebnisse einer herkömmlichen Struktur (einer Struktur, in der die Schicht 8 vom N++-Typ aus 1 weggelassen ist). Wenn eine elektrische Feldintensität auf der Seite einer rückwärtigen Oberfläche der Halbleitervorrichtung 10 erhöht wird, kann ein Kurzschlussstrom nicht unterbrochen werden, und folglich kann ein Chip zerstört werden. In der Halbleitervorrichtung 10 gemäß dieser Ausführungsform ist jedoch auf der Seite der rückwärtigen Oberfläche die Schicht 8 vom N++-Typ vorgesehen, und folglich kann eine Zunahme der elektrischen Feldintensität auf der Seite der rückwärtigen Oberfläche weiter als in der herkömmlichen Struktur reduziert werden, und zur gleichen Zeit kann der Schnittpunkt-Stromwert reduziert werden.
  • Indem man die Beschleunigungsenergie bei einer Ionenimplantation von P zum Ausbilden der Schicht 8 vom N++-Typ so einstellt, dass sie höher als die Beschleunigungsenergie einer Ionenimplantation von B zum Ausbilden der Kollektorschicht 7 vom P-Typ ist, wird ferner die Kollektorschicht 7 vom P-Typ auf der gesamten rückwärtigen Oberfläche der Halbleitervorrichtung 10 ausgebildet. Auf diese Weise kann eine Verbindung zwischen der Kollektorschicht 7 vom P-Typ und einer Elektrode an der rückwärtigen Oberfläche (Kollektorelektrode), die zum Beispiel aus Aluminium (AI) gebildet ist, ein ohmscher Übergang mit einem niedrigen Widerstandswert sein, und folglich kann eine Zunahme der Ein-Spannung reduziert werden.
  • <Zweite Ausführungsform>
  • 6 ist ein Querschnittsdiagramm, das eine Struktur der Halbleitervorrichtung 10 gemäß einer zweiten Ausführungsform veranschaulicht. In 6 sind die gleichen Elemente wie jene von 1 mit den gleichen Bezugszeichen wie 1 bezeichnet.
  • Wie in 6 veranschaulicht ist, ist in der Halbleitervorrichtung 10 der zweiten Ausführungsform die Schicht 8 vom N++-Typ nicht in der IGBT-Zelle ausgebildet, die die Emitterschicht 3 vom N-Typ enthält, und ist nur in der Dummy-Zelle ausgebildet, die die Emitterschicht 3 vom N-Typ nicht enthält (eine Zelle, die die Dummy-Gateelektrode 5b enthält). Auf diese Weise ist die Schicht 8 vom N++-Typ so angeordnet, dass sie einen Bereich unmittelbar unterhalb der Emitterschicht 3 vom N-Typ vermeidet.
  • Zur Zeit eines Ein-Betriebs der Halbleitervorrichtung 10 gibt es einen höheren Elektronenstrom in einem Bereich unmittelbar unterhalb der Emitterschicht 3 vom N-Typ. Indem man die Emitterschicht 8 vom N++-Typ so anordnet, dass sie einen Bereich unmittelbar unterhalb der Emitterschicht 3 vom N-Typ vermeidet, wird jedoch eine elektrische Feldintensität nahe der rückwärtigen Oberfläche zur Zeit des Kurzschlussbetriebs der Halbleitervorrichtung 10 reduziert. Auf diese Weise kann ein Effekt, dass ein unterbrechbarer Strom zur Zeit eines Kurzschlussbetriebs der Halbleitervorrichtung 10 erhöht wird, erhalten werden.
  • In 6 ist die Schicht 8 vom N++-Typ nur in der Dummy-Zelle ausgebildet. Die Schicht 8 vom N++-Typ kann sich in die äußere Umgebung der Dummy-Zelle bis zu dem Maße erstrecken, dass die Schicht 8 vom N++-Typ einen Bereich unmittelbar unterhalb der Emitterschicht 3 vom N-Typ nicht erreicht.
  • Ferner ist in der obigen Beschreibung Silizium als ein Beispiel eines Materials der Driftschicht 1 vom N--Typ angegeben; aber dies ist nicht einschränkend. Beispielsweise kann ein Material der Driftschicht 1 vom N--Typ ein Halbleiter mit breiter Bandlücke wie etwa Siliziumcarbid, ein Material auf Gallium-Nitrid-Basis und Diamant sein.
  • Ferner ist in 1 und 6 ein Beispiel veranschaulicht, in welchem die vorliegende Erfindung für einen IGBT mit Graben-Gate verwendet wird. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt, für einen IGBT mit Graben-Gate verwendet zu werden, und kann auch für einen IGBT mit planarem Gate verwendet werden. Beispielsweise ist in 7 eine Konfiguration eines Falls veranschaulicht, in dem die obige zweite Ausführungsform für einen IGBT mit planarem Gate verwendet wird. Konkret ist in 7 die Schicht 8 vom N++-Typ nicht in der IGBT-Zelle ausgebildet, die die Emitterschicht 3 vom N-Typ enthält, und ist nur in der Dummy-Zelle ausgebildet, die die Emitterschicht 3 vom N-Typ nicht enthält (eine Zelle, die die Dummy-Gateelektrode 5b enthält). Man beachte, dass in 7 die gleichen Elemente wie jene von 6 mit den gleichen Bezugszeichen wie 6 bezeichnet sind.
  • In 7 sind die Gateelektrode 5a und die Dummy-Gateelektrode 5b planar auf einer oberen Oberfläche der Halbleiterschicht ausgebildet, in der die Driftschicht 1 vom N--Typ, die Wannenschicht 2 vom P-Typ und die Emitterschicht 3 vom N-Typ ausgebildet sind. Die Gateelektrode 5a unter diesen erstreckt sich so, dass sie jeder der Emitterschicht 3 vom N-Typ, der Wannenschicht 2 vom P-Typ, die der Emitterschicht 3 vom N-Typ benachbart ist, und der Driftschicht 1 vom N--Typ, die der Wannenschicht 2 vom P-Typ benachbart ist, gegenüberliegt, wobei der Gate-Isolierungsfilm 4 dazwischen angeordnet ist. Auf der anderen Seite ist die Dummy-Gateelektrode 5b über Teilbereichen der Wannenschicht 2 vom P-Typ, wo die Emitterschicht 3 vom N-Typ fehlt, und der diesen Teilbereichen benachbarten Driftschicht 1 vom N--Typ ausgebildet. Konkret liegt die Dummy-Gateelektrode 5b, wobei der Gate-Isolierungsfilm 4 dazwischen angeordnet ist, der Emitterschicht 3 vom N-Typ nicht gegenüber.
  • Im Allgemeinen weist der IGBT mit Graben-Gate Vorteile eines hohen Integrationsgrads und das Potential einer hohen Stromdichte auf. Der IGBT mit planarem Gate kann jedoch aus dem Grund verwendet werden, dass beispielsweise eine Package-Größe der Halbleitervorrichtung einen Raum einnimmt oder eine Wärmeableitungsleistung eines Chips gegenüber einer hohen Integration in den Vordergrund gestellt wird. Auch wenn die vorliegende Erfindung für einen IGBT mit planarem Gate verwendet wird, können Effekte ähnlich jenen eines Falls, in dem die vorliegende Erfindung für einen IGBT mit Graben-Gate verwendet wird, erhalten werden.
  • In 7 ist ein Beispiel veranschaulicht, in welchem die zweite Ausführungsform für einen IGBT mit planarem Gate verwendet wird. Natürlich kann jedoch auch die erste Ausführungsform für einen IGBT mit planarem Gate verwendet werden. Konkret kann, wenn die vorliegende Erfindung für einen IGBT mit planarem Gate verwendet wird, ein Teil der Schicht 8 vom N++-Typ in der die Emitterschicht 3 vom N-Typ enthaltenden IGBT-Zelle ausgebildet sein.
  • Man beachte, dass in der vorliegenden Erfindung innerhalb des Umfangs der Erfindung jede Ausführungsform frei miteinander kombiniert werden kann und jede Ausführungsform gegebenenfalls modifiziert oder weggelassen werden kann.
  • Obgleich die Erfindung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.
  • Bezugszeichenliste
  • 10 Halbleitervorrichtung, 1 Driftschicht vom N--Typ, 2 Wannenschicht vom P-Typ, 3 Emitterschicht vom N-Typ, 4 Gate-Isolierungsfilm, 5a Gateelektrode, 5b Dummy-Gateelektrode, 6 Pufferschicht vom N-Typ, 7 Kollektorschicht vom P-Typ, 8 Schicht vom N++-Typ.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 9307104 [0003]

Claims (3)

  1. Halbleitervorrichtung (10), aufweisend: eine Driftschicht (1) vom N--Typ; eine Wannenschicht (2) vom P-Typ, die in einem Oberflächenschicht-Teilbereich einer Seite einer oberen Oberfläche der Driftschicht (1) vom N--Typ ausgebildet ist; eine Emitterschicht (3) vom N-Typ, die in einem Oberflächenschicht-Teilbereich der Wannenschicht (2) vom P-Typ ausgebildet ist; eine Gateelektrode (5a, 5b), die auf einer Seite einer oberen Oberfläche einer Halbleiterschicht ausgebildet ist, in der die Driftschicht (1) vom N--Typ, die Wannenschicht (2) vom P-Typ und die Emitterschicht (3) vom N-Typ ausgebildet sind; eine Pufferschicht (6) vom N-Typ, die auf einer Seite einer unteren Oberfläche der Driftschicht (1) vom N--Typ ausgebildet ist; eine Kollektorschicht (7) vom P-Typ, die auf einer Seite einer unteren Oberfläche der Pufferschicht (6) vom N-Typ ausgebildet ist; und eine Schicht (8) vom N++-Typ, die in der Pufferschicht (6) vom N-Typ teilweise ausgebildet ist und eine Störstellenkonzentration aufweist, die höher als eine Störstellenkonzentration der Pufferschicht (6) vom N-Typ ist und gleich einer Störstellenkonzentration der Kollektorschicht (7) vom P-Typ oder höher ist.
  2. Halbleitervorrichtung (10) nach Anspruch 1, wobei die Schicht (8) vom N++-Typ so angeordnet ist, dass sie einen Bereich unmittelbar unterhalb der Emitterschicht (3) vom N-Typ vermeidet.
  3. Halbleitervorrichtung (10) nach Anspruch 1, wobei die Halbleitervorrichtung (10) umfasst eine Zelle, die die Emitterschicht (3) vom N-Typ enthält, die der Gateelektrode (5a) gegenüberliegt, wobei ein Isolierungsfilm dazwischen angeordnet ist, und eine Dummy-Zelle, die die Emitterschicht (3) vom N-Typ nicht enthält, die der Gateelektrode (5b) gegenüberliegt, wobei ein Isolierungsfilm dazwischen angeordnet ist, und die Schicht (8) vom N++-Typ nur in der Dummy-Zelle ausgebildet ist.
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