DE102017201147A1 - Halbleitervorrichtung - Google Patents

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Tetsuo Takahashi
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Abstract

Eine Halbleitervorrichtung weist ein Substrat auf, das eine obere Oberflächenschicht einer zweiten Leitungsart, die an einer oberen Oberflächenseite gebildet ist, eine Drift-Schicht einer ersten Leitungsart, die unter der oberen Oberflächenschicht gebildet ist, eine Pufferschicht der ersten Leitungsart, die unter der Drift-Schicht gebildet ist, und eine untere Oberflächenschicht der zweiten Leitungsart, die unter der Pufferschicht gebildet ist, aufweist, wobei die Pufferschicht eine Mehrzahl von oberen Pufferschichten, die getrennt voneinander vorgesehen sind, und eine Mehrzahl von unteren Pufferschichten, die getrennt voneinander zwischen der Mehrzahl von oberen Pufferschichten und der unteren Oberflächenschicht vorgesehen sind, aufweist, wobei die Mehrzahl von oberen Pufferschichten so ausgebildet ist, dass durchschnittliche Verunreinigungskonzentrationen in ersten Abschnitten, die sich alle von dem oberen Ende von einer der oberen Pufferschichten zu der nächsttieferen Pufferschicht erstrecken, als eine erste Konzentration angeglichen sind.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die zum Beispiel zum Schalten eines hohen Stroms verwendet wird.
  • Hintergrund
  • JP 2015-130523 A offenbart eine Anordnung, die an einer Stelle in einer Drift-Schicht entfernt von einer spannungsfesten Hauptverbindung in einem Bipolartransistor mit isoliertem Gate (IGBT) oder einer Diode eine Feldstopperschicht der gleichen Leitungsart wie diejenige der Drift-Schicht aufweist und eine Verunreinigungskonzentration aufweisend, die höher ist als diejenige in der Drift-Schicht. Das Bereitstellen der Feldstopperstruktur ermöglicht ein Verhindern, dass sich eine Verarmungsschicht zu der Zeit eines Abschaltens der Halbleitervorrichtung von der spannungsfesten Hauptverbindung ausbreitet, und daher ein Verhindern eines Durchschlags.
  • Mit Bezug auf eine Halbleitervorrichtung, die eine Leistungsvorrichtung genannt wird, gibt es verschiedene Anforderungen zum Reduzieren eines Verlusts, Sicherstellen eines Aufrechterhaltungsvermögens einer Stehspannung, Sicherstellen eines sicheren Betriebsbereichs zum Verhindern eines Ausfalls der Halbleitervorrichtung während eines Betriebs, usw.. Vorrichtungen, die in Größe und Gewicht reduziert sind, sind durch Erfüllen solcher Anforderungen entwickelt worden. In den letzten Jahren ist ein Bedarf für eine elektromagnetische Kompatibilität (EMC) zusätzlich zu den vorstehend beschriebenen Anforderungen aufgekommen. Eine Leistungsvorrichtung, die ein Schalten einer hohen Spannung und eines hohen Stroms wiederholt ausführt, kann eine Quelle für eine Erzeugung von elektromagnetischen Störungen sein. Es gibt einen Bedarf für Techniken zum Unterbinden des Einflusses elektromagnetischer Störungen von solch einer Quelle für eine Störungserzeugung auf andere Vorrichtungen durch Unterdrücken der elektromagnetischen Störungen. Eine der Maßnahmen zum Unterbinden der elektromagnetischen Störungen ist ein Verhindern von Überschwingen zu der Zeit eines Abschaltens der Halbleitervorrichtung.
  • Zusammenfassung der Erfindung
  • Angesichts der vorstehend beschriebenen Umstände ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, die in der Lage ist, ein Überschwingen zu der Zeit eines Abschaltens zu verhindern.
  • Die Merkmale und Vorteile der vorliegenden Erfindung können wie folgt zusammengefasst werden.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung ein Substrat auf, das eine obere Oberflächenschicht einer zweiten Leitungsart, die an einer oberen Oberflächenseite ausgebildet ist, eine Drift-Schicht einer ersten Leitungsart, die unter der oberen Oberflächenschicht ausgebildet ist, eine Pufferschicht der ersten Leitungsart, die unter der Drift-Schicht ausgebildet ist, und eine untere Oberflächenschicht der zweiten Leitungsart, die unter der Pufferschicht ausgebildet ist, aufweist, die Pufferschicht weist eine Mehrzahl von oberen Pufferschichten, die getrennt voneinander vorgesehen sind, und eine Mehrzahl von unteren Pufferschichten, die getrennt voneinander zwischen der Mehrzahl von oberen Pufferschichten und der unteren Oberflächenschicht vorgesehen sind, auf, wobei die Mehrzahl von oberen Pufferschichten so ausgebildet ist, dass durchschnittliche Verunreinigungskonzentrationen in ersten Abschnitten, die sich jeder von dem unteren Ende von einer der oberen Pufferschichten zu der nächsttieferen Pufferschicht erstrecken, als eine erste Konzentration angeglichen sind, die Mehrzahl von unteren Pufferschichten so ausgebildet ist, dass durchschnittliche Verunreinigungskonzentrationen in zweiten Abschnitten, die sich jeder von dem oberen Ende von einer der unteren Pufferschichten zu der nächsttieferen Pufferschicht erstrecken, gleich oder höher sind als die erste Konzentration, und die Mehrzahl von unteren Pufferschichten so ausgebildet sind, dass eine durchschnittliche Verunreinigungskonzentration in einem tieferen der zweiten Abschnitte gleich oder höher ist als eine durchschnittliche Verunreinigungskonzentration in einem oberen der zweiten Abschnitte.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung ersichtlicher.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform;
  • 2 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 3 ist eine schematische Darstellung, die ein Verfahren zur Fertigung einer Halbleitervorrichtung zeigt;
  • 4 ist eine schematische Darstellung, die ein Verfahren zur Fertigung einer Halbleitervorrichtung zeigt;
  • 5 ist eine schematische Darstellung, die ein Verfahren zur Fertigung einer Halbleitervorrichtung zeigt;
  • 6 ist eine schematische Darstellung, die ein Verfahren zur Fertigung einer Halbleitervorrichtung zeigt;
  • 7 ist eine schematische Darstellung, die ein Verfahren zur Fertigung einer Halbleitervorrichtung zeigt;
  • 8 ist eine schematische Darstellung, die ein Verfahren zur Fertigung einer Halbleitervorrichtung zeigt;
  • 9 ist eine schematische Darstellung, die ein Verhältnis zwischen der Kollektor-Spannung und der Länge der Verarmungsschicht zeigt;
  • 10 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer zweiten Ausführungsform;
  • 11 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 12 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer dritten Ausführungsform;
  • 13 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 14 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer vierten Ausführungsform;
  • 15 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 16 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer fünften Ausführungsform;
  • 17 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 18 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer sechsten Ausführungsform;
  • 19 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 20 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer siebten Ausführungsform;
  • 21 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 22 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer achten Ausführungsform;
  • 23 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 24 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer neunten Ausführungsform;
  • 25 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 26 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer zehnten Ausführungsform;
  • 27 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 28 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer elften Ausführungsform;
  • 29 ist eine schematische Darstellung, die ein Verunreinigungsprofil zeigt;
  • 30 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem ersten Vergleichsbeispiel;
  • 31 ist eine schematische Darstellung, die ein Verunreinigungsprofil des ersten Vergleichsbeispiels zeigt;
  • 32 ist eine schematische Darstellung, die eine Überschwingungswellenform zeigt;
  • 33 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einem zweiten Vergleichsbeispiel;
  • 34 ist eine schematische Darstellung, die ein Verunreinigungsprofil des zweiten Vergleichsbeispiels zeigt; und
  • 35 ist eine schematische Darstellung, die das Verhältnis zwischen der Drain-Spannung und der Länge der Verarmungsschicht des ersten und zweiten Vergleichsbeispiels zeigt.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung wird mit Bezug auf die begleitenden Zeichnungen beschrieben. Komponenten, die gleich sind oder zueinander korrespondieren, werden die gleichen Bezugszeichen zugewiesen, und eine wiederholte Beschreibung derselben ist in einigen Fällen weggelassen. Wenn es die Gelegenheit erfordert, wird ein n-Typ als "erste Leitungsart“ und ein p-Typ als "zweite Leitungsart“ bezeichnet.
  • Erste Ausführungsform
  • 1 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform. Die Halbleitervorrichtung weist eine aus einer n-Schicht gebildete Drift-Schicht 1 auf. Eine obere Oberflächenschicht 4 der zweiten Leitungsart ist auf der Drift-Schicht 1 gebildet. Die obere Oberflächenschicht 4 ist eine p-Basisschicht. Eine Emitter-Schicht 5 der ersten Leitungsart und eine Kontaktschicht 6 der zweiten Leitungsart sind auf der oberen Oberflächenschicht 4 gebildet. Die Emitter-Schicht 5 ist eine n+-Typ-Schicht, während die Kontaktschicht 6 eine p+-Typ-Schicht ist.
  • Gräben sind an der oberen Oberflächenseite des Substrats ausgebildet. Eine Gate-Oxidschicht 7 ist entlang innerer Wandoberflächen jedes Grabens gebildet. Eine Gate-Elektrode 8, die zum Beispiel aus Polysilizium ausgebildet ist, ist mit Kontakt zu der Gate-Oxidschicht 7 vorgesehen. Eine Emitter-Elektrode 10 ist auf der oberen Oberfläche des Substrats ausgebildet. Eine Zwischenlagenisolierungsschicht 9 ist zwischen der Emitter-Elektrode 10 und der Gate-Elektrode 8 gebildet.
  • Die obere Oberflächenschicht 4 ist somit an der oberen Oberflächenseite des Substrats gebildet. Die Drift-Schicht 1 ist unter der oberen Oberflächenschicht 4 gebildet. Eine Pufferschicht 12 der ersten Leitungsart ist unter der Drift-Schicht 1 gebildet. Die Pufferschicht 12 weist obere Pufferschichten 12a und 12b und untere Pufferschichten 12c und 12d auf. Eine untere Oberflächenschicht 3 der zweiten Leitungsart ist unter der Pufferschicht 12 gebildet. Die untere Oberflächenschicht 3 ist eine Kollektor-Schicht. Eine Durchschlag-Verhütungsschicht 13 der ersten Leitungsart ist zwischen der Pufferschicht 12 und der unteren Oberflächenschicht 3 gebildet. Die Durchschlag-Verhütungsschicht 13 hat Kontakt mit der unteren Oberflächenschicht 3 aber hat keinen Kontakt mit der Pufferschicht 12. Eine Kollektor-Elektrode 11 ist unter der unteren Oberflächenschicht 3 ausgebildet. Die Drift-Schicht 1, die obere Oberflächenschicht 4, die Emitter-Schicht 5, die Gate-Oxidschicht 7 und die Gate-Elektrode 8 bilden einen Graben-Typ-MOSFET.
  • 2 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie A-A‘ in 1 zeigt. Ein erster Abschnitt a ist ein Abschnitt von dem oberen Ende der oberen Pufferschicht 12a zu der oberen Pufferschicht 12b unter der oberen Pufferschicht 12a. Ein erster Abschnitt b ist ein Abschnitt von dem oberen Ende der oberen Pufferschicht 12b zu der unteren Pufferschicht 12c unter der oberen Pufferschicht 12b. Die durchschnittliche Verunreinigungskonzentration einer Verunreinigung der ersten Leitungsart in dem ersten Abschnitt a und die durchschnittliche Verunreinigungskonzentration der Verunreinigung der ersten Leitungsart in dem ersten Abschnitt b gleichen einander. Die durchschnittliche Verunreinigungskonzentration wird als "erste Konzentration“ bezeichnet.
  • Somit sind die oberen Pufferschichten 12a und 12b so gebildet, dass die durchschnittliche Verunreinigungskonzentration in dem ersten Abschnitt a von dem oberen Ende der oberen Pufferschicht 12a zu der oberen Pufferschicht 12b unter der oberen Pufferschicht 12a und die durchschnittliche Verunreinigungskonzentration in dem ersten Abschnitt b von dem oberen Ende der oberen Pufferschicht 12b zu der unteren Pufferschicht 12c als die erste Konzentration angeglichen sind. Wie aus 2 ersichtlich ist, bilden die zwei oberen Pufferschichten 12a und 12b, die einander gleichende Höchstkonzentrationen aufweisen, eine Mehrzahl von oberen Pufferschichten.
  • Ein zweiter Abschnitt c ist ein Abschnitt von dem oberen Ende der unteren Pufferschicht 12c zu der unteren Pufferschicht 12d unter der unteren Pufferschicht 12c. Ein zweiter Abschnitt d ist ein Abschnitt von dem oberen Ende der unteren Pufferschicht 12d zu der Durchschlag-Verhütungsschicht 13 unter der unteren Pufferschicht 12d. Die unteren Pufferschichten 12c und 12d sind so gebildet, dass jede der durchschnittlichen Verunreinigungskonzentrationen in den zweiten Abschnitten c und d gleich oder höher sind als die erste Konzentration, und so dass die durchschnittliche Verunreinigungskonzentration in dem unteren zweiten Abschnitt gleich oder höher ist als die durchschnittliche Verunreinigungskonzentration in dem oberen zweiten Abschnitt. 2 zeigt einen Zustand, in welchem die durchschnittliche Verunreinigungskonzentration in dem unteren zweiten Abschnitt, d.h. dem zweiten Abschnitt d höher ist als die durchschnittliche Verunreinigungskonzentration in dem oberen zweiten Abschnitt, d.h. dem zweiten Abschnitt c.
  • Die Verunreinigungskonzentration in der Durchschlag-Verhütungsschicht 13 ist höher als alle diejenigen in den oberen Pufferschichten 12a und 12b und den unteren Pufferschichten 12c und 12d. Die Durchschlag-Verhütungsschicht 13 weist P als eine Verunreinigung auf.
  • Ein Verfahren zur Fertigung der Halbleitervorrichtung gemäß der ersten Ausführungsform wird beschrieben. Zuerst wird, wie in 3 gezeigt, der Aufbau an der oberen Oberflächenseite des Substrats durch gewöhnliche Halbleiterfertigungstechniken ausgebildet.
  • Als Nächstes wird, wie in 4 gezeigt, das Substrat von der unteren Oberfläche des Substrats auf eine vorbestimmte Dicke geschliffen. Anschließend wird, wie in 5 gezeigt, eine Protonen-Implantierung auf das Substrat ausgeführt, um protonen-implantierte Bereiche 16a, 16b, 16c und 16d an vorbestimmten Stellen in dem Substrat auszubilden.
  • Anschließend wird, wie in 6 gezeigt, P in das Substrat implantiert, um einen P-implantierten Bereich 17 an einer vorbestimmten Stelle in dem Substrat auszubilden. Für eine Implantierung mit P wird eine gewöhnliche Implantierungstechnik verwendet. Anschließend wird, wie in 7 gezeigt, ein Bereich 18, der eine p-Typ-Verunreinigung implantiert aufweist, an einer vorbestimmten Stelle in dem Substrat ausgebildet. Die p-Typ-Verunreinigung ist zum Beispiel B.
  • Das gesamte Substrat wird dann getempert, um die protonen-implantierten Bereiche 16a, 16b, 16c und 16d und die implantierten Bereiche 17 und 18 zu aktivieren. Durch diese Aktivierung werden die oberen Pufferschichten 12a und 12b, die unteren Pufferschichten 12c und 12d, die Durchschlag-Verhütungsschicht 13 und die untere Oberflächenschicht 3 gebildet, wie in 8 gezeigt. Danach wird die in 1 gezeigte Halbleitervorrichtung unter Verwendung von gewöhnlichen Halbleiterfertigungstechniken gefertigt.
  • Um ein Verständnis der Merkmale der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zu vereinfachen, werden nachfolgend Vergleichsbeispiele beschrieben. 30 ist eine Schnittansicht eines IGBTs gemäß einem ersten Vergleichsbeispiel. Der IGBT gemäß dem ersten Vergleichsbeispiel weist eine Pufferschicht 2 auf. Die Pufferschicht 2 hat Kontakt mit der unteren Oberflächenschicht 3. 31 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie L-L‘ in 30 zeigt. Eine Pufferschicht 2 hat Kontakt mit der unteren Oberflächenschicht 3.
  • Wenn sich der IGBT in dem EIN-Zustand befindet, befindet sich der MOSFET in dem EIN-Zustand, und deshalb ist eine Mehrzahl von Ladungsträgern, die durch eine Leitfähigkeitsmodulation akkumuliert sind, in der Drift-Schicht 1 vorhanden. Wenn der MOSFET abgeschaltet wird, werden die Ladungsträger schrittweise von der Emitter-Seite an der oberen Oberfläche des Substrats abgeführt, die Verarmungsschicht erstreckt sich in der Drift-Schicht 1 und die Kollektor-Spannung steigt. Wenn die Abführung der Ladungsträger in der Drift-Schicht 1 endet, endet der Abschaltvorgang.
  • In dem Fall des ersten Vergleichsbeispiels besteht eine Möglichkeit, dass die Verarmungsschicht die untere Oberflächenschicht 3 erreicht und eine weitere Ausbreitung in dem Abschaltvorgang stoppt. Wenn die Verarmungsschicht die untere Oberflächenschicht 3 erreicht, wird eine Schwingungswellenform, wie in 32 gezeigt, beobachtet. Diese Schwingungswellenform wird Überschwingen genannt. Überschwingen kann eine Ursache für Störsignale oder eine Fehlfunktion der Halbleitervorrichtung sein. Wenn die Dicke der Drift-Schicht 1 reduziert ist oder die Treiberspannung Vcc erhöht ist, wird ein Überschwingen bedeutend.
  • 33 ist eine Schnittansicht eines IGBTs gemäß einem zweiten Vergleichsbeispiel, welches drei Pufferschichten 20a, 20b und 20c getrennt voneinander vorgesehen aufweist. 34 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie M-M‘ in 33 zeigt. Die Verunreinigungskonzentration in der Pufferschicht 20b ist höher als diejenige in der Pufferschicht 20a. Die Verunreinigungskonzentration in der Pufferschicht 20c ist höher als diejenige in der Pufferschicht 20b. Somit ist eine Mehrzahl von Pufferschichten 20a, 20b und 20c vorgesehen, welche die Verunreinigungskonzentrationen aufweisen, die sich gemäß einer Reihenfolge eines sich verringernden Abstands zu der unteren Oberflächenschicht 3 aufeinanderfolgend erhöhen, um die Ausbreitung der Verarmungsschicht zu mäßigen.
  • 35 ist eine schematische Darstellung, die das Verhältnis zwischen der Kollektor-Spannung und die Verarmungsschichtausbreitungsstrecke mit Bezug auf die Halbleitervorrichtung gemäß dem ersten Vergleichsbeispiel und der Halbleitervorrichtung gemäß dem zweiten Vergleichsbeispiel zeigt. Die Verarmungsschichtausbreitungsstrecke ist die Länge der Verarmungsschicht, die sich ausbreitet, wenn die Halbleitervorrichtung abgeschaltet wird. P1 in 35 korrespondiert zu dem oberen Ende der unteren Oberflächenschicht 3. Deshalb tritt ein Überschwingen auf, wenn die Wellenform P1 erreicht. Die Kollektor-Spannung, die notwendig ist, um zu bewirken, dass die Verarmungsschicht die Verarmungsschichtausbreitungsstrecke P1 in der Vorrichtung gemäß dem zweiten Vergleichsbeispiel erreicht, ist höher als diejenige in der Vorrichtung gemäß dem ersten Vergleichsbeispiel. Bei einer Verwendung der Vorrichtung gemäß dem zweiten Vergleichsbeispiel kann deshalb ein Überschwingen verhindert werden, während die Kollektor-Spannung auf einen hohen Wert erhöht wird.
  • In dem Fall des zweiten Vergleichsbeispiels wird jedoch, wie aus 35 zu verstehen ist, die Abhängigkeit der Verarmungsschichtausbreitungsstrecke von der Kollektor-Spannung in einem bestimmten Bereich gering. Das heißt, es tritt ein Bereich auf, in welchem die in 35 gezeigte Wellenform flach ist, sodass die Verarmungsschicht sich nicht ausbreitet, während die Kollektor-Spannung erhöht wird. Ein Überschwingen tritt in einem solchen Bereich auf, in welchem die Wellenform flach ist.
  • Die vorstehend beschriebene Wellenform neigt dazu, flach zu werden, wenn die Verunreinigungskonzentration in den Pufferschichten gemäß einer Reihenfolge eines sinkenden Abstands zu der unteren Oberflächenseite des Substrats mit einem steigenden Grad erhöht wird, wie in dem zweiten Vergleichsbeispiel. In einem Fall, in welchem eine kleine Zahl von Pufferschichten, z.B. etwa zwei bis sechs Schichten vorgesehen sind, neigt die vorstehend beschriebene flache Wellenform dazu aufzutreten. Ein Erhöhen der Zahl von Pufferschichten ist wirksam zum Mildern dieses Problems, führt aber zu einer Erhöhung von Fertigungskosten.
  • Die Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung ist in der Lage, das Problem zu lösen, dass die Verarmungsschicht die untere Oberflächenschicht leicht erreicht wie in dem ersten Vergleichsbeispiel, und ist außerdem in der Lage, das Problem zu lösen, dass die Wellenform flach wird wie in dem zweiten Vergleichsbeispiel. Die Pufferschicht 12 gemäß der ersten Ausführungsform ist so gebildet, dass die nachfolgende Gleichung 1 erfüllt ist: Durchschnittliche Verunreinigungskonzentration in dem ersten Bereich a ≈ durchschnittliche Verunreinigungskonzentration in dem ersten Bereich b ≤ durchschnittliche Verunreinigungskonzentration in dem zweiten Bereich c ≤ durchschnittliche Verunreinigungskonzentration in dem zweiten Bereich d < durchschnittliche Verunreinigungskonzentration in der Durchschlag-Verhütungsschicht 13. Gleichung 1
  • Das heißt, die durchschnittliche Verunreinigungskonzentration in dem ersten Bereich a und die durchschnittliche Verunreinigungskonzentration in dem ersten Bereich b sind gleich oder fast gleich zueinander. Die durchschnittliche Verunreinigungskonzentration in dem zweiten Abschnitt d ist gleich oder höher als die durchschnittliche Verunreinigungskonzentration in dem zweiten Abschnitt c. Die durchschnittliche Verunreinigungskonzentration in der Durchschlag-Verhütungsschicht 13 ist höher als jede der Verunreinigungskonzentrationen in den oberen Pufferschichten 12a und 12b sowie den unteren Pufferschichten 12c und 12d.
  • 9 ist eine schematische Darstellung, in welcher das Verhältnis zwischen der Kollektor-Spannung und der Verarmungsschichtausbreitungsstrecke in der Halbleitervorrichtung gemäß der ersten Ausführungsform durch eine durchgezogene Linie gezeigt ist. In dem Fall der Halbleitervorrichtung gemäß der ersten Ausführungsform kann die Kollektor-Spannung, bei welcher die Verarmungsschicht P1 erreicht, auf einen Pegel erhöht werden, der im Wesentlichen gleich dem in dem zweiten Vergleichsbeispiel ist. Weiter ermöglicht ein Ausbilden der zwei ersten Abschnitte a und b, dass verhindert wird, dass die Wellenform flach wird. Ein Überschwingen als eine Folge der Ausbreitung der Verarmungsschicht zu der unteren Oberflächenschicht 3 und ein Überschwingen als eine Folge eines Abflachens der Wellenform können somit verhindert werden.
  • Der Grund, dass ein Überschwingen mit dem Aufbau gemäß der ersten Ausführungsform verhindert werden kann, wird beschrieben. Die durchschnittliche Verunreinigungskonzentration in den ersten Abschnitten a und b sind etwas höher festgelegt als die Verunreinigungskonzentration in der Drift-Schicht 1. Als eine Folge tritt in den ersten Abschnitten a und b eine Verarmung auf, wenn eine bestimmte Spannung angelegt wird. Da die durchschnittlichen Verunreinigungskonzentrationen in den ersten Abschnitten a und b gering sind, und da die durchschnittlichen Verunreinigungskonzentration in den ersten Abschnitten a und b konstant sind, ist die Geschwindigkeit einer Entwicklung der Verarmungsschicht in den ersten Abschnitten a und b geringer als in der Drift-Schicht 1. Wenn jedoch die Kollektor-Spannung erhöht wird, erhöht sich die Verarmungsschichtausbreitungsstrecke mit dem Anstieg der Kollektor-Spannung. Das heißt, die Wellenform in dem Graphen von 9 wird nicht flach.
  • Die durchschnittlichen Verunreinigungskonzentrationen in den zweiten Abschnitten c und d sind gleich oder höher festgelegt als diejenigen in den ersten Abschnitten a und b. Deshalb ist die Geschwindigkeit einer Entwicklung der Verarmungsschicht in den zweiten Abschnitten c und d geringer als in den ersten Abschnitten a und b. Mit anderen Worten kommt die Wellenform in 9 einer flachen Kurve näher. Da jedoch die zwei ersten Abschnitte a und b vorgesehen sind, um die Ausbreitung der Verarmungsschicht im Vergleich mit dem Fall, in welchem nur ein erster Abschnitt vorgesehen ist, zu verhindern, genügt eine vergleichsweise geringe Verunreinigungskonzentration als die durchschnittlichen Verunreinigungskonzentrationen in den zweiten Abschnitten c und d. Somit kann verhindert werden, dass die Wellenform in dem Graphen von 9 flach wird.
  • Die Verunreinigungskonzentrationen in den oberen Pufferschichten 12a und 12b und den unteren Pufferschichten 12c und 12d sind auf geringe Konzentrationen festgelegt aber höher als die Verunreinigungskonzentration in der Drift-Schicht 1, sodass die Effizienz einer Injektion von positiven Löchern von der unteren Oberflächenschicht 3 nicht reduziert wird und die vorstehend gezeigte Gleichung 1 erfüllt ist. Zum Beispiel ist in einer Halbleitervorrichtung einer Stehspannungsklasse von 600 bis 1200V bevorzugt, die Verunreinigungskonzentrationen in den oberen Pufferschichten 12a und 12b und den unteren Pufferschichten 12c und 12d auf weniger als 1E15/cm3 festzulegen, obwohl diese Verunreinigungskonzentrationen durch die Konzentration in der unteren Oberflächenschicht 3 beeinflusst werden. Dadurch kann eine erhebliche Behinderung der Entwicklung der Verarmungsschicht zu der Zeit eines Abschaltens der Halbleitervorrichtung vermieden werden, und ein Anstieg des elektrischen Felds an der unteren Oberfläche des Substrats zu der Zeit eines Kurzschließens kann begrenzt werden.
  • Es ist bevorzugt, dass eine aus der Mehrzahl von oberen Pufferschichten, die am nächsten an der oberen Oberflächenschicht 4 gebildet ist, an einer Position 10µm oder tiefer von der unteren Oberflächenschicht 3 gebildet ist. Das heißt, die obere Pufferschicht 12a ist in einem Abstand von 10µm oder mehr von der unteren Oberflächenschicht 3 in Richtung der oberen Oberflächenschicht 4 gebildet. Dadurch kann ein Überschwingen wirksam verhindert werden. Zum Beispiel wird ein Verunreinigungskonzentrationshöchstwert in der unteren Pufferschicht 12d an einer Position 2,5µm tief von der unteren Oberflächenschicht 3 gebildet; ein Verunreinigungskonzentrationshöchstwert in der unteren Pufferschicht 12c an einer Position 5,0µm tief von der unteren Oberflächenschicht 3; ein Verunreinigungskonzentrationshöchstwert in der oberen Oberflächenschicht 12b an einer Position 7,5µm tief von der unteren Oberflächenschicht 3; und ein Verunreinigungskonzentrationshöchstwert in der oberen Pufferschicht 12a an einer Position 10µm tief von der unteren Oberflächenschicht 3.
  • Ein Verunreinigungskonzentrationshöchstwert in der unteren Pufferschicht 12d kann alternativ an einer Position 3,75µm tief von der unteren Oberflächenschicht 3 gebildet sein; ein Verunreinigungskonzentrationshöchstwert in der unteren Pufferschicht 12c an einer Position 7,5µm tief von der unteren Oberflächenschicht 3; ein Verunreinigungskonzentrationshöchstwert in der oberen Oberflächenschicht 12b an einer Position 11,25µm tief von der unteren Oberflächenschicht 3; und ein Verunreinigungskonzentrationshöchstwert in der oberen Pufferschicht 12a an einer Position 15µm tief von der unteren Oberflächenschicht 3.
  • Die Durchschlag-Verhütungsschicht 13 ist nicht für den Zweck eines Verhinderns eines Überschwingens gebildet sondern für den Zweck eines Verhinderns eines Ansteigens eines Leckstroms aufgrund eines Durchschlags. Die Durchschlag-Verhütungsschicht 13 ist so gebildet, dass die Verarmungsschicht die untere Oberflächenschicht 3 nicht erreicht, selbst wenn die Kollektor-Spannung maximiert wird. Es ist notwendig, die Durchschlag-Verhütungsschicht 13 zu bilden, sodass die Effizienz einer Injektion von positiven Löchern von der unteren Oberflächenschicht 3, die als eine Kollektor-Schicht fungiert, in die Drift-Schicht 1 nicht erheblich reduziert wird. Zum Beispiel kann, wenn die Höchstkonzentration in der Durchschlag-Verhütungsschicht 13 auf etwa 5E17cm–3 oder weniger festgelegt wird, die Effizienz einer Injektion von positiven Löchern beibehalten werden, während ein Anstieg eines Leckstroms verhindert wird.
  • Wenn die Dicke eines wirksam funktionierenden Konzentrationsabschnitts der Durchschlag-Verhütungsschicht 13 auf 1µm oder weniger festgelegt wird, kann verhindert werden, dass die Wirkung der Pufferschicht 12 vermieden wird. Es ist erwünscht, die Dicke der unteren Oberflächenschicht 3 und die gesamte Dicke des Wafers auf minimale Werte festzulegen, die zum Aufrechterhalten der Stehspannung notwendig sind, welche vorher gemäß 9, welche das Verhältnis zwischen der Verarmungsschichtausbreitungsstrecke und der Kollektor-Spannung zeigt, bestimmt worden ist. Reduzierungen eines Durchlassspannungsabfalls (Vce(sat)) und von Einschalt- und Abschaltverlusten können dadurch erzielt werden, während ein Überschwingen verhindert wird. Eine effiziente Donator-Bildung kann durch Bilden der Durchschlag-Verhütungsschicht 13 aus P ermöglicht werden. Eine bevorzugte Eigenschaft kann durch Bilden der Mehrzahl von oberen Pufferschichten 12a und 12b zum Beispiel aus einem Protonen-Donator erzielt werden. Die oberen Pufferschichten können durch Verwenden von Protonen an tieferen Positionen gebildet werden. Die unteren Pufferschichten können ebenfalls aus einem Protonen-Donator gebildet werden.
  • In der Halbleitervorrichtung gemäß der ersten Ausführungsform ist es wichtig, dass die Mehrzahl von ersten Abschnitten, die von einer Verunreinigungskonzentration gleichförmig sind, durch die Mehrzahl von oberen Pufferschichten gebildet werden, die getrennt voneinander vorgesehen sind, und dass die Ausbreitung der Verarmungsschicht durch die ersten Abschnitte verhindert wird. Außerdem ist die Mehrzahl von unteren Pufferschichten, die getrennt voneinander zwischen den oberen Pufferschichten 12a und 12b und der unteren Oberflächenschicht 3 vorgesehen sind, so gebildet, dass die durchschnittliche Verunreinigungskonzentration in dem unteren zweiten Abschnitt gleich oder höher ist als die durchschnittliche Verunreinigungskonzentration in dem oberen zweiten Abschnitt, wodurch ein Durchschlag verhindert wird. Die Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung kann innerhalb eines Gültigkeitsumfangs verschieden modifiziert werden, sodass sie diese Merkmale nicht verliert. Zum Beispiel können drei oder mehr obere Pufferschichten vorgesehen sein und drei oder mehr untere Pufferschichten können vorgesehen sein.
  • Der Aufbau an der oberen Oberflächenseite des Substrats kann wie gewünscht verändert werden. Die Mehrzahl von oberen Pufferschichten und die Mehrzahl von unteren Pufferschichten können unter Verwendung einer anderen Verunreinigung als Protonen gebildet sein. P wird in der Durchschlag-Verhütungsschicht 13 nicht ausschließlich als eine Verunreinigung verwendet. Die Leitungsarten der in 1 gezeigten Abschnitte können vertauscht sein. Der Typ des IGBTs ist nicht besonders festgelegt. Zum Beispiel kann ein Planar-IGBT oder ein Carrier-Stored-Trench-Gate-Bipolartransistor (CSTBT), welcher ein IGBT ist, der eine Trägerspeicherschicht aufweist, eingesetzt werden. Die Stehspannungsklasse der Halbleitervorrichtung ist nicht besonders festgelegt.
  • Das Substrat kann an Stelle von Si aus einem Halbleiter mit breiter Bandlücke ausgebildet sein. Der Halbleiter mit breiter Bandlücke ist zum Beispiel Siliziumkarbid, ein auf Galliumnitrid basiertes Material oder Diamant. Eine Schaltvorrichtung oder eine Diodenvorrichtung, die aus einem solchen Halbleiter mit breiter Bandlücke ausgebildet ist, weist eine hohe Stehspannung und eine hohe zulässige Stromdichte auf und kann deshalb in einer Größe reduziert werden. Durch Verwenden der Schaltvorrichtung oder einer Diodenvorrichtung, die in einer Größe reduziert ist, kann ein Halbleitermodul, das diese Art von Halbleitervorrichtung eingebaut aufweist, in einer Größe reduziert werden.
  • Außerdem können, weil die Hitzebeständigkeit des Halbleiters mit breiter Bandlücke hoch ist, wärmeabstrahlende Lamellen eines Kühlkörpers in einer Größe reduziert werden, und ein wassergekühltes Teil des Kühlkörpers kann durch ein luftgekühltes Teil ersetzt werden, womit ermöglicht wird, dass das Halbleitermodul weiter in einer Größe reduziert wird. Weiter kann, weil der Halbleiter einen reduzierten Leistungsverlust aufweist, die Schaltvorrichtung oder die Diodenvorrichtung in einer Effizienz verbessert werden, und das Halbleitermodul kann ebenfalls in einer Effizienz verbessert werden.
  • Es ist erwünscht, dass sowohl die Schaltvorrichtung als auch die Diodenvorrichtung aus dem Halbleiter mit breiter Bandlücke ausgebildet wird. Es ist jedoch möglich, dass nur eine der Vorrichtungen aus dem Halbleiter mit breiter Bandlücke ausgebildet ist.
  • Diese Modifikationen können nach Wunsch auf die Halbleitervorrichtungen gemäß nachfolgend beschriebenen Ausführungsformen angewendet werden. Jede der Halbleitervorrichtungen gemäß den nachfolgend beschriebenen Ausführungsformen erfüllt die vorstehend gezeigte Gleichung 1, weist eine Anzahl von Gemeinsamkeiten mit der ersten Ausführungsform auf und wird deshalb hauptsächlich in Bezug auf Unterscheidungspunkte von der ersten Ausführungsform beschrieben.
  • Zweite Ausführungsform
  • 10 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform. Drei obere Pufferschichten 12a, 12b und 12x sind ausgebildet. Eine gepunktete Linie zwischen der oberen Pufferschicht 12b und der oberen Pufferschicht 12x deutet an, dass vier oder mehr obere Pufferschichten ausgebildet sein können. 11 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie B-B’ in 10 zeigt. Drei oder mehr obere Pufferschichten 12a, 12b und 12x, die Höchstkonzentrationen aufweisen, die einander gleichen, sind als die Mehrzahl von oberen Pufferschichten ausgebildet. Drei oder mehr erste Abschnitte sind ausgebildet. Entsprechend ist die Gesamtdicke der ersten Abschnitte relativ zu derjenigen in der ersten Ausführungsform erhöht. Als eine Folge kann die Wirkung eines Verhinderns eines Überschwingens, wenn die Kollektor-Spannung erhöht wird, verbessert werden.
  • Die Anzahl von zweiten Abschnitten kann durch Erhöhen der Anzahl von unteren Pufferschichten erhöht werden. In einem solchen Fall kann eine abrupte Änderung eine Verunreinigungskonzentration in der gesamten Gruppe von zweiten Abschnitten verhindert werden, womit eine flache Wellenform, so wie vorstehend mit Bezug auf 9 beschrieben, verhindert wird.
  • Dritte Ausführungsform
  • 12 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer dritten Ausführungsform. 13 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie C-C’ in 12 zeigt. Die oberen Pufferschichten 12a und 12b, die in den ersten Abschnitten a und b ausgebildet sind, weisen eine geringere Konzentration und eine größere Dicke relativ zu denjenigen der unteren Pufferschichten 12c und 12d auf, die in den zweiten Abschnitten c und d ausgebildet sind. Konzentrationshöchstwerte in den oberen Pufferschichten 12a und 12b können deshalb reduziert sein. Wenn die Konzentrationshöchstwerte in den oberen Pufferschichten 12a und 12b reduziert sind, kann das Problem, dass die Verarmungsschichtausbreitungsstrecke in den ersten Abschnitten a und b nicht erhöht wird, wenn die Kollektor-Spannung erhöht wird, vermieden werden.
  • Die Dicke des ersten Abschnitts a ist zweimal die Dicke der oberen Pufferschicht 12a und die Dicke des ersten Abschnitts b ist zweimal die Dicke der oberen Pufferschicht 12b. Mit dieser Anordnung können die Unterschiede in einer Verunreinigungskonzentration in den ersten Abschnitten a und b jeweils im Vergleich zu der ersten Ausführungsform wirksam reduziert werden. Als eine Folge kann das Problem, dass die Verarmungsschichtausbreitungsstrecke nicht erhöht wird, wenn die Kollektor-Spannung erhöht wird, vermieden werden. Außerdem kann ein Ausbilden eines Hochkonzentrationsabschnitts aufgrund der Überlagerung der oberen Pufferschichten 12a und 12b verhindert werden.
  • Vierte Ausführungsform
  • 14 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer vierten Ausführungsform. 15 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie D-D’ in 14 zeigt. Höchstkonzentrationen in den oberen Pufferschichten 12a und 12b sind höher als eine Höchstkonzentration in der unteren Pufferschicht 12c. Die höheren Höchstkonzentrationen können durch ein Reduzieren der Dicken der oberen Pufferschichten 12a und 12b realisiert werden.
  • Fünfte Ausführungsform
  • 16 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer fünften Ausführungsform. 17 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie E-E’ in 16 zeigt. Alle ersten Abschnitte a und b und zweiten Abschnitte c und d sind so ausgebildet, dass sie durchschnittliche Verunreinigungskonzentrationen aufweisen, die einander gleichen. Verunreinigungshöchstwerte in den oberen Pufferschichten 12a und 12b und den unteren Pufferschichten 12c und 12d sind aneinander angeglichen, um die durchschnittlichen Verunreinigungskonzentrationen in allen Abschnitten anzugleichen. Dies kann jedoch durch ein unterschiedliches Verfahren erzielt werden.
  • Als eine Folge des Angleichens der durchschnittlichen Verunreinigungskonzentrationen in allen den ersten und zweiten Abschnitten ist der maximale Wert der Kollektor-Spannung, bei welchem oder unterhalb welchem ein Überschwingen aufgrund eines Durchschlags nicht auftritt, im Vergleich zu der ersten Ausführungsform reduziert. Das Risiko eines Auftretens eines Überschwingens bei einer bestimmten Spannung gleich oder niedriger als der maximale Wert kann jedoch reduziert werden. Während die Dicken aller Abschnitte in der fünften Ausführungsform angeglichen sind, können die Dicken und Höchstwerte der oberen oder unteren Pufferschichten zum Beispiel wie in der dritten Ausführungsform eingestellt sein.
  • Sechste Ausführungsform
  • 18 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer sechsten Ausführungsform. 19 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie F-F’ in 18 zeigt. Wie in 19 gezeigt, sind der erste Abschnitt b an der tiefsten Position in der Mehrzahl von ersten Abschnitten und die zweiten Abschnitte c und d so ausgebildet, dass die durchschnittlichen Verunreinigungskonzentrationen darin entlang einer Richtung auf die untere Oberflächenschicht 3 zu linear ansteigen. Bestimmte Mengen einer Verunreinigung können dadurch in dem ersten Abschnitt b und den zweiten Abschnitten c und d sichergestellt werden. Es kann deshalb verhindert werden, dass die Verarmungsschicht die untere Oberflächenschicht erreicht, wenn die Kollektor-Spannung ein wenig hoch ist. Weiter kann die Verarmungsschichtausbreitungsstrecke mit einem Anstieg der Kollektor-Spannung erhöht werden. Ein Abflachen der in 9 gezeigten Wellenform bei einer bestimmten Kollektor-Spannung kann deshalb verhindert werden.
  • Außerdem kann ein Abflachen der in 9 gezeigten Wellenform in den ersten Abschnitten a und b durch Angleichen der durchschnittlichen Verunreinigungskonzentrationen in den ersten Abschnitten a und b verhindert werden, wie vorstehend in der Beschreibung der ersten Ausführungsform beschrieben. Weiter ist erwünscht, dass die Dicken der ersten Abschnitte a und b jeweils zweimal die Dicken der oberen Pufferschichten 12a und 12b sind, und dass die Dicken der zweiten Abschnitte c und d jeweils zweimal die Dicken der unteren Pufferschichten 12c und 12d sind. Die Unterschiede in Verunreinigungskonzentrationen in den Abschnitten können dadurch reduziert werden, um ein Abflachen der in 9 gezeigten Wellenform zu verhindern.
  • Siebte Ausführungsform
  • 20 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer siebten Ausführungsform. 21 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie G-G’ in 20 zeigt. Der erste Abschnitt b an der tiefsten Position in der Mehrzahl von ersten Abschnitten und die zweiten Abschnitte c und d sind so ausgebildet, dass das Quadrat der durchschnittlichen Verunreinigungskonzentration in einem der Abschnitte die durchschnittliche Verunreinigungskonzentration in dem nächsttieferen Abschnitt ist. Genauer ist die durchschnittliche Verunreinigungskonzentration in dem zweiten Abschnitt c ein Wert, der durch Quadrieren der durchschnittlichen Verunreinigungskonzentration in dem ersten Abschnitt b erhalten wird, und die durchschnittliche Verunreinigungskonzentration in dem zweiten Abschnitt d ist ein Wert, der durch Quadrieren der durchschnittlichen Verunreinigungskonzentration in dem zweiten Abschnitt c erhalten wird.
  • Das heißt, der erste Abschnitt b, der zweite Abschnitt c und der zweite Abschnitt d sind so ausgebildet, dass sich die durchschnittliche Verunreinigungskonzentration proportional zu dem Quadrat davon ändert, wodurch das Auftreten eines Überschwingens in dem ersten Abschnitt b oder dem zweiten Abschnitt c oder d verhindert wird, wenn die Kollektor-Spannung hoch ist. Die Wirkung des Verhinderns eines Überschwingens ist größer als diejenige in der sechsten Ausführungsform.
  • Achte Ausführungsform
  • 22 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer achten Ausführungsform. 23 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie H-H’ in 22 zeigt. Die unteren Pufferschichten 12c und 12d sind gemäß einer Reihenfolge eines abnehmenden Abstands zu der unteren Oberflächenschicht 3 von einer Dicke größer ausgelegt. Entsprechend ist die Dicke der unteren Pufferschicht 12d größer als diejenige der unteren Pufferschicht 12c. Die durchschnittliche Verunreinigungskonzentration in dem zweiten Abschnitt d ist höher als die durchschnittliche Verunreinigungskonzentration in dem zweiten Abschnitt c. Höchste Verunreinigungskonzentrationen in der oberen Pufferschicht 12b und den unteren Pufferschichten 12c und 12d gleichen einander.
  • Die höchste Verunreinigungskonzentration in der unteren Pufferschicht 12d kann auf diese Weise reduziert werden, womit ein Verhindern eines Anstiegs des elektrischen Felds an der unteren Substratoberfläche zu der Zeit eines Kurzschließens ermöglicht wird, während ein Überschwingen verhindert wird. Wenn die höchste Verunreinigungskonzentration in der unteren Pufferschicht 12d ausreichend reduziert werden kann, können die Dicken der unteren Pufferschichten 12c und 12d und Verunreinigungshöchstwerte in diesen Schichten zum Beispiel durch Berücksichtigen von Fertigungsbedingungen usw. getrennt eingestellt werden.
  • Neunte Ausführungsform
  • 24 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer neunten Ausführungsform. 25 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie I-I’ in 24 zeigt. Jede der unteren Pufferschichten 12c und 12d weist eine Mehrzahl von Verunreinigungskonzentrationshöchstwerten auf. 25 zeigt einen Zustand, in welchem zwei Verunreinigungskonzentrationshöchstwerte in der unteren Pufferschicht 12c durch Überlagern von zwei Verunreinigungsbereichen vorgesehen sind, und in welchem drei Verunreinigungskonzentrationshöchstwerte in der unteren Pufferschicht 12d durch Überlagern von drei Verunreinigungsbereichen vorgesehen sind.
  • Wenn eine untere Pufferschicht auf diese Weise durch Überlagern einer Mehrzahl von Verunreinigungsbereichen ausgebildet ist, kann eine untere Pufferschicht mit erhöhter Dicke und einer geringen Höchstkonzentration einfach ausgebildet werden. Das heißt, der Aufbau gemäß der achten Ausführungsform kann einfach realisiert werden.
  • Zehnte Ausführungsform
  • 26 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer zehnten Ausführungsform. 27 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie J-J’ in 26 zeigt. Die obere Pufferschicht 12a auf der Seite der oberen Oberflächenschicht 4 von den zwei oberen Pufferschichten 12a und 12b ist dicker ausgebildet als die obere Pufferschicht 12b auf der Seite der unteren Oberflächenschicht 3. Das heißt, die mehreren oberen Pufferschichten sind aufeinanderfolgend gemäß einer Reihenfolge eines abnehmenden Abstands zu der oberen Oberflächenschicht dicker ausgelegt. Die Verunreinigungskonzentration in der oberen Pufferschicht 12a auf der Seite der oberen Oberflächenschicht 4 ist höher als diejenige in der oberen Pufferschicht 12b auf der Seite der unteren Oberflächenschicht 3.
  • Ein Ausbilden der oberen Pufferschicht auf der Seite der oberen Oberflächenschicht erfordert ein Implantieren einer Verunreinigung mit hoher Energie von der unteren Oberfläche des Substrats. Wenn eine Implantierung einer Verunreinigung mit hoher Energie durchgeführt wird, ist zusätzliches Tempern für eine Defektwiederherstellung oder dergleichen erforderlich. Deshalb weist die obere Oberflächenschicht 12a im Vergleich zu der oberen Pufferschicht 12b eine erhöhte halbe Breite auf. Selbst in einem solchen Fall kann ein Überschwingen durch Herstellen von Konzentrationsanpassungen, sodass die vorstehend gezeigte Gleichung 1 erfüllt ist, verhindert werden.
  • Elfte Ausführungsform
  • 28 ist eine Schnittansicht der Halbleitervorrichtung gemäß einer elften Ausführungsform. 29 ist eine schematische Darstellung, die ein Verunreinigungsprofil entlang einer Linie K-K’ in 28 zeigt. Die Halbleitervorrichtung gemäß der elften Ausführungsform der Erfindung ist kein IGBT sondern eine Diode. 28 zeigt eine obere Oberflächenschicht 14, die als eine p-Anoden-Schicht ausgebildet ist, und eine untere Oberflächenschicht 15, die als eine n+-Kathoden-Schicht ausgebildet ist.
  • Die oberen Pufferschichten 12a und 12b und die unteren Pufferschichten 12c und 12d erfüllen die nachfolgende Gleichung 2: Durchschnittliche Verunreinigungskonzentration in dem ersten Abschnitt a ≈ durchschnittliche Verunreinigungskonzentration in dem ersten Abschnitt b ≤ durchschnittliche Verunreinigungskonzentration in dem zweiten Abschnitt c ≤ durchschnittliche Verunreinigungskonzentration in dem zweiten Abschnitt d. Gleichung 2
  • In einem Fall, in welchem eine Diode als eine Freilaufdiode verwendet wird, kann ein Überschwingen in einem Ablauf auftreten, in welchem in der Diode akkumulierte Ladungsträger abgeführt werden, genannt ein Wiederherstellungsbetrieb. Durch Ausbilden der Pufferschichten, sodass sie die Gleichung 2 erfüllen, kann das Risiko einer Möglichkeit reduziert werden, dass eine Oszillation bei einer bestimmten Drain-Spannung, die gleich oder niedriger ist als der Maximalwert der Drain-Spannung, bei welcher oder unterhalb welcher ein Überschwingen nicht auftritt, einfach auftritt, während der Maximalwert der Drain-Spannung erhöht wird.
  • Die Pufferschichten gemäß einer der ersten bis zehnten Ausführungsform können in der Diode ausgebildet sein. Die Art der Diode ist nicht besonders festgelegt. Zum Beispiel kann eine Struktur, die einen p-Typ-Abschnitt in einem rückseitigen Oberflächenprozess aufweist, welche eine RFC-Diode genannt wird, eingesetzt werden. Eine Kombination von einigen der Merkmale der Halbleitervorrichtungen gemäß den vorstehend beschriebenen Ausführungsformen kann hergestellt und wie gewünscht verwendet werden.
  • Gemäß der vorliegenden Erfindung sind Abschnitte, die in einer durchschnittlichen Verunreinigungskonzentration angeglichen sind, unter der Drift-Schicht dick ausgebildet, um ein Überschwingen zu der Zeit eines Abschaltens zu verhindern.
  • Offenbar sind angesichts der vorstehenden Lehren viele Modifikationen und Variationen der vorliegenden Erfindung möglich. Es ist daher zu verstehen, dass die Erfindung innerhalb des Gültigkeitsumfangs der angehängten Ansprüche anders als ausdrücklich beschrieben ausgeführt werden kann.
  • Zusammengefasst weist eine Halbleitervorrichtung ein Substrat auf, das eine obere Oberflächenschicht einer zweiten Leitungsart, die an einer oberen Oberflächenseite gebildet ist, eine Drift-Schicht einer ersten Leitungsart, die unter der oberen Oberflächenschicht gebildet ist, eine Pufferschicht der ersten Leitungsart, die unter der Drift-Schicht gebildet ist, und eine untere Oberflächenschicht der zweiten Leitungsart, die unter der Pufferschicht gebildet ist, aufweist, wobei die Pufferschicht eine Mehrzahl von oberen Pufferschichten, die getrennt voneinander vorgesehen sind, und eine Mehrzahl von unteren Pufferschichten, die getrennt voneinander zwischen der Mehrzahl von oberen Pufferschichten und der unteren Oberflächenschicht vorgesehen sind, aufweist, wobei die Mehrzahl von oberen Pufferschichten so ausgebildet ist, dass durchschnittliche Verunreinigungskonzentrationen in ersten Abschnitten, die sich alle von dem oberen Ende von einer der oberen Pufferschichten zu der nächsttieferen Pufferschicht erstrecken, als eine erste Konzentration angeglichen sind.
  • Bezugszeichenliste
  • 1
    n-Typ-Halbleitersubstrat (Substrat),
    2
    p+-Typ-Anodenschicht,
    3
    p+-Typ-Schutzringschicht,
    5
    n+-Typ-Kathodenschicht,
    6
    Anodenelektrode,
    7
    Kathodenelektrode,
    8
    Vertiefung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2015-130523 A [0002]

Claims (20)

  1. Halbleitervorrichtung, aufweisend ein Substrat, das eine obere Oberflächenschicht (4) einer zweiten Leitungsart, die auf einer oberen Oberflächenseite gebildet ist, eine Drift-Schicht (1) einer ersten Leitungsart, die unter der oberen Oberflächenschicht (4) gebildet ist, eine Pufferschicht (12) einer ersten Leitungsart, die unter der Drift-Schicht (1) gebildet ist, und eine untere Oberflächenschicht (3) der zweiten Leitungsart, die unter der Pufferschicht (12) gebildet ist, aufweist, wobei die Pufferschicht (12) aufweist: eine Mehrzahl von oberen Pufferschichten (12a, 12b), die getrennt voneinander vorgesehen sind; und eine Mehrzahl von unteren Pufferschichten (12c, 12d), die getrennt voneinander zwischen der Mehrzahl von oberen Pufferschichten (12a, 12b) und der unteren Oberflächenschicht (3) vorgesehen sind, wobei die Mehrzahl von oberen Pufferschichten (12a, 12b), so gebildet ist, dass durchschnittliche Verunreinigungskonzentrationen in ersten Abschnitten (a, b), die sich alle von dem oberen Ende von einer der oberen Pufferschichten (12a, 12b) zu der nächsttieferen Pufferschicht erstrecken, als eine erste Konzentration angeglichen sind; die Mehrzahl von unteren Pufferschichten (12c, 12d) so gebildet ist, dass durchschnittliche Verunreinigungskonzentrationen in zweiten Abschnitten (c, d), die sich alle von dem oberen Ende von einer der unteren Pufferschichten (12c, 12d) zu der nächsttieferen Pufferschicht erstrecken, gleich oder höher sind als die erste Konzentration; und die Mehrzahl von unteren Pufferschichten (12c, 12d) so gebildet ist, dass eine durchschnittliche Verunreinigungskonzentration in einem unteren der zweiten Abschnitte (c, d) gleich oder höher ist als eine durchschnittliche Verunreinigungskonzentration in einem oberen der zweiten Abschnitte (c, d).
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei die Mehrzahl von oberen Pufferschichten (12a, 12b) durch zwei obere Pufferschichten gebildet ist, die Höchstkonzentrationen aufweisen, welche einander gleichen.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, weiter aufweisend eine Durchschlag-Verhütungsschicht (13) der ersten Leitungsart, die zwischen der Pufferschicht (12) und der unteren Oberflächenschicht (3) gebildet ist, wobei die Durchschlag-Verhütungsschicht (13) Kontakt mit der unteren Oberflächenschicht (3) hat und eine Verunreinigungskonzentration aufweist, die höher ist als jede der Verunreinigungskonzentrationen in der Mehrzahl von oberen Pufferschichten (12a, 12b) und der Mehrzahl von unteren Pufferschichten (12c, 12d).
  4. Halbleitervorrichtung gemäß Anspruch 3, wobei die Durchschlag-Verhütungsschicht (13) P als eine Verunreinigung aufweist.
  5. Halbleitervorrichtung gemäß Anspruch 1, wobei die Mehrzahl von oberen Pufferschichten (12a, 12b, 12x) mindestens drei obere Pufferschichten aufweist, welche einander gleichende Höchstkonzentrationen aufweisen.
  6. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 5, wobei jede der Dicken der ersten Abschnitte (a, b) zweimal die Dicke der korrespondierenden oberen Pufferschicht (12a, 12b) ist.
  7. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 6, wobei Höchstkonzentrationen in den oberen Pufferschichten (12a, 12b) höher sind als Höchstkonzentrationen in den unteren Pufferschichten (12c).
  8. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, wobei die durchschnittlichen Verunreinigungskonzentrationen in all den ersten Abschnitten (a, b) und die durchschnittlichen Verunreinigungskonzentrationen in all den zweiten Abschnitten (c, d) einander gleichen.
  9. Halbleitervorrichtung gemäß Anspruch 1, wobei der erste Abschnitt (b) an der untersten Position in der Mehrzahl von ersten Abschnitten (a, b) und die Mehrzahl von zweiten Abschnitten (c, d) so ausgebildet sind, dass die durchschnittliche Verunreinigungskonzentration entlang einer Richtung auf die untere Oberflächenschicht (3) zu linear ansteigt.
  10. Halbleitervorrichtung gemäß Anspruch 9, wobei jede der Dicken der ersten Abschnitte (a, b) zweimal die Dicke der korrespondierenden oberen Pufferschicht (12a, 12b) ist und jede der Dicken der zweiten Abschnitte (c, d) zweimal die Dicke der korrespondierenden unteren Pufferschicht (12c, 12d) ist.
  11. Halbleitervorrichtung gemäß Anspruch 1, wobei der erste Abschnitt (b) an der untersten Position in der Mehrzahl von ersten Abschnitten (a, b) und die Mehrzahl von zweiten Abschnitten (c, d) so ausgebildet sind, dass das Quadrat der durchschnittlichen Verunreinigungskonzentration in einem der Abschnitte die durchschnittliche Verunreinigungskonzentration in dem nächsttieferen Abschnitt ist.
  12. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 11, wobei die Mehrzahl von unteren Pufferschichten (12c, 12d) gemäß einer Reihenfolge eines abnehmenden Abstands zu der unteren Oberflächenschicht (3) nacheinander dicker ausgelegt ist.
  13. Halbleitervorrichtung gemäß Anspruch 12, wobei jeder aus der Mehrzahl von unteren Pufferschichten (12c, 12d) eine Mehrzahl von Verunreinigungskonzentrationshöchstwerten aufweist.
  14. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 13, wobei die Mehrzahl von oberen Pufferschichten (12a, 12b) durch zwei obere Pufferschichten gebildet wird und eine der oberen Pufferschichten auf der Seite der oberen Oberflächenschicht (4) dicker ausgebildet ist als eine andere der oberen Pufferschichten auf der Seite der unteren Oberflächenschicht (3).
  15. Halbleitervorrichtung gemäß Anspruch 14, wobei die Verunreinigungskonzentration in der oberen Pufferschicht (12a) auf der Seite der oberen Oberflächenschicht (4) höher ist als diejenige in der oberen Pufferschicht (12b) auf der Seite der unteren Oberflächenschicht (3).
  16. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 15, wobei die Verunreinigungskonzentrationen in der Mehrzahl von oberen Pufferschichten (12a, 12b) und der Mehrzahl von unteren Pufferschichten (12c, 12d) höher sind als eine Verunreinigungskonzentration in der Drift-Schicht (1) und geringer ist als 1E15/cm3.
  17. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 16, wobei die obere Pufferschicht (12a), die am nächsten an der oberen Oberflächenschicht (4) in der Mehrzahl von oberen Pufferschichten (12a, 12b) gebildet ist, an einer Position 10µm tief oder tiefer von der unteren Oberflächenschicht (3) gebildet ist.
  18. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 17, wobei die Mehrzahl von oberen Pufferschichten (12a, 12b) aus einem Protonen-Donator gebildet ist.
  19. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 18, wobei das Substrat aus einem Halbleiter mit breiter Bandlücke ausgebildet ist.
  20. Halbleitervorrichtung gemäß Anspruch 19, wobei der Halbleiter mit breiter Bandlücke Siliziumkarbid, ein auf Galliumnitrid basiertes Material oder Diamant ist.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6351874B2 (ja) 2015-12-02 2018-07-04 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
US20190006461A1 (en) * 2017-06-29 2019-01-03 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
JP7004586B2 (ja) * 2018-01-30 2022-01-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6964566B2 (ja) * 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
KR20200039875A (ko) * 2018-10-05 2020-04-17 삼성디스플레이 주식회사 표시장치
WO2021029285A1 (ja) * 2019-08-09 2021-02-18 富士電機株式会社 半導体装置
JP7272454B2 (ja) 2019-10-17 2023-05-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7361634B2 (ja) * 2020-03-02 2023-10-16 三菱電機株式会社 半導体装置及び半導体装置の製造方法
US11527618B2 (en) 2020-07-18 2022-12-13 Semiconductor Components Industries, Llc Up-diffusion suppression in a power MOSFET
JP7374054B2 (ja) * 2020-08-20 2023-11-06 三菱電機株式会社 半導体装置
JP7513668B2 (ja) 2022-07-29 2024-07-09 住重アテックス株式会社 半導体装置および半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015130523A (ja) 2011-12-15 2015-07-16 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482681B1 (en) * 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
US7538412B2 (en) 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
KR101794182B1 (ko) * 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
DE102011113549B4 (de) * 2011-09-15 2019-10-17 Infineon Technologies Ag Ein Halbleiterbauelement mit einer Feldstoppzone in einem Halbleiterkörper und ein Verfahren zur Herstellung einer Feldstoppzone in einem Halbleiterkörper
JP5817686B2 (ja) 2011-11-30 2015-11-18 株式会社デンソー 半導体装置
CN103999225B (zh) * 2012-01-19 2017-02-22 富士电机株式会社 半导体装置及其制造方法
WO2014065080A1 (ja) 2012-10-23 2014-05-01 富士電機株式会社 半導体装置およびその製造方法
CN105531825B (zh) * 2013-12-16 2019-01-01 富士电机株式会社 半导体装置及半导体装置的制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015130523A (ja) 2011-12-15 2015-07-16 富士電機株式会社 半導体装置および半導体装置の製造方法

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