JP2017168776A - 半導体素子 - Google Patents

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Abstract

【課題】本発明は、ターンオフ時のリンギングを抑制できる半導体素子を提供することを目的とする。【解決手段】上面層の下に形成されたドリフト層と該ドリフト層の下に形成されたバッファ層と該バッファ層より下に形成された下面層とを有する基板を備え、該バッファ層は、複数の上部バッファ層と、該複数の上部バッファ層の下に設けられた複数の下部バッファ層とを有し、該複数の上部バッファ層のそれぞれは、該上部バッファ層の上端からその下の層までの第１区間の平均不純物濃度が第１濃度で統一されるように形成され、該複数の下部バッファ層のそれぞれは、該下部バッファ層の上端からその下の層までの第２区間の平均不純物濃度が該第１濃度以上となるように形成され、該複数の下部バッファ層は、下方の該第２区間の平均不純物濃度が、上方の該第２区間の平均不純物濃度以上となるように形成される。【選択図】図１

Description

本発明は、例えば大電流のスイッチングなどに用いられる半導体素子に関する。
特許文献１には、ＩＧＢＴ(Insulated Gate Bipolar Transistor)又はダイオードのドリフト層の耐圧主接合から遠い側のドリフト層内部に、ドリフト層より高不純物濃度でかつドリフト層と同導電型のフィールドストップ層を設けたことが開示されている。フィールドストップ構造を設けることにより、素子のオフ時に耐圧主接合から伸びる空乏層が抑えられるためパンチスルーを防ぐことができる。
特開２０１５−１３０５２３号公報
パワーデバイスと呼ばれる半導体素子には、低損失化、耐圧保持能力、動作時に素子が破壊に至らないための安全動作領域の保証などの様々な要求がある。これらの要求を満たすことで、装置の小型化と軽量化が進んできた。近年、これらの要求に加えて、電磁環境両立性(EMC，Electromagnetic Compatibility)が求められてきている。高電圧と大電流のスイッチングを繰り返すパワーデバイスは電磁ノイズの発生源となる。この電磁ノイズを抑え、他の機器への影響を抑制する技術が求められている。電磁ノイズを抑制するための１つの対策が、半導体素子のターンオフ時のリンギング防止である。
本発明は、上述のような課題を解決するためになされたもので、ターンオフ時のリンギングを抑制できる半導体素子を提供することを目的とする。
本願の発明に係る半導体素子は、上面側に形成された第２導電型の上面層と、該上面層の下に形成された第１導電型のドリフト層と、該ドリフト層の下に形成された第１導電型のバッファ層と、該バッファ層より下に形成された第２導電型の下面層と、を有する基板を備え、該バッファ層は、離して設けられた複数の上部バッファ層と、該複数の上部バッファ層と該下面層の間に離して設けられた、複数の下部バッファ層と、を有し、該複数の上部バッファ層のそれぞれは、該上部バッファ層の上端からその下の層までの第１区間の平均不純物濃度が第１濃度で統一されるように形成され、該複数の下部バッファ層のそれぞれは、該下部バッファ層の上端からその下の層までの第２区間の平均不純物濃度が該第１濃度以上となるように形成され、該複数の下部バッファ層は、下方の該第２区間の平均不純物濃度が、上方の該第２区間の平均不純物濃度以上となるように形成されることを特徴とする。
本発明によれば、ドリフト層の下に平均不純物濃度が均一な区間を厚く形成したので、ターンオフ時のリンギングを抑制できる。
実施の形態１に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 半導体素子の製造方法を示す図である。 半導体素子の製造方法を示す図である。 半導体素子の製造方法を示す図である。 半導体素子の製造方法を示す図である。 半導体素子の製造方法を示す図である。 半導体素子の製造方法を示す図である。 コレクタ電圧と空乏層の長さの関係を示す図である。 実施の形態２に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態３に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態４に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態５に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態６に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態７に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態８に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態９に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態１０に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 実施の形態１１に係る半導体素子の断面図である。 不純物プロファイルを示す図である。 第１比較例に係る半導体素子の断面図である。 第１比較例の不純物プロファイルを示す図である。 リンギング波形を示す図である。 第２比較例に係る半導体素子の断面図である。 第２比較例の不純物プロファイルを示す図である。 第１比較例と第２比較例における、ドレイン電圧と空乏層の長さの関係を示す図である。
本発明の実施の形態に係る半導体素子について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。ｎ型のことを第１導電型と称し、ｐ型のことを第２導電型と称することがある。
実施の形態１．
図１は、実施の形態１に係る半導体素子の断面図である。半導体素子はｎ−層で形成されたドリフト層１を備えている。ドリフト層１の上には第２導電型の上面層４が形成されている。上面層４はｐベース層である。上面層４の上には、第１導電型のエミッタ層５と第２導電型のコンタクト層６が形成されている。エミッタ層５はｎ＋型の層であり、コンタクト層６はｐ＋型の層である。
基板の上面側にはトレンチ溝が形成され、そのトレンチ溝の内壁に沿ってゲート酸化膜７が形成されている。ゲート酸化膜７に接して例えばポリシリコンで形成されたゲート電極８が設けられている。基板の上面にはエミッタ電極１０が形成されている。エミッタ電極１０とゲート電極８の間に層間絶縁膜９が形成されている。
このように、基板の上面側に上面層４が形成されている。その上面層４の下にドリフト層１が形成されている。ドリフト層１の下に第１導電型のバッファ層１２が形成されている。バッファ層１２は上部バッファ層１２ａ、１２ｂと下部バッファ層１２ｃ、１２ｄを備えている。バッファ層１２の下には、第２導電型の下面層３が形成されている。下面層３はコレクタ層である。バッファ層１２と下面層３の間に第１導電型のパンチスルー防止層１３が形成されている。パンチスルー防止層１３は下面層３に接しているが、バッファ層１２には接していない。下面層３の下には、コレクタ電極１１が形成されている。ドリフト層１、上面層４、エミッタ層５、ゲート酸化膜７及びゲート電極８で、トレンチ型のＭＯＳＦＥＴを形成している。
図２は、図１のＡ−Ａ´線における不純物プロファイルを示す図である。第１区間ａは、上部バッファ層１２ａの上端からその下の層である上部バッファ層１２ｂまでの区間である。第１区間ｂは、上部バッファ層１２ｂの上端からその下の層である下部バッファ層１２ｃまでの区間である。第１区間ａの第１導電型の不純物の平均不純物濃度と、第１区間ｂの第１導電型の不純物の平均不純物濃度は等しい。その平均不純物濃度を「第１濃度」と称する。
このように、上部バッファ層１２ａ、１２ｂのそれぞれは、上部バッファ層１２ａ、１２ｂの上端からその下の層１２ｂ、１２ｃまでの第１区間ａ、ｂの平均不純物濃度が第１濃度で統一されるように形成されている。図２から明らかなとおり、ピーク濃度が等しい２つの上部バッファ層１２ａ、１２ｂで複数の上部バッファ層が構成されている。
第２区間ｃは、下部バッファ層１２ｃの上端からその下の層である下部バッファ層１２ｄまでの区間である。第２区間ｄは、下部バッファ層１２ｄの上端からその下の層であるパンチスルー防止層１３までの区間である。下部バッファ層１２ｃ、１２ｄのそれぞれは、第２区間ｃ、ｄの平均不純物濃度が第１濃度以上となるように形成されている。また、下部バッファ層１２ｃ、１２ｄは、下方の第２区間の平均不純物濃度が、上方の第２区間の平均不純物濃度以上となるように形成されている。図２には、下方の第２区間である第２区間ｄの平均不純物濃度が、上方の第２区間である第２区間ｃの平均不純物濃度より大きいことが示されている。
パンチスルー防止層１３は、上部バッファ層１２ａ、１２ｂと下部バッファ層１２ｃ、１２ｄのどれよりも不純物濃度が高い。パンチスルー防止層１３は不純物としてＰを備えている。
実施の形態１に係る半導体素子の製造方法を説明する。まず、図３に示すとおり、基板の上面側の構造を一般的な半導体製造技術で形成する。次いで、図４に示すとおり、基板を、基板の下面から予め定められた厚さだけ研削する。次いで、図５に示すとおり、基板にプロトン注入することで、基板の予め定められた位置にプロトン注入領域１６ａ、１６ｂ、１６ｃ、１６ｄを形成する。
次いで、図６に示すように、基板にＰを注入し、基板の予め定められた位置にＰの注入領域１７を形成する。Ｐの注入には一般的な注入技術を用いる。次いで、図７に示すように、基板の予め定められた位置にｐ型不純物の注入領域１８を形成する。ｐ型不純物は例えばＢである。
次いで、基板全体をアニーリングすることで、プロトン注入領域１６ａ、１６ｂ、１６ｃ、１６ｄ、注入領域１７及び注入領域１８を活性化する。この活性化により、図８に示す、上部バッファ層１２ａ、１２ｂ、下部バッファ層１２ｃ、１２ｄ、パンチスルー防止層１３及び下面層３を形成する。その後、一般的な半導体製造技術を駆使して、図１に示す半導体素子を製造する。
ここで、本発明の実施の形態１に係る半導体素子の特徴の理解を容易にするために、比較例について説明する。図３０は、第１比較例に係るＩＧＢＴの断面図である。第１比較例に係るＩＧＢＴはバッファ層２を備えている。バッファ層２は下面層３に接している。図３１は、図３０のＬ−Ｌ´線における不純物プロファイルを示す図である。１つのバッファ層２が下面層３に接している。
ＩＧＢＴのオン状態では、ＭＯＳＦＥＴがオン状態であるので、ドリフト層１の中には導電率変調によって多数のキャリアがたまっている。ＭＯＳＦＥＴがオフすると基板の上面のエミッタ側から徐々にキャリアが排出され、ドリフト層１に空乏層が伸びコレクタ電圧が上昇していく。ドリフト層１のキャリアの排出が終わるとターンオフ過程が終了する。
第１比較例の場合、ターンオフ過程で空乏層が下面層３に到達し、それ以上空乏層が伸びなくなることがある。空乏層が下面層３に到達すると、図３２に示すような発振波形が観察されるようになる。この発振波形はリンギングと呼ばれる。リンギングはノイズ又は素子自体の誤動作の原因になる。ドリフト層１を薄くしたり駆動電圧Ｖｃｃを上げたりすると、リンギングが顕著になる。
図３３は、第２比較例に係るＩＧＢＴの断面図である。第２比較例に係るＩＧＢＴは、離れて設けられた３つのバッファ層２０ａ、２０ｂ、２０ｃを備えている。図３４は、図３３のＭ−Ｍ´線における不純物プロファイルを示す図である。バッファ層２０ｂはバッファ層２０ａよりも不純物濃度が高く、バッファ層２０ｃはバッファ層２０ｂよりも不純物濃度が高い。このように、下面層３側にいくほど高い不純物濃度を有する複数のバッファ層２０ａ、２０ｂ、２０ｃを設けることで、空乏層の伸び方を緩やかにすることができる。
図３５は、第１比較例に係る半導体素子と第２比較例に係る半導体素子についてのコレクタ電圧と空乏層の到達距離の関係を表した図である。空乏層到達距離とは、素子のターンオフ時に伸びる空乏層の長さのことである。図３５におけるＰ１は下面層３の上端である。そのため、波形がＰ１にまで到達するとリンギングが起こる。第２比較例の素子の方が第１比較例の素子よりも、空乏層到達距離がＰ１に達するために必要なコレクタ電圧が大きい。したがって、第２比較例の素子を採用することで、高いコレクタ電圧までリンギングを抑制できる。
しかしながら、第２比較例の場合、図３５から分かるように、コレクタ電圧と空乏層到達距離の依存性が小さくなる領域がある。つまり、コレクタ電圧を増加させたにもかかわらず空乏層が伸びないことで、図３５の波形がフラットになる領域が生じている。このように波形がフラットになった領域において、リンギングが発生する。
第２比較例のように、基板の下面側に行くほど大幅にバッファ層の不純物濃度を上げると上述の波形がフラットになりやすい。例えば２〜６層程度の少ない層数のバッファ層を設ける場合、上述のフラットな波形が生じやすい。バッファ層の層数を増やすとこの問題を抑制できるものの、製造コストが増加してしまう。
本発明の実施の形態１に係る半導体素子によれば、第１比較例のように空乏層が下面層に到達しやすい問題を解消でき、しかも第２比較例のように波形がフラットになる問題も解消できる。実施の形態１に係るバッファ層１２は以下の式１を満たすように形成されている。
第１区間ａの平均不純物濃度≒第１区間ｂの平均不純物濃度≦第２区間ｃの平均不純物濃度≦第２区間ｄの平均不純物濃度＜パンチスルー防止層１３の平均不純物濃度
・・・式１
つまり、第１区間ａの平均不純物濃度と第１区間ｂの平均不純物濃度は等しいかほぼ等しい。第２区間ｄの平均不純物濃度は第２区間ｃの平均不純物濃度以上となっている。パンチスルー防止層１３は、上部バッファ層１２ａ、１２ｂと下部バッファ層１２ｃ、１２ｄのどれよりも不純物濃度が高い。
図９は、実施の形態１に係る半導体素子のコレクタ電圧と空乏層の到達距離の関係を実線で表した図である。実施の形態１に係る半導体素子の場合、空乏層がＰ１に到達するコレクタ電圧を第２比較例と同程度まで高めることができる。しかも、２つの第１区間ａ、ｂを形成したことで、波形がフラットになることを抑制できる。したがって、空乏層が下面層３に到達することによるリンギングと、波形がフラットになることによるリンギングを抑制できる。
実施の形態１に係る構造でリンギングを抑制できる理由を説明する。第１区間ａ、ｂの平均不純物濃度は、ドリフト層１の不純物濃度よりやや高くした。これにより、一定の電圧を掛けた時に第１区間ａ、ｂが空乏化する。第１区間ａ、ｂは低濃度かつ平均不純物濃度が一定であるため、ドリフト層１よりは空乏層の進展速度が遅いが、コレクタ電圧が増加すればそれに応じて空乏層到達距離が大きくなる。つまり、図９のグラフにおいて波形がフラットにはならない。
第２区間ｃ、ｄは第１区間ａ、ｂと同じかそれより高い平均不純物濃度に設定されている。このため、第２区間ｃ、ｄでは第１区間ａ、ｂに比べて空乏層の進展速度が遅くなる。言い換えれば、図９の波形が平坦に近づく。但し、２つの第１区間ａ、ｂを設けて第１区間が１つの場合よりは空乏層の伸びを抑制したので、第２区間ｃ、ｄの平均不純物濃度は比較的低濃度で足りる。そのため、図９のグラフにおいて波形がフラットになることを防止できる。
上部バッファ層１２ａ、１２ｂ及び下部バッファ層１２ｃ、１２ｄの不純物濃度は、ドリフト層１の不純物濃度より高く、下面層３からの正孔の注入効率を下げない程度に低濃度とし、しかも前述の式１を満たすように設定する。例えば、６００Ｖ〜１２００Ｖ耐圧クラスの半導体素子では、下面層３の濃度に影響されるものの、上部バッファ層１２a、１２ｂと下部バッファ層１２ｃ、１２ｄの不純物濃度は１Ｅ１５／ｃｍ３より低くすることが好ましい。こうすることで、半導体素子のターンオフ時における空乏層の進展を著しく妨げず、かつ短絡時の基板下面における電界の持ち上がりを抑えることができる。
複数の上部バッファ層のうち最も上面層４の側に形成された上部バッファ層は、下面層３より１０μｍ以上深い位置に形成することが好ましい。つまり、下面層３よりも１０μｍ以上上面層４側に上部バッファ層１２ａを形成する。こうすることで、リンギングを効果的に抑制できる。例えば、下部バッファ層１２ｄの不純物濃度ピークを下面層３より２．５μｍ深い位置に形成し、下部バッファ層１２ｃの不純物濃度ピークを下面層３より５．０μｍ深い位置に形成し、上部バッファ層１２ｂの不純物濃度ピークを下面層３より７．５μｍ深い位置に形成し、上部バッファ層１２ａの不純物濃度ピークを下面層３より１０μｍ深い位置に形成する。
あるいは、下部バッファ層１２ｄの不純物濃度ピークを下面層３より３．７５μｍ深い位置に形成し、下部バッファ層１２ｃの不純物濃度ピークを下面層３より７．５μｍ深い位置に形成し、上部バッファ層１２ｂの不純物濃度ピークを下面層３より１１．２５μｍ深い位置に形成し、上部バッファ層１２ａの不純物濃度ピークを下面層３より１５μｍ深い位置に形成することもできる。
ところで、パンチスルー防止層１３は、リンギング防止ではなく、パンチスルーによるリーク電流の増大を抑制するために形成されている。パンチスルー防止層１３は、コレクタ電圧が最大となっても空乏層が下面層３に到達しないように形成される。パンチスルー防止層１３は、コレクタ層として機能する下面層３からドリフト層１への正孔注入効率を著しく低下させないように形成する必要がある。例えば、パンチスルー防止層１３のピーク濃度を概ね５Ｅ１７ｃｍ−３以下とすると、リーク電流の増大を抑制しつつ、正孔注入効率を維持できる。
パンチスルー防止層１３の実効的に働く濃度部分を１μｍ以下に設定すると、バッファ層１２の効果を妨げずにすむ。下面層３の厚さとウエハ全体の厚さは、前述の空乏層到達距離とコレクタ電圧の関係を示す図９で予め定められた耐圧を保持する最小の厚みにすることが望ましい。これによりリンギングを防止しつつ、順方向降下電圧(Ｖｃｅ(ｓａｔ))とターンオン及びターンオフ損失を低減することが可能となる。パンチスルー防止層１３をＰで形成することで、ドナー化を効率良く行うことができる。複数の上部バッファ層１２ａ、１２ｂは一例としてプロトンドナーで形成することで好ましい特性を得ることができる。プロトンを採用することでより深い位置に上部バッファ層を形成することができる。下部バッファ層もプロトンドナーで形成してもよい。
実施の形態１に係る半導体素子では、離して設けられた複数の上部バッファ層で平均不純物濃度が均一な複数の第１区間を形成し、それにより空乏層の伸びを抑制することが重要である。また、上部バッファ層１２ａ、１２ｂと下面層３の間に離して設けられた複数の下部バッファ層は、下方の第２区間の平均不純物濃度が、上方の第２区間の平均不純物濃度以上となるようにすることで、パンチスルーを抑制する。本発明の実施の形態１に係る半導体素子はこれらの特徴を失わない範囲において様々な変形が可能である。例えば上部バッファ層を３つ以上設けてもよいし下部バッファ層を３つ以上設けてもよい。
基板の上面側の構造は適宜変更することができる。プロトン以外の不純物を用いて複数の上部バッファ層と複数の下部バッファ層を形成してもよい。パンチスルー防止層１３の不純物もＰに限定されない。図１に示す各部分の導電型を逆転させてもよい。ＩＧＢＴのタイプは特に限定されない。例えば平面型のＩＧＢＴ又はキャリアストア層を有するＩＧＢＴであるＣＳＴＢＴ(Carrier Stored Trench Gate Bipolar Transistor)を採用してもよい。また、半導体素子の耐圧クラスは特に制限されない。
基板はＳｉではなく、ワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、炭化珪素、窒化ガリウム系材料又はダイヤモンドを挙げることができる。ワイドバンドギャップ半導体によって形成されたスイッチング素子又はダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子又はダイオードの小型化が可能である。小型化されたスイッチング素子又はダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。
また、ワイドバンドギャップ半導体は耐熱性が高いため、ヒートシンクの放熱フィンの小型化と、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能である。さらに電力損失が低いため、スイッチング素子又はダイオード素子の高効率化が可能であり、ひいては、半導体モジュールの高効率化が可能となる。
なお、スイッチング素子とダイオード素子の両方をワイドバンドギャップ半導体によって形成することが望ましいが、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。
これらの変形は以下の実施の形態に係る半導体素子に適宜応用することができる。以下の実施の形態に係る半導体素子は、上記の式１を満たすものであり、実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図１０は、実施の形態２に係る半導体素子の断面図である。３つの上部バッファ層１２ａ、１２ｂ、１２ｘが形成されている。上部バッファ層１２ｂと上部バッファ層ｘの間の点線は、上部バッファ層が４つ以上形成され得ることを示す。図１１は、図１０のＢ−Ｂ´線における不純物プロファイルを示す図である。複数の上部バッファ層として、ピーク濃度が等しい３つ以上の上部バッファ層１２ａ、１２ｂ、１２ｘが形成されている。３つ以上の第１区間を形成することで、第１区間の厚みの総和が実施の形態１より大きくなっている。これにより、コレクタ電圧が増加してもリンギングを抑える効果を高めることができる。
下部バッファ層の数を増加させることで、第２区間の数を増加させてもよい。その場合、第２区間全体における急激な不純物濃度の変化を抑制できるので、図９で説明したフラットな波形を防止できる。
実施の形態３．
図１２は、実施の形態３に係る半導体素子の断面図である。図１３は、図１２のＣ−Ｃ´線における不純物プロファイルを示す図である。第１区間ａ、ｂに形成された上部バッファ層１２ａ、１２ｂは、第２区間ｃ、ｄに形成された下部バッファ層１２ｃ、１２ｄより低濃度で幅が広い。そのため、上部バッファ層１２ａ、１２ｂの濃度ピークを低くすることができる。上部バッファ層１２ａ、１２ｂの濃度ピークを低くすると、第１区間ａ、ｂにおいて、コレクタ電圧が増加しても空乏層到達距離が増加しない問題を回避できる。
また、第１区間ａの厚さは上部バッファ層１２ａの厚さの２倍となり、第１区間ｂの厚さは上部バッファ層１２ｂの厚さの２倍となっている。これにより、実施の形態１と比べて、第１区間ａ、ｂそれぞれにおける不純物濃度差を効率よく低減できる。これにより、コレクタ電圧を増加させても空乏層到達距離が増加しない問題を回避できる。また、上部バッファ層１２ａ、１２ｂの重なりによる高濃度部分の形成を抑制できる。
実施の形態４．
図１４は、実施の形態４に係る半導体素子の断面図である。図１５は、図１４のＤ−Ｄ´線における不純物プロファイルを示す図である。上部バッファ層１２ａ、１２ｂのピーク濃度は、下部バッファ層１２ｃのピーク濃度より高い。高いピーク濃度は、上部バッファ層１２ａ、１２ｂの幅を狭くすることで実現している。
実施の形態５．
図１６は、実施の形態５に係る半導体素子の断面図である。図１７は、図１６のＥ−Ｅ´線における不純物プロファイルを示す図である。すべての第１区間ａ、ｂとすべての第２区間ｃ、ｄは、平均不純物濃度が等しくなるように形成されている。すべての区間の平均不純物濃度を等しくするために、上部バッファ層１２ａ、１２ｂと下部バッファ層１２ｃ、１２ｄの不純物ピークを一致させたが、別の方法でこれを実現してもよい。
すべての第１区間とすべての第２区間の平均不純物濃度を等しくすることで、パンチスルーによるリンギングを起こさないコレクタ電圧の最大値は実施の形態１と比べて下がってしまうが、当該最大値までの特定の電圧でリンギングが生じるリスクを低減することができる。なお、実施の形態５では、すべての区間の厚さを一致させているが、例えば実施例３のように上部又は下部バッファ層の幅及びピークを調整してもよい。
実施の形態６．
図１８は、実施の形態６に係る半導体素子の断面図である。図１９は、図１８のＦ−Ｆ´線における不純物プロファイルを示す図である。図１９に示すように、複数の第１区間のうち最も下にある第１区間ｂと、第２区間ｃ、ｄは、下面層３に向かって平均不純物濃度が線形に増加するように形成されている。これにより、第１区間ｂ、第２区間ｃ、ｄの不純物量を確保できるので、ある程度コレクタ電圧が高くても空乏層が下面層に到達することを抑制できる。しかも、コレクタ電圧の増加に応じて空乏層到達距離を伸ばすことができるので、特定のコレクタ電圧で図９の波形がフラットになることを防止できる。
また、実施の形態１で説明したとおり、第１区間ａ、ｂの平均不純物濃度を一致させることで、これらの区間で図９の波形がフラットになることを防止できる。さらに、第１区間ａ、ｂの厚さは上部バッファ層１２ａ、１２ｂの厚さの２倍とし、第２区間ｃ、ｄの厚さは下部バッファ層１２ｃ、１２ｄの厚さの２倍とすることが好ましい。これにより、各区間における不純物濃度差を小さくできるので、図９の波形がフラットになることを防止できる。
実施の形態７．
図２０は、実施の形態７に係る半導体素子の断面図である。図２１は、図２０のＧ−Ｇ´線における不純物プロファイルを示す図である。複数の第１区間のうち最も下にある第１区間ｂと、第２区間ｃ、ｄは、上の区間の平均不純物濃度を２乗した平均不純物濃度がその下の区間の平均不純物濃度となるように形成されている。具体的に言えば、第２区間ｃの平均不純物濃度は第１区間ｂの平均不純物濃度を２乗した値となっており、第２区間ｄの平均不純物濃度は第２区間ｃの平均不純物濃度を２乗した値となっている。
つまり、第１区間ｂ、第２区間ｃ及び第２区間ｄは、平均不純物濃度が２乗に比例して変化するよう構成されている。こうすることで、第１区間ｂ、第２区間ｃ、ｄにおいて、コレクタ電圧が高いときにリンギングが発生することを防止できる。リンギングを抑制する効果は実施の形態６の場合より大きい。
実施の形態８．
図２２は、実施の形態８に係る半導体素子の断面図である。図２３は、図２２のＨ−Ｈ´線における不純物プロファイルを示す図である。下部バッファ層１２ｃ、１２ｄは、下面層３側のものほど厚くなっている。そのため、下部バッファ層１２ｃよりも下部バッファ層１２ｄの方が厚い。第２区間ｃの平均不純物濃度より第２区間ｄの平均不純物濃度の方が大きい。上部バッファ層１２ｂ、下部バッファ層１２ｃ、１２ｄのピーク不純物濃度は同一である。
こうすると、下部バッファ層１２ｄのピーク不純物濃度を下げることができるので、リンギングを抑制しつつ、短絡時の基板下面の電界持ち上がりを抑制できる。なお、下部バッファ層１２ｄのピーク不純物濃度を十分低減できれば、製造条件等を考慮して、下部バッファ層１２ｃ、１２ｄの厚みとそれらの不純物ピーク等を個別に調整してもよい。
実施の形態９．
図２４は、実施の形態９に係る半導体素子の断面図である。図２５は、図２４のＩ−Ｉ´線における不純物プロファイルを示す図である。下部バッファ層１２ｃ、１２ｄのそれぞれは、複数の不純物濃度ピークを有する。図２５には、下部バッファ層１２ｃは２つの不純物領域が重ねられたことで、２つの不純物濃度ピークを有することが示されている。また、下部バッファ層１２ｄは３つの不純物領域が重ねられたことで、３つの不純物濃度ピークを有することも示されている。
このように複数の不純物領域を重ねて１つの下部バッファ層を形成することで、幅が広くピーク濃度が低い下部バッファ層を簡単に形成することができる。つまり、実施の形態８の構造を容易に実現できる。
実施の形態１０．
図２６は、実施の形態１０に係る半導体素子の断面図である。図２７は、図２６のＪ−Ｊ´線における不純物プロファイルを示す図である。２つの上部バッファ層１２ａ、１２ｂのうち、上面層４側にある上部バッファ層１２ａは、下面層３側にある上部バッファ層１２ｂよりも厚く形成されている。つまり、複数の上部バッファ層のうち、上面層側にあるものほど厚くなるようにする。上面層４側にある上部バッファ層１２ａは、下面層３側にある上部バッファ層１２ｂよりも不純物濃度が高い。
上面層側の上部バッファ層を形成するためには、基板の下面から高エネルギーで不純物を注入する必要がある。高エネルギーで不純物を注入すると欠陥の回復等のために追加アニールが必要となるので、上部バッファ層１２ａは上部バッファ層１２ｂより半値幅が広くなる。このような場合でも上記の式１を満たすよう濃度調整することでリンギングを抑制できる。
実施の形態１１．
図２８は、実施の形態１１に係る半導体素子の断面図である。図２９は、図２８のＫ−Ｋ´線における不純物プロファイルを示す図である。本発明の実施の形態１１に係る半導体素子は、ＩＧＢＴではなく、ダイオードである。図２８には、ｐアノード層として形成された上面層１４と、ｎ＋カソード層として形成された下面層１５が示されている。
上部バッファ層１２ａ、１２ｂと下部バッファ層１２ｃ、１２ｄは以下の式２を満たす。
第１区間ａの平均不純物濃度≒第１区間ｂの平均不純物濃度≦第２区間ｃの平均不純物濃度≦第２区間ｄの平均不純物濃度 ・・・式２
ダイオードをフライホイールダイオードとして用いる場合、リカバリー動作と呼ばれる内部に溜まったキャリアが排出される過程でリンギングが起こり得る。しかし、式２を満たすバッファ層を形成することで、リンギングを起こさないドレイン電圧の最大値を高めつつ、当該最大値までの特定のドレイン電圧で発振しやすくなるリスクを低減することができる。
ダイオードに実施の形態１〜１０のいずれかのバッファ層を形成してもよい。ダイオードのタイプは特に限定されない。例えば、裏面工程にp型部分を含むＲＦＣダイオードと呼ばれる構造を採用してもよい。なお、ここまでで説明した各実施の形態に係る半導体素子の特徴を適宜に組み合わせて用いてもよい。
１ ドリフト層、 ３ 下面層、 ４ 上面層、 １２ バッファ層、 １２ａ,１２ｂ 上部バッファ層、 １２ｃ,１２ｄ 下部バッファ層

Claims (20)

  1. 上面側に形成された第２導電型の上面層と、前記上面層の下に形成された第１導電型のドリフト層と、前記ドリフト層の下に形成された第１導電型のバッファ層と、前記バッファ層より下に形成された第２導電型の下面層と、を有する基板を備え、
    前記バッファ層は、
    離して設けられた複数の上部バッファ層と、
    前記複数の上部バッファ層と前記下面層の間に離して設けられた、複数の下部バッファ層と、を有し、
    前記複数の上部バッファ層のそれぞれは、前記上部バッファ層の上端からその下の層までの第１区間の平均不純物濃度が第１濃度で統一されるように形成され、
    前記複数の下部バッファ層のそれぞれは、前記下部バッファ層の上端からその下の層までの第２区間の平均不純物濃度が前記第１濃度以上となるように形成され、
    前記複数の下部バッファ層は、下方の前記第２区間の平均不純物濃度が、上方の前記第２区間の平均不純物濃度以上となるように形成されることを特徴とする半導体素子。
  2. 前記複数の上部バッファ層は、ピーク濃度が等しい２つの上部バッファ層で構成されることを特徴とする請求項１に記載の半導体素子。
  3. 前記バッファ層と前記下面層の間に形成された第１導電型のパンチスルー防止層を備え、
    前記パンチスルー防止層は前記下面層に接し、
    前記パンチスルー防止層は、前記複数の上部バッファ層と前記複数の下部バッファ層のどれよりも不純物濃度が高いことを特徴とする請求項１又は２に記載の半導体素子。
  4. 前記パンチスルー防止層は不純物としてＰを備えたことを特徴とする請求項３に記載の半導体素子。
  5. 前記複数の上部バッファ層は、ピーク濃度が等しい３つ以上の上部バッファ層を有することを特徴とする請求項１に記載の半導体素子。
  6. 前記第１区間の厚さは、前記上部バッファ層の厚さの２倍であることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子。
  7. 前記上部バッファ層のピーク濃度は、前記下部バッファ層のピーク濃度より高いことを特徴とする請求項１〜６のいずれか１項に記載の半導体素子。
  8. すべての前記第１区間とすべての前記第２区間は、平均不純物濃度が等しいことを特徴とする請求項１〜７のいずれか１項に記載の半導体素子。
  9. 複数の前記第１区間のうち最も下にある第１区間と、前記複数の第２区間は、前記下面層に向かって平均不純物濃度が線形に増加するように形成されたことを特徴とする請求項１に記載の半導体素子。
  10. 前記第１区間の厚さは、前記上部バッファ層の厚さの２倍であり、前記第２区間の厚さは、前記下部バッファ層の厚さの２倍であることを特徴とする請求項９に記載の半導体素子。
  11. 複数の前記第１区間のうち最も下にある第１区間と、前記複数の第２区間は、上の区間の平均不純物濃度を２乗した平均不純物濃度がその下の区間の平均不純物濃度となるように形成されたことを特徴とする請求項１に記載の半導体素子。
  12. 前記複数の下部バッファ層は、前記下面層側のものほど厚く形成されたことを特徴とする請求項１〜１１のいずれか１項に記載の半導体素子。
  13. 前記複数の下部バッファ層のそれぞれは、複数の不純物濃度ピークを有することを特徴とする請求項１２に記載の半導体素子。
  14. 前記複数の上部バッファ層は、２つの上部バッファ層で構成され、
    前記上面層側にある前記上部バッファ層は、前記下面層側にある前記上部バッファ層よりも厚く形成されたことを特徴とする請求項１〜１３のいずれか１項に記載の半導体素子。
  15. 前記上面層側にある前記上部バッファ層は、前記下面層側にある前記上部バッファ層よりも不純物濃度が高いことを特徴とする請求項１４に記載の半導体素子。
  16. 前記複数の上部バッファ層と前記複数の下部バッファ層の不純物濃度は、前記ドリフト層の不純物濃度より高く、１Ｅ１５／ｃｍ３より低いことを特徴とする請求項１〜１５のいずれか１項に記載の半導体素子。
  17. 前記複数の上部バッファ層のうち最も前記上面層の側に形成された上部バッファ層は、前記下面層より１０μｍ以上深い位置に形成されたことを特徴とする請求項１〜１６のいずれか１項に記載の半導体素子。
  18. 前記複数の上部バッファ層はプロトンドナーで形成されたことを特徴とする請求項１〜１７のいずれか１項に記載の半導体素子。
  19. 前記基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜１８のいずれか１項に記載の半導体素子。
  20. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項１９に記載の半導体素子。
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