JP7374054B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関するものである。
一般的な縦型の半導体装置では、縦方向に電圧が印加されたときに、半導体装置のおもて面側に形成されたＰ型領域とＮ型領域との界面から裏面側へ延びる空乏層を特定の深さで止めることで、半導体装置の通電状態から非通電状態への移行時（つまりターンオフ時）のサージ電圧の発生、ならびに、サージ電圧に起因して半導体装置に印加される電圧が振動（発振）することを抑制する必要がある。空乏層を特定の深さで止めるための技術としては、半導体装置の裏面側にプロトンを注入してバッファ層を形成する技術が知られている（例えば、下記の特許文献１，２）。
国際公開第２０１６／２０４１２６号 国際公開第２０１４／０６５０８０号
プロトンは４００℃程度の熱処理で活性化（ドナー化）するが、その活性化率は１％程度である。そのため、半導体装置にバッファ層を形成するためには多くのプロトンを注入する必要がある。プロトンに加えて活性化率の高いリンを用いてバッファ層を形成することで、必要とされるプロトンの注入量を下げることもできるが、プロトンの濃度分布を最適化しなければ、ターンオフ時のサージ電圧の発生および電圧の発振を十分に抑制できないという問題が残る。
本開示は以上のような課題を解決するためになされたものであり、電圧印加時の空乏層の延びを緩やかに止めることができ、且つ、低濃度のプロトンを用いて実現可能なバッファ層を備える半導体装置を提供することを目的とする。
本開示に係る半導体装置は、半導体基板の第１主面と第２主面との間に設けられた第１導電型のドリフト層と、前記ドリフト層と前記第１主面との間に設けられ、前記ドリフト層よりも不純物ピーク濃度が高い第１導電型のバッファ層と、を備え、前記バッファ層は、前記第１主面側から、第１バッファ層、第２バッファ層、第３バッファ層および第４バッファ層がこの順に配置された構造を有し、前記第１バッファ層の不純物ピーク位置と前記第２バッファ層の不純物ピーク位置との間の距離をＬ１２、前記第２バッファ層の不純物ピーク位置と前記第３バッファ層の不純物ピーク位置との間の距離をＬ２３とすると、Ｌ２３／Ｌ１２≧３．５の関係が満たされている。
本開示に係る半導体装置によれば、リンを用いて形成される第１バッファ層を備えることで、プロトンを用いて形成される第２バッファ層、第３バッファ層および第４バッファ層におけるプロトンの濃度を下げることができる。さらに、バッファ層の個数およびバッファ層間の距離が上記のように設定されることで、電圧印加時の空乏層の延びを緩やかに止めることができる。
実施の形態１に係るＩＧＢＴの主要部の断面図である。 実施の形態１に係るＩＧＢＴにおける半導体基板の裏面付近の不純物濃度プロファイルを示す図である。 シミュレーションが行われた３つのＩＧＢＴにおける半導体基板の裏面付近の不純物濃度プロファイルを示す図である。 第２バッファ層の深さとＲＢＳＯＡで制御可能な電流との関係を示す図である。 Ｎ型バッファ層が第１バッファ層のみで構成されるＩＧＢＴのターンオフ時におけるエミッタ－コレクタ間電圧の波形をシミュレーションした結果を示す図である。 シミュレーションが行われた３つのＩＧＢＴのターンオフ時のエミッタ－コレクタ間電圧のシミュレーション結果を示す図である。 図６の一部を拡大した図である。 実施の形態１に係るＩＧＢＴのＬ２３／Ｌ１２とΔＶｃｅｐとの関係を示す図である。 実施の形態１に係るＩＧＢＴのＬ２３／Ｌ３４とΔＶｃｅｐとの関係を示す図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態１に係るＩＧＢＴの製造工程図である。 実施の形態２に係るダイオードの主要部の断面図である。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置であるＩＧＢＴの主要部の断面図である。本実施の形態では、ＩＧＢＴの例として、１２００Ｖ耐圧クラスのＩＧＢＴを示す。また、以下は、第１導電型をＮ型とし、第２導電型をＰ型として説明を行う。
図１のように、当該ＩＧＢＴは、半導体基板２０を用いて形成されている。半導体基板２０の材料は、一般的なシリコンでもよいし、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどのワイドバンドギャップ半導体でもよい。半導体材料としてワイドバンドギャップ半導体を用いると、シリコンを用いた場合と比較して、高電圧、大電流、高温での動作に優れた半導体装置が得られる。以下、図１における半導体基板２０の下側の面である第１主面を「裏面」といい、上側の面である第２主面を「おもて面」という。
半導体基板２０には、Ｎ型ドリフト層１が形成されている。また、半導体基板２０は、Ｎ型ドリフト層１のおもて面側（第２主面側）に、Ｐ型ベース層２を有している。Ｐ型ベース層２の不純物濃度のピーク値（以下「不純物ピーク濃度」という）は、ＩＧＢＴのコレクタからエミッタに電流が流れ始めるときのゲート電圧、すなわち、閾値電圧が約６Ｖになるように、およそ８．０×１０１６／ｃｍ３～５．０×１０１７／ｃｍ３に設定される。
半導体基板２０は、Ｐ型ベース層２のおもて面側に、Ｎ型ドリフト層１より不純物ピーク濃度が高いＮ型エミッタ層３と、Ｐ型ベース層２よりも不純物ピーク濃度が高いＰ＋型拡散層７とを有している。これらＮ型エミッタ層３およびＰ＋型拡散層７は、半導体基板２０のおもて面の表層部に配置されている。
また、半導体基板２０のおもて面には、Ｎ型エミッタ層３およびＰ型ベース層２を貫通してＮ型ドリフト層１に到達するように、トレンチ４が形成されている。トレンチ４の内面（側面および底面）には、ゲート絶縁膜５が形成されており、ゲート絶縁膜５上には、トレンチ４を埋め込むようにゲート電極６が形成されている。
半導体基板２０のおもて面上には、ゲート電極６を覆うように層間絶縁膜８が形成されており、層間絶縁膜８の上にはエミッタ電極９が形成されている。層間絶縁膜８には、Ｎ型エミッタ層３およびＰ＋型拡散層７に達するコンタクトホールが形成されており、エミッタ電極９はコンタクトホールを通してＮ型エミッタ層３およびＰ＋型拡散層７に接続されている。
半導体基板２０は、Ｎ型ドリフト層１の裏面側（第１主面側）に、Ｎ型ドリフト層１よりも不純物ピーク濃度が高いＮ型バッファ層１０を有する。また、半導体基板２０は、Ｎ型バッファ層１０の裏面側に、Ｐ型コレクタ層１１を有している。半導体基板２０の裏面上には、Ｐ型コレクタ層１１に接続するコレクタ電極１２が形成されている。
図１に示すように、Ｎ型バッファ層１０は、半導体基板２０の裏面側から、第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４がこの順に配置された構造を有している。第１バッファ層１０１はリンイオンを注入して形成されたものであり、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４は、プロトンを注入して形成されたものである。第１バッファ層１０１は、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４と同様に、ＩＧＢＴのターンオフ時のサージ電圧や電圧の発振を抑制する効果、およびリーク電流を低減する効果を奏する。
加熱によるリンの活性化率は７０％～１００％程度であり、加熱によるプロトンの活性化率は０．５％～２％程度である。そのため、リンイオンを注入して形成された第１バッファ層１０１は、少ないイオン注入量および短い注入時間で形成でき、大量のプロトンを長時間注入して形成したバッファ層と同程度の効果を奏する。よって、Ｎ型バッファ層１０が第１バッファ層１０１を含むことで、プロトンのみの注入でバッファ層を形成する場合よりも、プロトンの注入量および注入時間を少なくできる。その結果、プロトン注入機の処理効率を向上させることができる。
図２に、実施の形態１に係るＩＧＢＴにおける半導体基板２０の裏面付近の不純物濃度プロファイル（Ｐ型コレクタ層１１、Ｎ型バッファ層１０およびＮ型ドリフト層１の不純物濃度プロファイル）を示す。１２００Ｖ耐圧クラスの半導体装置の場合、Ｎ型ドリフト層１の比抵抗は例えば５０Ω・ｃｍ～６７Ω・ｃｍである。また、Ｎ型ドリフト層１の厚みとＮ型バッファ層１０の厚み（第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４の各厚みの合計）との合計は、例えば１００μｍ～１３０μｍである。
ここで、第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４それぞれの不純物ピーク濃度を、それぞれＣ１、Ｃ２、Ｃ３およびＣ４とする。また、第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４それぞれの不純物濃度のピークの位置を、それぞれＰ１、Ｐ２、Ｐ３およびＰ４とする。なお、不純物濃度のピークの位置は、半導体基板２０の裏面からの距離（深さ）を表し、以下、これを「不純物ピーク位置」という。
さらに、第１バッファ層１０１の不純物ピーク位置Ｐ１と第２バッファ層１０２の不純物ピーク位置Ｐ２との間の距離をＬ１２とし、第２バッファ層１０２の不純物ピーク位置Ｐ２と第３バッファ層１０３の不純物ピーク位置Ｐ３との間の距離をＬ２３とし、第３バッファ層１０３の不純物ピーク位置Ｐ３と第４バッファ層１０４の不純物ピーク位置Ｐ４との間の距離をＬ３４とする。実施の形態１に係るＩＧＢＴでは、Ｎ型バッファ層１０がＬ２３／Ｌ１２≧３．５の関係を満たすように構成される。
実施の形態１に係るＩＧＢＴのＮ型バッファ層１０が奏する効果を検証するためのデバイスシミュレーションが行われた。シミュレーションは、半導体基板２０の裏面付近の不純物濃度プロファイルが異なる３つのＩＧＢＴについて行われた。図３に、シミュレーションが行われた３つのＩＧＢＴにおける半導体基板２０の裏面付近の不純物濃度プロファイル（Ｐ型コレクタ層１１、Ｎ型バッファ層１０およびＮ型ドリフト層１の不純物濃度プロファイル）を示す。これら３つのＩＧＢＴにおけるＬ２３／Ｌ１２の値は、それぞれ４．２８、２．８０、１．３０である。
ここで、Ｌ１２は、プロトンを用いて形成されるバッファ層のうち半導体基板２０の裏面に最も近い第２バッファ層１０２の不純物ピーク位置Ｐ２によって調整できる。ただし、図４に示すように、第２バッファ層１０２を深く形成して、リンを用いて形成される第１バッファ層１０１の不純物ピーク位置Ｐ１と第２バッファ層１０２の不純物ピーク位置Ｐ２との間の距離を離すと、ＩＧＢＴの破壊耐量を調べるＲＢＳＯＡ（Reverse Bias Safe Operating Area）試験で制御可能な電流が低下する。このことは、実動作中に過電流が流れた際にデバイスの破壊を招くおそれがある。そのため、シミュレーションでは、Ｌ１２の長さを約３．５μｍに固定した。ただし、第１バッファ層１０１の不純物ピーク位置Ｐ１を０．５μｍ～２μｍ、不純物ピーク濃度Ｃ２を１．０×１０１６／ｃｍ３～１．０×１０１７／ｃｍ３とし、第２バッファ層１０２の不純物ピーク位置Ｐ２を２μｍ～６μｍ、不純物ピーク濃度Ｃ２を５．０×１０１４／ｃｍ３～２．０×１０１５／ｃｍ３としても、当該シミュレーション結果と同様のサージ電圧の抑制効果が期待できる。
また、第４バッファ層１０４の不純物ピーク位置Ｐ４は注入機の加速電圧の制約によって決まるため、シミュレーションではこれも固定値とした。よって、シミュレーションにおいて、Ｌ２３＋Ｌ３４の値は固定値である。ただし、第４バッファ層１０４の不純物ピーク位置Ｐ４を２０μｍ～４０μｍ、不純物ピーク濃度Ｃ４を１．０×１０１４／ｃｍ３～１．０×１０１５／ｃｍ３としても、当該シミュレーション結果と同様の効果が期待できる。
図５は、Ｎ型バッファ層１０が第１バッファ層１０１のみで構成されるＩＧＢＴのターンオフ時におけるエミッタ－コレクタ間電圧（Ｖｃｅ）の波形をシミュレーションした結果である。Ｎ型バッファ層１０が第１バッファ層１０１のみで構成される場合、Ｖｃｅが一度ピーク付近に達して変曲点が現れる頃に、空乏層が裏面側に到達するため、エミッタ－コレクタ間電圧Ｖｃｅには、大きなサージ電圧や電圧のツノ（跳ね上がり）が発生する。このＶｃｅの跳ね上がりは、半導体装置の耐圧破壊を招く原因となる。そこで、Ｖｃｅの跳ね上がりの有無を評価する指標として、変曲点が現れる前後のＶｃｅのピーク電圧の差を用いる。つまり、変曲点が現れる前のＶｃｅのピーク電圧をＶｃｅｐａ、変曲点が現れた後のＶｃｅのピーク電圧をＶｃｅｐｂとして、ΔＶｃｅｐ＝Ｖｃｅｐｂ－Ｖｃｅｐａを算出し、ΔＶｃｅｐが正であれば電圧の跳ね上がり有りと評価し、ΔＶｃｅｐが０以下であれば電圧の跳ね上がり無しと評価する。
図６は、図３に示した３つのＩＧＢＴのターンオフ時のエミッタ－コレクタ間電圧（Ｖｃｅ）のシミュレーション結果であり、図７はその一部を拡大したものである。また、図８に、当該シミュレーション結果から得られた、Ｌ２３／Ｌ１２とΔＶｃｅｐとの関係を示す。図８から分かるように、Ｌ２３／Ｌ１２が３．５以上になると、ΔＶｃｅｐは負になり、Ｖｃｅの跳ね上がりが抑制される。
また、図９に、Ｌ２３／Ｌ３４とΔＶｃｅｐとの関係を示す。図９から分かるように、Ｌ２３／Ｌ３４が１以上になるとΔＶｃｅｐは負になり、Ｖｃｅの跳ね上がりが抑制される。
ターンオフ時のサージ電圧を抑制するために、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４それぞれの不純物ピーク濃度Ｃ２，Ｃ３，Ｃ４は、Ｃ２＞Ｃ３＞Ｃ４の関係を満たすことが望ましい。第１バッファ層１０１の不純物ピーク濃度Ｃ１は、１．０×１０１６／ｃｍ３～１．０×１０１７／ｃｍ３、第２バッファ層１０２の不純物ピーク濃度Ｃ２は、５．０×１０１４／ｃｍ３～２．０×１０１５／ｃｍ３、第３バッファ層１０３の不純物ピーク濃度Ｃ３は、２．０×１０１４／ｃｍ３～１．５×１０１５／ｃｍ３、第４バッファ層１０４の不純物ピーク濃度Ｃ４は、１．０×１０１４／ｃｍ３～１．０×１０１５／ｃｍ３であることが望ましい。
第２バッファ層１０２の不純物ピーク位置Ｐ２と第３バッファ層１０３の不純物ピーク位置Ｐ３との間の深さ、ならびに、第３バッファ層１０３の不純物ピーク位置Ｐ３と第４バッファ層１０４の不純物ピーク位置Ｐ４との間の深さにおける不純物濃度は、結晶欠陥領域を無くすために、Ｎ型ドリフト層１の不純物濃度よりも高いことが望ましい。
第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４の不純物の深さ方向の広がりを、不純物濃度がピークの半分になる半値幅（以下「不純物半値幅」という）で評価すると、第１バッファ層１０１の不純物半値幅Ｗ１はおよそ０．３μｍ、第２バッファ層１０２の不純物半値幅Ｗ２はおよそ２．０μｍ、第３バッファ層１０３の不純物半値幅Ｗ３はおよそ２．４μｍ、第４バッファ層１０４の不純物半値幅Ｗ４はおよそ２．９μｍである。第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４それぞれの不純物半値幅Ｗ１，Ｗ２，Ｗ３，Ｗ４は、Ｗ１＜Ｗ２＜Ｗ３＜Ｗ４の関係を満たす。
このように、第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４は、半導体基板２０の裏面側に近いものほど、不純物ピーク濃度が高く、不純物の深さ方向への広がり（不純物半値幅）が小さくなる。特に、同じ不純物（プロトン）を用いて形成される第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４の不純物ピーク濃度Ｃ２，Ｃ３，Ｃ４を結ぶ包絡線は、次の式で表されるガウス分布に近くなる。
Figure 0007374054000001
上の式において、Ｃは単位面積当たりのドーパント濃度、Ｄは拡散係数、Ｓは単位面積当たりのドーパント全量、ｔは時間、ｘは半導体基板２０の裏面からの深さである。第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４がこの関係を満たしていれば、それらの不純物ピーク濃度Ｃ２、Ｃ３およびＣ４を下げてもターンオフ時のサージ電圧を抑制する効果が得られる。よって、プロトンの注入量を下げることにより、プロトン注入機の処理効率を向上させることができる。具体的には、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４の不純物ピーク濃度Ｃ２、Ｃ３およびＣ４を、２．０×１０１５／ｃｍ３以下にしてもよい。
また、Ｎ型バッファ層１０がＬ２３／Ｌ１２≧３．５の関係を満たす場合、少なくとも以下に示す構成（ａ）～（ｇ）を持つ半導体装置において、ターンオフの発振を誘起するサージ電圧の抑制効果があることが、シミュレーションによって確認された。
（ａ）耐圧７５０Ｖ以下であり、Ｎ型ドリフト層１の比抵抗が２０Ω・ｃｍ以上４０Ω・ｃｍ以下、且つ、Ｎ型ドリフト層１の厚みとＮ型バッファ層１０の厚みとの合計が５０μｍ以上８０μｍ以下
（ｂ）耐圧１２００Ｖであり、Ｎ型ドリフト層１の比抵抗が５０Ω・ｃｍ以上９０Ω・ｃｍ以下、且つ、Ｎ型ドリフト層１の厚みとＮ型バッファ層１０の厚みとの合計が１００μｍ以上１３０μｍ以下
（ｃ）耐圧１７００Ｖであり、Ｎ型ドリフト層１の比抵抗が９０Ω・ｃｍ以上１３０Ω・ｃｍ以下、且つ、Ｎ型ドリフト層１の厚みとＮ型バッファ層１０の厚みとの合計が１７０μｍ以上２１０μｍ以下
（ｄ）耐圧２０００Ｖであり、Ｎ型ドリフト層１の比抵抗が１３０Ω・ｃｍ以上１８０Ω・ｃｍ以下、且つ、Ｎ型ドリフト層１の厚みとＮ型バッファ層１０の厚みとの合計が２００μｍ以上２６０μｍ以下
（ｅ）耐圧３３００Ｖであり、Ｎ型ドリフト層１の比抵抗が２００Ω・ｃｍ以上３５０Ω・ｃｍ以下、且つ、Ｎ型ドリフト層１の厚みとＮ型バッファ層１０の厚みとの合計が３４０μｍ以上４２０μｍ以下
（ｆ）耐圧４５００Ｖであり、Ｎ型ドリフト層１の比抵抗が３００Ω・ｃｍ以上４５０Ω・ｃｍ以下、且つ、Ｎ型ドリフト層１の厚みとＮ型バッファ層１０の厚みとの合計が４２０μｍ以上５４０μｍ以下
（ｇ）耐圧６５００Ｖであり、Ｎ型ドリフト層１の比抵抗が６００Ω・ｃｍ以上９００Ω・ｃｍ以下、且つ、Ｎ型ドリフト層１の厚みとＮ型バッファ層１０の厚みとの合計が５８０μｍ以上７２０μｍ以下
なお、Ｎ型バッファ層１０の厚みは、第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４の各厚みの合計である。
ここで、実施の形態１に係るＩＧＢＴの製造方法を説明する。半導体基板２０のおもて面側の構造の形成方法は、公知のＩＧＢＴの製造方法と同一の方法でよいため、ここでは半導体基板２０の裏面側の構造（Ｎ型バッファ層１０、Ｐ型コレクタ層１１およびコレクタ電極１２）の形成方法について説明する。
図１０は、半導体基板２０のおもて面側の構造の形成プロセスが完了した時点の状態を示している。この時点では、半導体基板２０（ウエハ）の厚みは、ベアウエハとほぼ同じ７００μｍ程度である。図１０の状態から、半導体基板２０の裏面側をグラインダーやウェットエッチングで研磨して、図１１のように、半導体基板２０を所望の厚みにまで薄くする。
その後、図１２のように、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４を形成するためのプロトンを、半導体基板２０の裏面から注入する。このとき、プロトン注入の加速電圧を３段階に変化させることで、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４のそれぞれに対応する深さにプロトンが注入される。あるいは、加速電圧を変えずに、注入角度を変えたり、アブソーバを用いたりして、プロトンの注入深さを制御してもよく、その場合には注入時間を短縮することも可能である。
続いて、３００℃～５００℃程度でのファーネスアニールを行って、注入されたプロトンを活性化させる。それにより、図１３のように、それぞれ異なる深さに第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４が形成される。
次に、図１４のように、第１バッファ層１０１を形成するためのリンを、半導体基板２０の裏面から注入する。そして、レーザーアニールで、注入されたリンを活性化させる。それにより、図１５のように、第１バッファ層１０１が裏面側の浅い位置に形成される。
その後、図１６のように、Ｐ型コレクタ層１１を形成するためのボロンを、半導体基板２０の裏面から注入する。そして、レーザーアニールで、注入されたボロンを活性化させる。それにより、図１７のように、Ｐ型コレクタ層１１が裏面側の表層部に形成される。
なお、上で説明した第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４を形成工程と、第１バッファ層１０１の形成工程と、Ｐ型コレクタ層１１の形成工程とが行われる順番は、入れ替えてもよく、製造上簡便な順番で行われればよい。
その後、半導体基板２０の裏面上に、Ａｌ／Ｔｉ／Ｎｉ／Ａｕや、ＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕなどをスパッタ方により成膜することで、図１８のようにコレクタ電極１２を形成する。最後に、Ｐ型コレクタ層１１とコレクタ電極１２とのコンタクト抵抗を低減させるために、熱処理を行う。以上の処理により、図１に示したＩＧＢＴが完成する。
以上のように、実施の形態１に係る半導体装置によれば、Ｎ型バッファ層１０が、リンを用いて形成される第１バッファ層１０１を含むことで、プロトンを用いて形成される第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４におけるプロトンの濃度を下げることができるため、Ｎ型バッファ層１０を形成するためのプロトンの注入量を下げることができる。また、第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４の個数や距離が上記のように設定されることで、空乏層の延びを緩やかに止めることができ、ターンオフ時（電圧印加時）のサージ電圧を抑制することができる。
図示は省略するが、半導体装置は、Ｐ型ベース層２とＮ型ドリフト層１との間に、Ｎ型ドリフト層１よりも不純物ピーク濃度が高いＮ＋型のキャリア蓄積層を設けた構造のＩＧＢＴ、すなわちＣＳＴＢＴ（Carrier Stored Trench-gate Bipolar Transistor）であってもよい。
＜実施の形態２＞
実施の形態１では、半導体装置の例としてＩＧＢＴを示したが、実施の形態２では、半導体装置としてダイオードを用いる。図１９は、実施の形態２に係る半導体装置であるダイオードの主要部の断面図である。
図１９のように、ダイオードを構成する半導体基板２０は、Ｎ型ドリフト層１のおもて面側にＰ型アノード層１３を有している。半導体基板２０のおもて面上には、Ｐ型アノード層１３に接続したアノード電極１４が形成されている。また、半導体基板２０は、Ｎ型ドリフト層１の裏面側に、実施の形態１と同様のＮ型バッファ層１０、すなわち、第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４から構成されるＮ型バッファ層１０を有する。さらに、半導体基板２０は、Ｎ型ドリフト層１の裏面側に、Ｎ型カソード層１５を有している。半導体基板２０の裏面上には、Ｎ型カソード層１５に接続するカソード電極１６が形成されている。
実施の形態２に係るダイオードによれば、実施の形態１のＩＧＢＴでターンオフ時の電圧の発振が抑制されるのと同様に、ダイオードのリカバリー時の発振が抑制される効果が得られる。
なお、実施の形態２のダイオードの裏面側の構造は、実施の形態１で説明したＩＧＢＴの裏面側の構造の形成方法と同様の方法で形成することができる。すなわち、実施の形態１で説明したＩＧＢＴの裏面側の構造の形成方法に対し、Ｐ型コレクタ層１１に代えてＮ型カソード層１５を形成し、ＩＧＢＴのコレクタ電極１２に代えてカソード電極１６を形成すればよい。
図示は省略するが、図１９のダイオードにも、図１と同様のトレンチ４、ゲート絶縁膜５およびゲート電極６を設けてもよい（ダイオードに設けられるゲート電極６はダミーのゲート電極である）。その場合、トレンチ４は、Ｐ型アノード層１３を貫通してＮ型ドリフト層１に達するように形成される。
また、図１９のダイオードはＰＮ接合ダイオードであるが、例えば、ＰＮ接合ダイオードとショットキーバリアダイオードとを組み合わせたＭＰＳ（Merged PiN Schottky）構造を有するＭＰＳダイオードであってもよい。また、図１９のダイオードでは、第１バッファ層１０１の裏面側の全体に亘ってＮ型のＮ型カソード層１５が設けられているが、第１バッファ層１０１の裏面側にＮ型のカソード層とＰ型のカソード層とが交互に設けられた構造としてもよい。また、半導体装置は、一つの半導体基板２０内に、ＩＧＢＴが形成された領域とダイオードが形成された領域とが設けられた逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）であってもよい。このような各種のダイオードに対しても、第１バッファ層１０１、第２バッファ層１０２、第３バッファ層１０３および第４バッファ層１０４から構成されるＮ型バッファ層１０が設けられることで、リカバリー時の発振が抑制される効果が得られる。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ Ｎ型ドリフト層、２ Ｐ型ベース層、３ Ｎ型エミッタ層、４ トレンチ、５ ゲート絶縁膜、６ ゲート電極、７ Ｐ＋型拡散層、８ 層間絶縁膜、９ エミッタ電極、１０ Ｎ型バッファ層、１０１ 第１バッファ層、１０２ 第２バッファ層、１０３ 第３バッファ層、１０４ 第４バッファ層、１１ Ｐ型コレクタ層、１２ コレクタ電極、１３ Ｐ型アノード層、１４ アノード電極、１５ Ｎ型カソード層、１６ カソード電極、２０ 半導体基板。

Claims (12)

  1. 半導体基板の第１主面と第２主面との間に設けられた第１導電型のドリフト層と、
    前記ドリフト層と前記第１主面との間に設けられ、前記ドリフト層よりも不純物ピーク濃度が高い第１導電型のバッファ層と、
    を備え、
    前記バッファ層は、前記第１主面側から、第１バッファ層、第２バッファ層、第３バッファ層および第４バッファ層がこの順に配置された構造を有し、
    前記第１バッファ層の不純物ピーク位置と前記第２バッファ層の不純物ピーク位置との間の距離をＬ１２、前記第２バッファ層の不純物ピーク位置と前記第３バッファ層の不純物ピーク位置との間の距離をＬ２３とすると、Ｌ２３／Ｌ１２≧３．５の関係が満たされている、
    半導体装置。
  2. 前記第１バッファ層を構成する不純物はリンであり、
    前記第２バッファ層、前記第３バッファ層および前記第４バッファ層を構成する不純物はプロトンである、
    請求項１に記載の半導体装置。
  3. 前記第２バッファ層の不純物ピーク濃度をＣ２、前記第３バッファ層の不純物ピーク濃度をＣ３、前記第４バッファ層の不純物ピーク濃度をＣ４とすると、Ｃ２＞Ｃ３＞Ｃ４の関係が満たされている、
    請求項１または請求項２に記載の半導体装置。
  4. 前記第２バッファ層、前記第３バッファ層および前記第４バッファ層の不純物ピーク濃度は、２．０×１０１５／ｃｍ３以下である
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第３バッファ層の不純物ピーク位置と前記第４バッファ層の不純物ピーク位置との間の距離をＬ３４とすると、Ｌ２３／Ｌ３４＞１の関係が満たされている、
    請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 耐圧７５０Ｖ以下であり、前記ドリフト層の比抵抗が２０Ω・ｃｍ以上４０Ω・ｃｍ以下、且つ、前記ドリフト層の厚みと前記バッファ層の厚みとの合計が５０μｍ以上８０μｍ以下である、
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 耐圧１２００Ｖであり、前記ドリフト層の比抵抗が５０Ω・ｃｍ以上９０Ω・ｃｍ以下、且つ、前記ドリフト層の厚みと前記バッファ層の厚みとの合計が１００μｍ以上１３０μｍ以下である、
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  8. 耐圧１７００Ｖであり、前記ドリフト層の比抵抗が９０Ω・ｃｍ以上１３０Ω・ｃｍ以下、且つ、前記ドリフト層の厚みと前記バッファ層の厚みとの合計が１７０μｍ以上２１０μｍ以下である、
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  9. 耐圧２０００Ｖであり、前記ドリフト層の比抵抗が１３０Ω・ｃｍ以上１８０Ω・ｃｍ以下、且つ、前記ドリフト層の厚みと前記バッファ層の厚みとの合計が２００μｍ以上２６０μｍ以下である、
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  10. 耐圧３３００Ｖであり、前記ドリフト層の比抵抗が２００Ω・ｃｍ以上３５０Ω・ｃｍ以下、且つ、前記ドリフト層の厚みと前記バッファ層の厚みとの合計が３４０μｍ以上４２０μｍ以下である、
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  11. 耐圧４５００Ｖであり、前記ドリフト層の比抵抗が３００Ω・ｃｍ以上４５０Ω・ｃｍ以下、且つ、前記ドリフト層の厚みと前記バッファ層の厚みとの合計が４２０μｍ以上５４０μｍ以下である、
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  12. 耐圧６５００Ｖであり、前記ドリフト層の比抵抗が６００Ω・ｃｍ以上９００Ω・ｃｍ以下、且つ、前記ドリフト層の厚みと前記バッファ層の厚みとの合計が５８０μｍ以上７２０μｍ以下である、
    請求項１から請求項５のいずれか一項に記載の半導体装置。
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