JP7415913B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本開示は、半導体装置及びその製造方法に関する。
縦型の半導体装置に逆バイアスを印加すると、基板表面側に形成されたＰ型領域とＮ型ドリフト層との界面から裏面側に向かって空乏層が延びる。この空乏層を深いバッファ層により所定の深さで止めることでターンオフ時のサージ電圧を抑制する技術がある（例えば、特許文献１参照）。
特開２００９－１７６８９２号公報
深いバッファ層の裏面側においてドナー化が不十分な場合に欠陥領域が発生する。従来技術では、欠陥領域が形成されないように多段注入又は高濃度注入を行っていたため、生産性が低かった。また、深いバッファ層内で空乏層が止まるため、耐圧が低下するという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的は耐圧が高く、生産性に優れ、リカバリー又はターンオフ時のサージ電圧を抑制することができる半導体装置及びその製造方法を得るものである。
本開示に係る半導体装置は、表面と、前記表面の反対側の裏面と、前記表面と前記裏面との間の第１導電型のドリフト層とを有する半導体基板と、前記ドリフト層と前記表面との間に設けられた第２導電型の第１拡散層と、前記ドリフト層と前記裏面との間に設けられた第２拡散層と、前記ドリフト層と前記第２拡散層との間に設けられ、プロトンが注入され、前記ドリフト層よりも高濃度である第１導電型の第１バッファ層と、前記第１バッファ層と前記第２拡散層との間に、前記ドリフト層よりも高濃度である第１導電型の第２バッファ層とを備え、前記第２バッファ層のピーク濃度は前記第１バッファ層のピーク濃度よりも高く、前記第１バッファ層の不純物濃度は前記裏面に向かって徐々に減少し、前記第１バッファ層のピーク位置から前記ドリフト層と前記第１バッファ層の境界までの長さをＸａとし、前記ピーク位置から前記第１バッファ層と前記第２バッファ層の境界までの長さをＸｂとし、Ｘｂ＞５Ｘａであることを特徴とする。
本開示では、高濃度の第２バッファ層を第１バッファ層と第２拡散層との間に設ける。第１バッファ層のピーク位置からドリフト層と第１バッファ層の境界までの長さをＸａとし、ピーク位置から第１バッファ層と第２バッファ層の境界までの長さをＸｂとして、Ｘｂ＞５Ｘａである。これにより、耐圧が高く、生産性に優れ、リカバリー又はターンオフ時のサージ電圧を抑制することができる半導体装置を得ることができる。
実施の形態に係る半導体装置を示す断面図である。 実施の形態に係る半導体装置の裏面側の不純物濃度プロファイルを示す図である。 リカバリー時のサージ電圧ＶｋａのＸｂ／Ｘａ依存性を示す図である。 半導体基板の表面から裏面に向かってドナー濃度を積分したグラフである。 ダイオードのリーク電流の第２バッファ層の濃度依存性を示す図である。 耐圧ＢＶの第２バッファ層のピーク深さ依存性を示すシミュレーション結果である。 １２００Ｖクラスダイオードの第１バッファ層の活性化アニール温度ごとの不純物濃度プロファイルを示す図である。 １２００Ｖクラスダイオードの第１バッファ層の活性化アニール温度ごとの不純物濃度プロファイルを示す図である。 実施の形態に係る半導体装置の変形例１を示す断面図である。 図９のダイオードのリカバリー時のサージ電圧Ｖｋａの第１バッファ層の深さ依存性の測定結果を示す図である。 図９のダイオードのリカバリー時のサージ電圧の第１バッファ層の濃度依存性を示す図である。 実施の形態に係る半導体装置の変形例２を示す断面図である。
図１は、実施の形態に係る半導体装置を示す断面図である。この半導体装置は４５００Ｖ耐圧クラスのダイオードである。図１はダイオードセル部の断面図である。半導体基板１は、表面と、表面の反対側の裏面と、表面と裏面との間のｎ型のドリフト層２とを有するシリコン基板である。半導体基板１の厚みは例えば４３０～５３０μｍである。４５００Ｖ耐圧クラスの場合、ドリフト層２の不純物濃度は例えば７．０Ｅ１２～２．０Ｅ１３ｃｍ－３である。ドリフト層２の不純物はＰ（リン）、Ａｓ（ヒ素）又はＳｂ（アンチモン）である。
ｐ型のアノード層３が、ドリフト層２と半導体基板１の表面との間に設けられている。アノード層３の不純物はＢ（ホウ素）又はＡｌ（アルミ）である。アノード電極４が半導体基板１の表面に設けられ、アノード層３に接続されている。
ｎ型のカソード層５が、ドリフト層２と半導体基板１の裏面との間に設けられている。カソード層５の不純物はＰ（リン）又はＡｓ（ヒ素）である。カソード電極６が半導体基板１の裏面に設けられ、カソード層５に接続されている。
ｎ型の第１バッファ層７が、ドリフト層２とカソード層５との間に設けられている。第１バッファ層７はプロトンが注入されアニールでドナー化した層であり、ドリフト層２よりも高濃度である。ｎ型の第２バッファ層８が、第１バッファ層７とカソード層５との間に設けられている。第２バッファ層８はリンをイオン注入した後にアニールでドナー化した層であり、ドリフト層２よりも高濃度である。
図２は、実施の形態に係る半導体装置の裏面側の不純物濃度プロファイルを示す図である。第１バッファ層７のピーク濃度は１Ｅ１５ｃｍ－３以下である。第１バッファ層７のピーク濃度の位置であるピーク位置は裏面から深さ１０～３０ｕｍの範囲内に存在する。第２バッファ層８のピーク位置は裏面から深さ０．５～３．０μｍの範囲内に存在する。第２バッファ層８のピーク濃度は第１バッファ層７のピーク濃度よりも高い。第１バッファ層７の不純物濃度は裏面に向かって徐々に減少する。
本実施の形態では、第１バッファ層７のピーク位置からドリフト層２と第１バッファ層７の境界までの長さをＸａとし、ピーク位置から第１バッファ層７と第２バッファ層８の境界までの長さをＸｂとして、Ｘｂ＞５Ｘａとなるように不純物濃度分布を設定する。第１バッファ層７のピーク位置から裏面に向かって多くの水素を供給するため、第１バッファ層７のドナー化が不十分である場合に発生する欠陥領域の発生を抑制することができる。また、ドリフト層２が低濃度でも同様に欠陥領域の発生を抑制できるため、第１バッファ層７を多段注入又は高濃度注入をせずに深く形成できるため、注入の生産性を向上させることができる。
また、不純物プロファイルの結果から欠陥領域にはアクセプタが存在していると想定されるため、欠陥領域はアクセプタ領域である。そこで、高濃度の第２バッファ層８を第１バッファ層とカソード層５との間に設ける。この第２バッファ層８により裏面側の数μｍ程度の欠陥領域をドナー化して打ち消すことができる。従って、第１バッファ層７の不純物濃度を下げた場合でも欠陥領域が発生しにくくなる。このため、第１バッファ層７の不純物濃度を下げることができ、空乏層を緩やかに止めることができる。この結果、リカバリー時のサージ電圧を抑制し、かつ耐圧を向上させることができる。図３は、リカバリー時のサージ電圧ＶｋａのＸｂ／Ｘａ依存性を示す図である。Ｘｂ＞５Ｘａの場合にサージ電圧を抑制できることが分かる。
また、アバランシェ降伏が発生する電界強度の値は臨界電界強度と呼ばれる。アバランシェ降伏は、半導体の構成元素と、半導体にドーピングされた不純物と、不純物の濃度とに依存する。ドナー濃度をＮＤ、臨界電界強度をＥＣとすると、シリコンにおけるインパクトイオン化係数を用いてイオン化積分をすると、臨界電界強度ＥＣは数式１で表される。
Figure 0007415913000001
数式１からわかるように、ドナー濃度ＮＤが決まれば、臨界電界強度ＥＣは定まる。また、ポアソンの式は、１次元方向（ｘ方向とする）のみを考慮した場合、数式２で表される。
Figure 0007415913000002
ここで、ｑは電荷素量（１．０６２×１０１５［Ｃ］）、ε０は真空の誘電率（８．８５４×１０－１４［Ｆ／ｃｍ］）、εｒは物質の比誘電率である。シリコンの場合は、εｒ＝１１．９である。ｐは正孔濃度、ｎは電子濃度、ＮＡはアクセプタ濃度である。片側階段接合でｎ型層のみを考慮するのでアクセプタが存在しない（ＮＡ＝０）とする。さらに、正孔および電子が存在しない完全空乏化された（ｎ＝ｐ＝０）空乏層を仮定すると、数式２を深さｘで積分すれば、数式３が得られる。
Figure 0007415913000003
ｐｎ接合の位置を原点０、ｎ型層においてｐｎ接合とは反対側の位置における空乏層の端部の位置をｘ０とする。そして、空乏層全体を０からｘ０で積分すると、数式３のＥは、電界強度分布の最大値となる。これをＥｍとすると、Ｅｍは数式４で表される。
Figure 0007415913000004
電界強度分布の最大値Ｅｍが、臨界電界強度ＥＣに達したとすると、数式４は数式５で表される。
Figure 0007415913000005
数式５は、両辺とも定数である。数式５の右辺は、ｎ型層において完全空乏化した範囲であり、臨界積分濃度ｎＣと称する。これにより次の数式６を得る。数式６は、臨界積分濃度ｎＣと臨界電界強度ＥＣとの対応を示す。このように、臨界積分濃度ｎＣは、臨界電界強度ＥＣに対応する値となる。本件の場合の値を代入していくと、臨界積分濃度ｎＣはｎＣ＝６．５２Ｅ０６×ＥＣと表される。
Figure 0007415913000006
図４は、半導体基板の表面から裏面に向かってドナー濃度を積分したグラフである。ドリフト層２及び第１バッファ層７の位置では臨界積分濃度以下であり、第２バッファ層８の少なくともピーク濃度の位置で臨界積分濃度以上となる。このように臨界積分濃度以上になる位置を第２バッファ層８にすることによって空乏層が第２バッファ層８の位置まで延びるため、耐圧を向上させ、リーク電流を低減することができる。
図５は、ダイオードのリーク電流の第２バッファ層の濃度依存性を示す図である。第２バッファ層８の不純物濃度を濃くすることにより、リーク電流を低減することができる。第２バッファ層８の不純物濃度は２Ｅ１６ｃｍ－３以上であることが望ましく、４Ｅ１６ｃｍ－３以上であれば更に望ましい。
図６は、耐圧ＢＶの第２バッファ層のピーク深さ依存性を示すシミュレーション結果である。第２バッファ層８のピーク濃度の裏面からの深さをピーク深さと呼ぶ。ピーク深さを浅くすることにより、厚み方向で十分に空乏層が伸びるため、耐圧ＢＶを向上させることができる。第２バッファ層８のピーク深さは２μｍ以下であることが望ましい。
第１バッファ層７と第２バッファ層８の境界で不純物濃度が極小値になる。この極小値がドリフト層２の不純物濃度以上であることが望ましい。このように第１バッファ層７及び第２バッファ層８のドナー濃度が高くなることによって、空乏層を止める働きが向上し、リカバリー時のサージ電圧を抑制することができる。
第１バッファ層７のドナー濃度を下げた場合に第１バッファ層７のピーク位置から裏面に向かう領域に欠陥が発生しやすい。これに対して、第１バッファ層７のドナー濃度を裏面に向かって緩やかに減少させることにより、この領域の欠陥が発生しにくくなり、耐圧を向上させることができる。具体的には、第１バッファ層７のピーク位置から裏面に向かって０．３Ｘｂまでのドナー濃度が第１バッファ層７のピーク濃度の１０％以上であることが望ましい。
また、ドリフト層２の不純物濃度が３Ｅ１３～３Ｅ１４ｃｍ－３の範囲であり、第１バッファ層７のピーク位置が１５～２５μｍに存在することが望ましい。または、ドリフト層２の不純物濃度が１Ｅ１２～３Ｅ１３ｃｍ－３の範囲であり、第１バッファ層７のピーク位置が２０～３０μｍに存在することが望ましい。このように設定することにより、第１バッファ層７の不純物濃度を下げても欠陥が発生しにくくなり、空乏層を緩やかに止めることができる。
続いて、本実施の形態に係る半導体装置の裏面側の拡散層の形成方法を説明する。まず、半導体基板１の裏面に不純物を注入してカソード層５を形成する。次に、ドリフト層２とカソード層５との間にプロトンを注入して第１バッファ層７を形成する。次に、第１バッファ層７とカソード層５との間に不純物を注入して第２バッファ層８を形成する。次に、レーザーの熱を用いてカソード層５及び第２バッファ層８を活性化する。次に、ファーネスアニールにより第１バッファ層７をドナー化する。
ここで、プロトンは約３５０～５００℃の範囲で活性化し、それ以上の温度になるとアニールアウトしてドナーが消滅してしまう。ただし、３５０℃の低温では活性化のスピードが遅く、アニール処理時間が長くなって量産に不向きである。また、５００℃の高温度では活性化のスピードが速いため、ウエハ面内やロット間のばらつきを制御するのが難しくなる。そこで、ファーネスアニールの温度を４００～４５０℃の範囲に設定する。
また、プロトンの通過領域である裏面側に結晶欠陥が発生する。この結晶欠陥がアニール時にドナー化を誘発する。このため、第１バッファ層７の不純物濃度はＸｂ＞５Ｘａという裏面側になだらかで表面側に急峻な分布となる。ただし、ファーネスアニールの処理時間を長くすると拡散範囲が広がり、裏面側になだらかな傾斜を広範囲に広げるには２時間以上のアニールが必要になる。
また、第１バッファ層７の裏面側へのドナー化が進んでいないと欠陥領域が発生する。これに対して、半導体基板１の不純物濃度が低く、注入するプロトンの飛程が小さいほど欠陥領域ができにくくなる。具体的には、半導体基板１の不純物濃度が３Ｅ１３～３Ｅ１４ｃｍ－３の場合にはプロトンの飛程を１５～２５ｕｍとし、半導体基板１の不純物濃度が１Ｅ１２～３Ｅ１３ｃｍ－３の場合にはプロトンの飛程を２０～３０ｕｍとすることで、Ｘｂ＞５Ｘａの濃度分布が得られる。
図７は、１２００Ｖクラスダイオードの第１バッファ層の活性化アニール温度ごとの不純物濃度プロファイルを示す図である。第１バッファ層７の活性化アニール温度は３４０℃、３７０℃、４００℃の３通りである。アニール時間は１２０分である。活性化アニール温度が低い場合、裏面側に欠陥領域が形成されていることが原因でリーク電流が大きくなってしまう。このため、第１バッファ層７と第２バッファ層８との境界での不純物濃度の極小値がドリフト層２の不純物濃度以上である必要がある。第１バッファ層７の活性化アニール温度を４００℃以上とすることで裏面側の欠陥領域の形成が抑制される。
アニール時間を短くすることで生産性を向上させることも可能である。図８は、１２００Ｖクラスダイオードの第１バッファ層の活性化アニール温度ごとの不純物濃度プロファイルを示す図である。第１バッファ層７の活性化アニール温度は４００℃、４１０℃、４３０℃の３通りである。アニール時間は６０分である。活性化アニール温度が低い場合、裏面側に欠陥領域が形成されていることが原因でリーク電流が大きくなってしまう。第１バッファ層７の活性化アニール温度を４１０℃以上とすることで裏面側の欠陥領域の形成が抑制される。このため、第１バッファ層７と第２バッファ層８の境界での不純物濃度の極小値がドリフト層２の不純物濃度以上である必要がある。
図９は、実施の形態に係る半導体装置の変形例１を示す断面図である。この半導体装置は４５００Ｖ耐圧クラスのダイオードである。半導体基板１の裏面側においてｎ型カソード層５と裏面ｐ型層９が横並びに交互に配置されている。ドリフト層２の不純物濃度は約１Ｅ１３ｃｍ－３である。
図１０は、図９のダイオードのリカバリー時のサージ電圧Ｖｋａの第１バッファ層の深さ依存性の測定結果を示す図である。第１バッファ層７が浅いと裏面ｐ型層９からのホール注入効率が低下する。このため、裏面側の電界強度が増加し、リカバリー時のサージ電圧が高くなる。ただし、第１バッファ層７が深すぎる場合には、耐圧低下及び欠陥領域の発生を引き起こすため、第１バッファ層７の深さはリカバリー時のサージ電圧が下がる１０～３０μｍが望ましく、２０～３０μｍが更に望ましい。
図１１は、図９のダイオードのリカバリー時のサージ電圧の第１バッファ層の濃度依存性を示す図である。第１バッファ層７の不純物濃度が高いと裏面ｐ型層９からのホール注入効率が低下する。このため、裏面側の電界強度が増加し、リカバリー時のサージ電圧が高くなる。従って、第１バッファ層７のピーク濃度は１Ｅ１５ｃｍ－３以下であることが望ましい。ただし、第１バッファ層７の不純物濃度が低すぎる場合は、第１バッファ層７が空乏層を止める効果が小さくなるため、１Ｅ１４ｃｍ－３～１Ｅ１５ｃｍ－３の範囲が更に望ましい。
図１２は、実施の形態に係る半導体装置の変形例２を示す断面図である。この半導体装置は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。図１２はＩＧＢＴセル部の断面図である。半導体基板１の表面側にｐ型のベース層１０が設けられている。ベース層１０の表面側にｎ＋型エミッタ層１１とｐ＋型コンタクト層１２が設けられている。ｎ＋型エミッタ層１１とベース層１０を貫通するようにトレンチ１３が設けられている。トレンチ１３内部には、絶縁膜１４を介してゲート電極１５が設けられている。半導体基板１の表面にエミッタ電極１６が設けられている。半導体基板１の裏面側にはｐ型のコレクタ層１７とコレクタ電極１８が設けられている。第１バッファ層７と第２バッファ層８の構成は図１のダイオードと同様であり、作用及び効果も同様である。ただし、リカバリー時ではなくターンオフ時のサージ電圧を抑制することができる。なお、ｐ型のベース層１０の下にｎ＋型層が設けられていてもよく、ＩＧＢＴ領域とダイオード領域を備えた逆導通型ＩＧＢＴであってもよい。
１ 半導体基板、２ ドリフト層、３ アノード層（第１拡散層）、５ カソード層（第２拡散層）、７ 第１バッファ層、８ 第２バッファ層、９ 裏面ｐ型層（ｐ型層）、１０ ベース層（第１拡散層）、１７ コレクタ層（第２拡散層）

Claims (13)

  1. 表面と、前記表面の反対側の裏面と、前記表面と前記裏面との間の第１導電型のドリフト層とを有する半導体基板と、
    前記ドリフト層と前記表面との間に設けられた第２導電型の第１拡散層と、
    前記ドリフト層と前記裏面との間に設けられた第２拡散層と、
    前記ドリフト層と前記第２拡散層との間に設けられ、プロトンが注入され、前記ドリフト層よりも高濃度である第１導電型の第１バッファ層と、
    前記第１バッファ層と前記第２拡散層との間に、前記ドリフト層よりも高濃度である第１導電型の第２バッファ層とを備え、
    前記第２バッファ層のピーク濃度は前記第１バッファ層のピーク濃度よりも高く、
    前記第１バッファ層の不純物濃度は前記裏面に向かって徐々に減少し、
    前記第１バッファ層のピーク位置から前記ドリフト層と前記第１バッファ層の境界までの長さをＸａとし、
    前記ピーク位置から前記第１バッファ層と前記第２バッファ層の境界までの長さをＸｂとし、
    Ｘｂ＞５Ｘａであることを特徴とする半導体装置。
  2. 前記第２拡散層はｐ型層を有し、
    前記第１バッファ層の前記ピーク位置は前記裏面から深さ１０～３０ｕｍの範囲内に存在することを特徴とする請求項１の半導体装置。
  3. 前記第２拡散層はｐ型層を有し、
    前記第１バッファ層の前記ピーク濃度は１Ｅ１５ｃｍ－３以下であることを特徴とする請求項１又は２の半導体装置。
  4. 前記表面から前記裏面に向かってドナー不純物濃度を積分した場合に、前記ドリフト層及び前記第１バッファ層は臨界積分濃度以下であり、前記第２バッファ層は少なくともピーク濃度の位置で臨界積分濃度以上となることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
  5. 前記第２バッファ層の不純物濃度は２Ｅ１６ｃｍ－３以上であることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 前記第２バッファ層の前記ピーク濃度の前記裏面からの深さは２μｍ以下であることを特徴とする請求項１～５の何れか１項に記載の半導体装置。
  7. 前記第１バッファ層及び前記第２バッファ層の不純物濃度の極小値が前記ドリフト層の不純物濃度以上であることを特徴とする請求項１～６の何れか１項に記載の半導体装置。
  8. 前記第１バッファ層の前記ピーク位置から前記裏面に向かって０．３Ｘｂまでのドナー濃度が前記第１バッファ層のピーク濃度の１０％以上であることを特徴とする請求項１～７の何れか１項に記載の半導体装置。
  9. 前記ドリフト層の不純物濃度が３Ｅ１３～３Ｅ１４ｃｍ－３の範囲であり、
    前記第１バッファ層の前記ピーク位置が１５～２５μｍに存在することを特徴とする請求項１～８の何れか１項に記載の半導体装置。
  10. 前記ドリフト層の不純物濃度が１Ｅ１２～３Ｅ１３ｃｍ－３の範囲であり、
    前記第１バッファ層の前記ピーク位置が２０～３０μｍに存在することを特徴とする請求項１～８の何れか１項に記載の半導体装置。
  11. 請求項１～１０の何れか１項に記載の半導体装置を製造する方法であって、
    前記半導体基板の前記裏面に不純物を注入して前記第２拡散層を形成する工程と、
    前記ドリフト層と前記第２拡散層との間にプロトンを注入して前記第１バッファ層を形成する工程と、
    前記第１バッファ層と前記第２拡散層との間に不純物を注入して前記第２バッファ層を形成する工程と、
    レーザーの熱を用いて前記第２拡散層及び前記第２バッファ層を活性化する工程と、
    ファーネスアニールにより前記第１バッファ層をドナー化する工程とを備え、
    前記ファーネスアニールの温度が４００～４５０℃の範囲であり、処理時間が２時間以上であることを特徴とする半導体装置の製造方法。
  12. 請求項１～１０の何れか１項に記載の半導体装置を製造する方法であって、
    前記半導体基板の前記裏面に不純物を注入して前記第２拡散層を形成する工程と、
    前記ドリフト層と前記第２拡散層との間にプロトンを注入して前記第１バッファ層を形成する工程と、
    前記第１バッファ層と前記第２拡散層との間に不純物を注入して前記第２バッファ層を形成する工程と、
    レーザーの熱を用いて前記第２拡散層及び前記第２バッファ層を活性化する工程と、
    ファーネスアニールにより前記第１バッファ層をドナー化する工程とを備え、
    前記ファーネスアニールの温度が４１０～４５０℃の範囲であり、処理時間が１時間以上であることを特徴とする半導体装置の製造方法。
  13. 前記半導体基板の不純物濃度が３Ｅ１３～３Ｅ１４ｃｍ－３の場合には前記プロトンの飛程を１５～２５ｕｍとし、前記半導体基板の不純物濃度が１Ｅ１２～３Ｅ１３ｃｍ－３の場合には前記プロトンの飛程を２０～３０ｕｍとすることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
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