KR20120091197A - 펀치스루 반도체 디바이스 및 그의 제조 방법 - Google Patents
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Abstract
절연 게이트 바이폴라 트랜지스터 (IGBT) 또는 다이오드와 같은 최대 펀치스루 반도체 디바이스 (1) 및 이의 제조 방법이 제안된다. MPT 반도체 디바이스 (1) 는 다음 순서의 층들을 갖는 적어도 2 층 구조를 포함한다: 에미터 금속화부 (3), 채널 영역 (10), 미리 결정된 도핑 농도 ND를 갖는 베이스 층 (4), 버퍼층 (5) 및 콜렉터 금속화부 (7). 베이스 층의 두께 W는 식 (Ⅰ) 에 의해 결정되고 여기서 반도체 디바이스의 펀치스루 전압 Vpt 은 반도체 디바이스의 브레이크다운 전압 Vbd 의 70 % 와 99 % 사이에 있고, 두께 W는 버퍼층 (5) 과 채널 영역 (10) 에 대한 접합부 사이의 베이스 층 (4) 의 최소 두께이다. 제공되는 설계 규칙으로, 낮은 전기 손실 및 소프트 턴 오프 특성을 갖는 IGBT 또는 다이오드가 제공될 수도 있다. 10 ㎛ 미만의 두께를 갖는 얕은 버퍼층 (5) 이 이용될 수도 있다. 그러한 얇은 버퍼층은 예를 들면 이온 주입 기술을 이용하여 용이하게 제조될 수도 있다.
(Ⅰ)
Description
본 발명은 반도체 전력 디바이스의 분야에 관한 것이고 더 상세하게는 펀치스루 반도체 디바이스에 관한 것이고 그러한 펀치스루 반도체 디바이스의 제조 방법에 관한 것이다.
통상적으로, pn 접합을 포함하는 전력 전자 디바이스들에서, 역 동작 (reverse operation) 에 있어서 공핍 층 (depletion layer) 의 최대 두께보다 더 큰 두께를 갖는 기판들이 사용된다. 이렇게 하여, 심지어 최대 역 전압, 즉 디바이스의 브레이크다운 전압 보다 약간 아래에서도, 공핍 층 및 거기에서 우세한 전기장은 디바이스의 콜렉터에 이르지 않는다. 그러한 디바이스들은 또한 논 펀치스루 (non-punch-through; NPT) 디바이스들로도 지칭된다.
하지만, 전자 전력 디바이스들에서의 전기 손실은 그 디바이스의 두께에 강하게 의존한다는 것이 관찰되었다. 따라서, 감소된 두께를 갖는 디바이스들이 개발되었다.
US 6,762,080 B2에서, 펀치스루 (punch-through; PT) 절연 게이트 바이폴라 트랜지스터 (IGBT) 가 설명되어 있다. 도핑 농도 프로파일 및 그러한 PT-IGBT에서의 전기장의 표현은 도 1에 개략적으로 표시되어 있다. 디바이스는 베이스 층 (4) 을 형성하기 위한 균일한 도핑 농도를 갖는 n 도핑된 웨이퍼를 이용하는 것에 의해 제조될 수도 있다. 캐소드 측 (cathode side) 으로도 불리는, 에미터 측 (31) 상에 층들을 제조하기 위한 모든 프로세스들이 웨이퍼의 상부에서 수행된다, 즉 에미터 측 (31) 상에서 접합부 (junction) 들 및 금속화부 (metallization) 들이 제조된다. 또한 웨이퍼는, 박화 후, 나중에 버퍼층 (15) 을 형성하기 위하여 에미터 측 (31) 반대쪽의, 깊은 고도로 도핑된 n 타입 영역을 포함한다. 그 후에, 웨이퍼는 원하는 두께로 박화되어, 에미터 측 (31) 반대쪽에 있고 또한 애노드 측 (anode side) 으로도 불리는, 웨이퍼의 콜렉터 측 (21) 상에 버퍼층 (15) 을 남기게 된다. 다음으로, p 타입 입자들이 콜렉터 층 (6) 을 형성하기 위해 웨이퍼의 콜렉터 측 (21) 상에 주입된다. 다음으로, 웨이퍼는, 에미터 측 (31) 상의 구조에 대한 손상 없이 p 타입 입자들을 활성화하기 위하여 350 ℃ 내지 500 ℃에서 어닐링된다.
버퍼층 (15) 에서의 연속적으로 상승하는 도핑 농도에 기인하여, 디바이스의 동작 동안 전기장의 감소가 버퍼층 (15) 내에서 증가한다. 이렇게 하여, 버퍼층 (15) 은, 블로킹의 경우에서, 콜렉터에 도달하기 전에 (도 1에서 점선으로 나타낸) 전기장을 감속하여 상기 콜렉터에 닿지 않게 하는 구실을 하는데, 왜냐하면, 전기장이 콜렉터에 도달하면 반도체 디바이스가 파괴될 수 있기 때문이다. 통상적으로, 버퍼층은 25 ㎛ 내지 50 ㎛ 범위의 두께를 갖는다. 그러한 디바이스들은 감소된 전기 손실을 나타낼 수도 있다. 버퍼층 (15) 의 효과에 기인하여, 그러한 디바이스들은 또한 소프트 펀치스루 (soft-punch-through; SPT) 디바이스들로도 지칭된다.
베이스 층 및 버퍼층을 위한 알려진 도핑 농도와 두께를 갖는 다른 디바이스들이 US 2009/0008674 A1, US 2008/0315248 A1 및 US 2007/0096167 A1로부터 알려져 있다.
US 6,482,681 B1에서, 다른 펀치스루 (PT) IGBT가 설명되어 있다. 베이스 층 (4) 을 형성하기 위해 균일한 도핑 농도를 갖는 n 도핑된 웨이퍼를 사용하여 디바이스가 제조될 수 있는데, 그 웨이퍼의 상부에 캐소드 측으로도 불리는 에미터 측 (31) 상에 층 (10) 들을 제조하기 위한 모든 프로세스들이 발생된다, 즉 에미터 측 (31) 상의 접합부들 및 금속화부들이 제조된다. 그 후에, 웨이퍼는 박화되고 수소 이온들이, n+ 도핑된 버퍼층 (15) 을 형성하기 위해 에미터 측 (31) 반대쪽에 있고 애노드 측으로도 불리는, 웨이퍼의 콜렉터 측 (21) 상에 주입된다. 다음으로, p 타입 입자들이 콜렉터 층 (6) 을 형성하기 위해 주입된다. 다음으로, 웨이퍼는, 에미터 측 (31) 상의 구조에 대한 손상 없이 p 타입 입자들 및 수소 이온들을 활성화하기 위하여 350 ℃ 내지 450 ℃에서 어닐링된다. 콜렉터를 향해 증가하는 도핑 농도 및 콜렉터에 가까운 피크 도우즈 농도를 갖는 하나의 버퍼층 (15) 을 형성하기 위하여 점차적으로 더 얕고 점차적으로 더 높은 전체 도우즈 (dose) 의 다중 수소 주입들에 의해 버퍼층 (15) 이 또한 형성될 수 있다.
하지만, SPT 반도체 디바이스는 항상 특정 애플리케이션들에서 만족스러운 전기 특성들을 제공하는 것은 아니라는 것이 관찰되었다.
본 발명의 목적은 향상된 전기 특성을 갖는 펀치스루 반도체 디바이스를 제공하는 것일 수 있다. 또한, 본 발명의 목적은 그러한 펀치스루 반도체 디바이스의 제조 방법을 제공하는 것일 수 있다.
이들 목적들은 독립 청구항들의 청구물 (subject matter) 에 의해 충족될 수 있다. 본 발명의 실시형태들은 종속 청구항들에 대해 설명되어 있다.
본 발명의 양태들은 다음의 견지에 기초하여 개발되었다: 예를 들면 SPT 절연 게이트 바이폴라 트랜지스터 (IGBT) 와 같은 종래의 SPT 반도체 디바이스에서, 예를 들면 30 ㎛ 내지 35 ㎛ 의 두께를 갖는 깊은 버퍼층이, 브레이크다운 전압까지 펀치스루 작용을 지원하기 위하여 종래 기술에 의해 주입된다. 예를 들면, 정격 1200 V의 SPT IGBT의, 애벌런치 전압 (avalanche voltage) 으로도 때때로 불리는, 브레이크다운 전압 (breakdown voltage) 은 1300 V일 수도 있다. 구현된 버퍼층은 종래 기술에 의해 저 도핑 (low doping) 되고 반도체 디바이스의 전체 손실에 현저히 기여할 수도 있다. 또한, 그러한 종래 기술의 반도체 디바이스들은 더 적은 소프트 턴 오프 (soft turn-off) 특성을 겪을 수도 있다. 또한, 얇은 웨이퍼 디바이스들을 위한 그러한 깊은 버퍼를 구현하기 위한 프로세스는 필요한 깊은 확산들 및/또는 결함 도입 (defect introduction) 에 기인하여 복잡할 수도 있는데 이는 또한 디바이스 성능에 대해 몇몇 결점들을 가질 수도 있다.
본 발명의 사상은 펀치스루 반도체 디바이스들, 특히 IGBT들 및 MOSFET들을 위한 새로운 설계 규칙을 제공하는 것일 수도 있다. 새로운 설계 규칙은, 정격이 2000 V 보다 낮은 전력 반도체 디바이스들에 대한 애플리케이션에 특히 유리할 수도 있는데, 그러한 상대적으로 낮은 정격 전력 반도체 디바이스들은 통상적으로 얇은 반도체 웨이퍼들을 포함하기 때문이다.
본 발명의 일 양태에 따르면, 적어도 2 층 구조를 포함하는 소위 최대 펀치스루 (MPT) 반도체 디바이스가 제안되고, 여기서 그 적어도 2 층 구조는 반도체 디바이스의 콜렉터 측 상의 콜렉터 금속화부; 콜렉터 측 반대쪽에 놓여 있는 에미터 측 상의 에미터 금속화부; 에미터 금속화부 및 콜렉터 금속화부 사이에 배열된 제 1 도전 타입의 베이스 층; 베이스 층과 에미터 금속화부 사이에 배열된 제 2 도전 타입의 채널 영역, 및 베이스 층과 콜렉터 금속화부 사이에 배열된 버퍼층을 포함한다. 거기에서, 베이스 층은 바람직하게는 실질적으로 일정한 도핑 농도를 가질 수도 있는데, 이는 도핑 농도가 베이스 층 전체에 걸쳐 실질적으로 균일하다는 것을 의미하지만, 1 내지 5배 정도인 베이스 층 내의 도핑 농도의 변동이 가능하게는 예를 들면 이용되는 웨이퍼의 제조 프로세스에 기인하여 존재할 수도 있다는 것을 제외하지는 않는다. 버퍼층은 베이스 층의 도핑 농도 보다 더 높은 피크 도핑 농도를 갖는다.
베이스 층은 버퍼층 (5) 과 채널 영역 (10) 에 대한 접합부 사이의 두께 W를 갖는데, 이는 다음에 의해 결정된다
여기서 반도체 디바이스의 펀치스루 전압 Vpt 은 반도체 디바이스의 브레이크다운 전압 Vbd 의 70 % 와 99 % 사이에 있다. 다른 예시적인 실시형태에서, 반도체 디바이스의 펀치스루 전압 Vpt 은 반도체 디바이스의 브레이크다운 전압 Vbd 의 75 % 와 99 % 사이, 특히 80 내지 95 % 사이에 있다.
이러한 맥락에서, 반도체 디바이스의 "펀치스루 전압"은 공간 전하 영역, 즉 공핍 층이 역 바이어스에서 버퍼층에 도달할 때의 전압으로서 정의될 수도 있다. "브레이크다운 전압" 은 예를 들면 애벌런치 효과들에 기인하여 특정 반도체 디바이스가 브레이크다운되는 전압으로서 정의될 수도 있다.
특정 역 전압에서의 공간 전하 영역의 두께 및 반도체 디바이스의 브레이크다운 전압 양자 모두는 강하게 디바이스의 베이스 층 내의 도핑 농도에 의존하므로, 제안된 새로운 설계 규칙은 베이스 층의 도핑 농도에 의존하는 펀치스루 반도체 디바이스를 위한 베이스 층의 두께에 대한 선택 범위를 포함한다.
제안된 새로운 설계 규칙은 2000 V 보다 낮은 정격의 얇은 웨이퍼 상에서 프로세싱되는 IGBT들과 같은 전력 반도체 디바이스들에 특별히 적용가능하다. 그러한 본 발명의 절연 게이트 바이폴라 트랜지스터는 채널 영역과 에미터 금속화부 사이의 제 1 도전 타입의 소스 영역을 포함한다. 콜렉터 측 상에, 콜렉터 층이 버퍼층과 콜렉터 금속화부 사이에 배열된다. 설계 규칙은, 예를 들면 소정 전압 클래스 IGBT를 위해, 애벌런치 브레이크다운 전압에 가능한 한 가깝도록 설계된 펀치스루 전압 값을 갖는 IGBT 구조를 목표로 삼을 수도 있다. 예를 들면, 설계 규칙은 1200 V IGBT 에 적용될 수도 있고 1000 V 보다 높은 펀치스루 전압을 초래할 수도 있다. 이것은, 매우 높은 전압, 즉 펀치스루 전압과 브레이크다운 전압 사이의 전기장만을 지원할 것이므로, 버퍼 설계가 완화될 수도 있다는 것을 의미할 수도 있다. 제안된 설계 규칙은, 종래 기술의 두꺼운 버퍼를 대체함으로써 전체 두께가 원래 설계에 가까운 상태로 남기 때문에 더 높거나 또는 유사한 블로킹 능력으로 종래 기술의 SPT 설계들에서 우세한 유사한 손실들을 유지하는 것을 허용할 수도 있다. 새로운 설계 규칙은 또한 더 소프트한 턴 오프 특성으로부터 이익을 얻을 수 있다.
버퍼층의 피크 도핑 농도는 1 × 1015 ㎝-3 보다 높고, 바람직하게는 1 × 1016 ㎝-3 보다 높고, 그리고 더 바람직하게는 1 × 1017 ㎝-3 까지일 수도 있다. 따라서, 버퍼층의 피크 도핑 농도는 종래 기술의 소프트 펀치스루 반도체 디바이스들에서 보다 더 높을 수도 있다. 그러한 높은 도핑 농도는 신뢰적으로 공간 전하 영역 내의 어떠한 전기장도 콜렉터에 도달하는 것을 방지할 수도 있다. 그것은 또한 역 블로킹 상태에서의 감소된 누설 전류에 대한 더 높은 바이폴라 이득 및 안정한 역 블로킹 특성을 정적으로 그리고 동적으로 제공할 수도 있다.
버퍼층의 두께는 1 ㎛ 과 15 ㎛ 사이, 바람직하게는 1 ㎛ 과 10 ㎛ 사이 그리고 더 바람직하게는 2 ㎛ 와 8 ㎛ 사이 또는 심지어는 2 내지 3 ㎛ 사이 처럼 낮을 수도 있다. 균일한 도핑 농도를 갖지 않는 버퍼층에서는, 버퍼층의 두께는 베이스 층의 도핑 농도의 적어도 2배를 갖는 층의 두께로서 정의될 수도 있다. 제시된 새로운 설계 규칙에 따른 버퍼층의 두께가 종래 기술의 STP 반도체 디바이스들에서 보다 현저히 더 얇을 수도 있으므로, 버퍼층은 예를 들면 이온 주입 기술들을 이용하여 제조하기가 더 용이할 수도 있다.
유리하게는, 버퍼층은 베이스 층과 버퍼층 사이의 계면에서 전기장이 40 ㎸/㎝ 보다 낮고, 특히 20 ㎸/㎝ 보다 낮고 그리고 특히 12 ㎸/㎝ 보다 낮도록 배열된다.
유리하게는, 제안된 새로운 설계 규칙들은, 베이스 층의 도핑 농도 및 베이스 층의 두께가 반도체 디바이스의 브레이크다운 전압이 2500 V 보다 낮고, 바람직하게는, 2200 V 보다 낮고, 그리고 더 바람직하게는 2000 V 보다 낮도록 구성되는 반도체 디바이스들에 적용될 수도 있다. 반도체 디바이스의 정격 전압은 보통 디바이스의 브레이크다운 전압보다 현저히 아래로 정의되므로, 이것은 예를 들면, 2000 V 보다 작은, 바람직하게는 1700 V 보다 작은 정격 전압을 갖는 반도체 디바이스들에 대응할 수도 있다. 이미 위에 나타낸 바처럼, 제안된 새로운 설계 규칙은 그러한 상대적으로 낮은 정격 반도체 디바이스들에 특별히 알맞을 수도 있다. 그러한 디바이스들에서는, 실리콘 베이스 영역 두께 및 비저항을 위한 설계 규칙들이 예를 들면 정격이 2000 V 보다 위인 더 높은 전압 디바이스들과 비교하여 높은 펀치스루 전압들을 허용할 수도 있다는 사실에 한 이유가 있을 수도 있다.
또 다른 양태에 따르면, 반도체 디바이스는 다이오드 캐소드 층 형태의 버퍼층, 애노드 층 형태의 채널 영역, 다이오드 애노드 금속화부 형태의 에미터 금속화부 및 캐소드 금속화부 형태의 콜렉터 금속화부를 갖는 다이오드이다.
본 발명의 추가 양태에 따르면, 상이한 도전 타입의 층들을 갖는 적어도 2 층 구조를 포함하는 최대 펀치스루 반도체 디바이스의 제조 방법이 제안된다. 그 방법은 바람직하게는 다음 순서로 수행되는 제조 단계들을 포함한다:
(a) 도핑 농도 ND를 갖는 제 1 도전 타입의 웨이퍼를 제공하는 단계로서, 그 웨이퍼는 최종 반도체 디바이스에서 에미터 측인 제 1 측 및 그 제 1 측 반대쪽에 놓여 있는 제 2 측을 포함하는, 그 도핑 농도 ND를 갖는 제 1 도전 타입의 웨이퍼를 제공하는 단계;
(b) 그 제 1 측상에 제 2 도전 타입의 채널 영역을 제조하기 위한 단계들을 수행하는 단계;
(c) 그 웨이퍼의 제 2 측 상에, 바람직하게는 그 제 1 도전 타입의 입자들의 주입 (implantation) 또는 증착 (deposition) 에 의해, 그 제 1 도전 타입의 입자들을 제공하는 단계로서, 그 제 1 도전 타입의 입자들은 최종 반도체 디바이스에서 버퍼층을 형성하는, 그 제 1 도전 타입의 입자들을 제공하는 단계. 최종 반도체 디바이스에서 변경되지 않은 도핑 농도 ND 를 갖는 웨이퍼의 그 부분이 베이스 층을 형성한다. 버퍼층은 반도체 디바이스의 베이스 층을 형성하는 웨이퍼의 도핑 농도 ND 보다 더 높은 피크 도핑 농도를 갖는다.
디바이스는 베이스 층의 두께가 다음에 따라 선택되도록 만들어진다.
여기서 반도체 디바이스의 펀치스루 전압 Vpt 은 반도체 디바이스의 브레이크다운 전압 Vbd 의 70% 와 99% 사이에 있다.
제조 방법은 단계 (b) 후에, 웨이퍼가 그의 제 2 측 상에서 미리 결정된 두께로 박화되는 추가의 프로세싱 단계를 포함할 수도 있다. 이 미리 결정된 두께는 새로운 설계 규칙들에 따라 선택될 수도 있다.
단계 (c) 에서, 버퍼층은, 전기장이 40 ㎸/㎝ 미만, 특히 20 ㎸/㎝ 보다 낮고 그리고 특히 12 ㎸/㎛ 보다 낮도록 하는, 웨이퍼의 제 2 측으로부터의 그러한 깊이까지만 연장되도록 만들어질 수도 있다.
단계 (c) 에서, n 타입 입자들, 이를테면 인 (P) 또는 비소 (As) 입자들, 또는 다르게 수소 입자들이 1 × 1012 ㎝-2보다 높은, 바람직하게는 5 × 1012 ㎝-2 보다 높은 도우즈 및 100 keV 보다 높은, 바람직하게는 150 keV 보다 높은 에너지로 주입될 수도 있다.
단계 (c) 후에, 어닐링 단계가 수행되고, 여기서 어닐링 단계는 500 ℃ 보다 낮은, 바람직하게는 450 ℃ 보다 낮은 온도에서의 열적 어닐링을 포함한다. 다르게는, 어닐링 단계는 레이저 어닐링에 의해 수행될 수도 있다.
본 방법은 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 것일 수도 있고, 여기서, 단계 (c) 후에 단계 (d) 로서, 웨이퍼의 제 2 측 상에, 특히 주입 또는 증착에 의해, 제 2 도전 타입의 입자들이 제공되고, 그 제 2 도전 타입의 입자들은 최종 반도체 디바이스에서 콜렉터 층을 형성한다. 본 발명의 추가 양태에 있어서, 단계 (d) 에서는, 제 2 도전 타입의 입자들이 1 × 1012 ㎝-2 보다 높은 도우즈 및 10 keV 보다 높은 에너지로 p 타입 입자들을 주입하는 것에 의해 제공된다.
다르게는, 본 방법이 IGBT를 제조하기 위한 것일 때, 단계 (d) 에서, 보론 (B) 과 같은 p 타입 입자들이 1 × 1012 ㎝-2보다 높은, 바람직하게는 5 × 1012 ㎝-2 보다 높은 도우즈 및 10 keV 보다 높은, 바람직하게는 25 keV 보다 높은 에너지로 주입될 수도 있다.
제안된 새로운 설계 규칙에 따르면, 버퍼층은, 주입 또는 증착에 의한 그러한 버퍼층의 생성이 간소화될 수 있도록 상대적으로 얇을 수도 있다.
본 발명의 양태들 및 실시형태들은 상이한 청구물들을 참고로 하여 여기에서 설명되었음에 유의해야 한다. 특히, 몇몇 실시형태들은 방법 타입 청구항들을 참고로 하여 설명되었지만, 다른 실시형태들은 장치 타입 청구항들을 참고로 하여 설명되었다. 하지만, 당업자는 위의 그리고 다음의 설명으로부터, 달리 언급되지 않으면, 한 타입의 청구물에 속하는 특징들의 임의의 조합에 더하여, 특히 장치 타입 청구항들의 특징들과 방법 타입 청구항들의 특징들 사이의 상이한 청구물들에 관한 특징들 사이의 임의의 조합이 본원으로 개시되는 것으로 고려된다는 것을 이해할 것이다.
본 발명의 실시형태들을 첨부된 도면들을 참조하여 다음의 텍스트에서 더 상세히 설명하며, 첨부된 도면들 중에서:
도 1은 통상적인 종래 기술의 펀치스루 반도체 디바이스를 위한 반도체 모듈의 도핑 프로파일을 보여주고;
도 2는 본 발명의 실시형태에 따른 반도체 디바이스를 위한 반도체 모듈의 도핑 프로파일을 보여주고;
도 3a - 도 3c는 본 발명의 실시형태에 따른, 논 펀치스루, 소프트 펀치스루 및 최대 펀치스루 반도체 디바이스의 시뮬레이트된 도핑 프로파일을 보여주고;
도 4는 본 발명의 실시형태에 따른 반도체 디바이스에 대한 단면도를 보여주고;
도 5는 본 발명의 실시형태들에 따른 상이한 펀치스루 디바이스들을 위한 베이스 층 비저항에 의존하는 브레이크다운 전압 뿐만 아니라 베이스 층 비저항에 의존하는 펀치스루 전압 및 브레이크다운 전압의 비를 나타내는 그래프를 도시한다.
도면들에 사용된 부호들 및 그들의 의미는 부호 리스트에 요약되어 있다. 도면들은 오직 개략적인 것이고 스케일 (scale) 대로인 것은 아니다. 일반적으로, 유사 부분들 또는 유사 기능 부분들에는 같은 부호가 주어진다. 설명된 실시형태들을 예들로서 의도된 것이고 본 발명을 한정하는 것은 아니다.
도 1은 통상적인 종래 기술의 펀치스루 반도체 디바이스를 위한 반도체 모듈의 도핑 프로파일을 보여주고;
도 2는 본 발명의 실시형태에 따른 반도체 디바이스를 위한 반도체 모듈의 도핑 프로파일을 보여주고;
도 3a - 도 3c는 본 발명의 실시형태에 따른, 논 펀치스루, 소프트 펀치스루 및 최대 펀치스루 반도체 디바이스의 시뮬레이트된 도핑 프로파일을 보여주고;
도 4는 본 발명의 실시형태에 따른 반도체 디바이스에 대한 단면도를 보여주고;
도 5는 본 발명의 실시형태들에 따른 상이한 펀치스루 디바이스들을 위한 베이스 층 비저항에 의존하는 브레이크다운 전압 뿐만 아니라 베이스 층 비저항에 의존하는 펀치스루 전압 및 브레이크다운 전압의 비를 나타내는 그래프를 도시한다.
도면들에 사용된 부호들 및 그들의 의미는 부호 리스트에 요약되어 있다. 도면들은 오직 개략적인 것이고 스케일 (scale) 대로인 것은 아니다. 일반적으로, 유사 부분들 또는 유사 기능 부분들에는 같은 부호가 주어진다. 설명된 실시형태들을 예들로서 의도된 것이고 본 발명을 한정하는 것은 아니다.
도 4는 본 발명의 실시형태에 따른 반도체 모듈을 도시한다. 최대 펀치스루 반도체 디바이스 (1) 는 IGBT로서 표현된다. 그것은 콜렉터 측 (21) 및 그 콜렉터 측 (21) 반대쪽에 놓여 있는 에미터 측 (31) 을 갖는 4 층 구조를 포함한다. 에미터 측 (31) 상에 제공된 층들은 통상적으로 n 도핑된 소스 영역 (11) 을 둘러싸는 p 도핑된 채널 영역 (10) 을 포함한다. 이들 영역들 (10, 11) 은 에미터 금속화부 (3) 를 통해 에미터 전극 (12) 과 전기적으로 접촉한다. 게이트 전극 (13) 은, 절연층 (14) 에 의해 층들 (10, 11) 로부터 전기적으로 절연된, 웨이퍼의 상부에 제조된다. 게이트 전극 (13) 은 도 4에 도시된 바와 같은 평면 게이트 전극 또는 트렌치 게이트 전극으로서 형성될 수 있다.
베이스 층 (4) 은 콜렉터 측 (21) 상에 에미터 금속화부 (3) 및 콜렉터 금속화부 (7) 사이에 위치된다.
콜렉터 측 (21) 상에, 콜렉터 금속화부 (7) 는 p 타입 입자들의 주입 또는 증착에 의해 최종 반도체 디바이스 (1) 에 형성될 수도 있는 콜렉터 층 (6) 과 접촉하게 형성된다. 에미터 측 (31) 을 향한 이 콜렉터 층 (6) 밑에, n 타입 입자들의 주입 또는 증착에 의해 최종 반도체 디바이스 (1) 속으로 주입될 수도 있는 버퍼층 (5) 이 배열된다.
도 2는 본 발명의 실시형태에 따른, 최대 펀치스루 반도체 디바이스를 위한 통상적인 도핑 농도 프로파일을 개략적으로 도시한다. 에미터 측 (31) 상에, p 타입 채널 영역 (10) 및 인접 (n-) 타입 베이스 층 (4) 의 도핑 프로파일은 종래 기술의 소프트 펀치스루 반도체 디바이스의 경우에 유사하다. 하지만, 도 1과의 비교에 의해 용이하게 도출될 수 있는 바처럼, 콜렉터 측 (21) 상에, 도 2에 도시된 본 발명에 따른 최대 펀치스루 반도체 디바이스의 n 타입 버퍼층 (5) 은 도 1에 도시된 종래 기술 디바이스의 버퍼층 (15) 과는 현저히 상이하다. SPT 디바이스의 종래 기술의 버퍼층 (15) 의 두께는 약 30 ㎛일 수도 있지만, MPT 디바이스의 버퍼층 (5) 의 두께 db 는 15 ㎛ 미만일 수도 있다. 버퍼층 (5) 의 피크 도핑 농도는 1 × 1015 ㎝-3 보다 높고, 특히 1 × 1016 ㎝-3 보다 높고, 그리고 특히 1 × 1017 ㎝-3 보다 낮을 수 있다. 버퍼층 (5) 의 두께는 1 ㎛ 과 15 ㎛ 사이, 특히 10 ㎛ 보다 낮고, 특히 5 ㎛ 보다 낮고 그리고 특히 2 ㎛ 와 3 ㎛ 사이이다. 따라서, 도 1 및 도 2의 점선으로 표시된 바처럼, 종래 기술의 SPT 디바이스에서의 전기장은 콜렉터 측 (21) 을 향한 버퍼층 (15) 내에서 천천히 떨어지지만, 본 발명의 실시형태들에 따른 MPT 디바이스에서의 전기장은 얕은 버퍼층 (5) 내에서 급격하게 떨어진다.
베이스 층의 두께 W는 다음에 의해 결정된다 (식에 관한 더 많은 상세를 위해서는 도 5에 대한 설명 참조):
여기서 반도체 디바이스의 펀치스루 전압 Vpt 은 반도체 디바이스의 브레이크다운 전압 Vbd 의 70 % 와 99 % 사이에 있고, 두께 W는 버퍼층 (5) 과 채널 영역 (10) 에 대한 접합부 사이의 베이스 층 (4) 의 최소 두께이다. 본 발명의 다른 예시적인 실시형태에서, 반도체 디바이스의 펀치스루 전압 Vpt 은 반도체 디바이스의 브레이크다운 전압 Vbd 의 75 % 와 99 % 사이, 특히 80 내지 95 % 사이에 있다. 물론, 베이스 층의 두께를 그의 도핑 농도로부터 결정하거나 또는 베이스 층의 도핑 농도를 주어진 두께로부터 결정하는 것은 기술적으로 동등하다. 반도체 디바이스의 브레이크다운 전압은 2500 V 보다 낮고, 특히 2200 V 보다 낮고, 그리고 특히 2000 V 보다 낮을 수도 있다.
도 3a 내지 도 3c는 종래 기술의 논 펀치스루 NPT 디바이스 (도 3a), 종래 기술의 소프트 펀치스루 SPT 디바이스 (도 3b) 및 본 발명의 실시형태에 따른 최대 펀치스루 MPT 디바이스 (도 3c) 내에서 시뮬레이트된 도핑 프로파일들과 대응하는 전기장들을 도시한다. 모든 디바이스들은 정격 1200 V이다. 전기장은 베이스 층의 도핑 농도 및 두께에 의존한다. 그러므로, 베이스 층을 위한 소정 도핑 농도에 대해, 전기장은 베이스 층의 전체 두께에 걸쳐 시뮬레이트될 수 있다. 이 시뮬레이션에 기인하여, 어느 깊이에서 전기장이 40 ㎸/㎝의 값 보다 낮고, 특히 20 ㎸/㎝ 보다 낮고 그리고 특히 12 ㎸/㎝ 보다 낮게 떨어졌는지가 측정될 수 있다. 그러므로, 정의된 범위에 있는 펀치스루 전압 및 브레이크다운 전압의 비를 갖는 베이스 층 두께를 위한 식에 더하여, 베이스 층의 두께가 또한, 베이스 층과 버퍼층 사이의 계면에서, 즉 베이스 층의 두께 깊이에서 최대 전기장에 의해 결정될 수 있다. 이러한 깊이로 버퍼층을 배열하는 것에 의해, 그것은 매우 얇게, 예를 들면 1 ㎛ 과 15 ㎛ 사이, 특히 10 ㎛ 보다 낮게, 특히 5 ㎛ 보다 낮게 그리고 특히 심지어는 2 ㎛ 와 3 ㎛ 사이 만큼 낮게 만들어질 수 있다.
표 1은 설계 파라미터들 및 적절한 비들을 포함하는 600 V, 900 V, 1200 V, 및 1700 V 반도체 디바이스들을 위한 NPT, SPT, 및 MPT 설계들을 보여준다.
본 디바이스는 또한 다이오드일 수 있다. 다이오드를 위하여, 디바이스는 다이오드 캐소드 층 형태의 버퍼층 (5), 애노드 층 형태의 채널 영역 (10), 다이오드 애노드 금속화부 형태의 에미터 금속화부 (3) 및 캐소드 금속화부 형태의 콜렉터 금속화부 (7) 를 포함한다. 다이오드에서 존재하는 소스 영역 또는 콜렉터 층은 없다.
도 5는 비저항에 의존하는 펀치스루 전압 Vpt 및 브레이크다운 전압 Vbd 의 비 Vpt/Vbd 의 표현을 도시한다 (좌측 세로 좌표 및 하부 3개 곡선들). 또한, 비저항에 의존하는 브레이크다운 전압 Vbd 의 표현이 또한 도 5에 도시되어 있다 (우측 세로 좌표 및 상부 3개 곡선들). 곡선들은 정격이 1200 V이고 140 ㎛, 150 ㎛ 및 160 ㎛의 전체 두께를 각각 갖는 최대 펀치스루 MPT 반도체 디바이스들을 지칭한다. 비교를 위해, 소프트 펀치스루 SPT 반도체 디바이스를 위한 값이 또한 나타나 있다.
그래프들을 계산하는데 이용된 파라미터 값들은 표 2에 표시되어 있다. 거기에서, 브레이크다운 전압 Vbd 은 다음에 따라 계산되었다.
Vbd 의 계산은 실제 디바이스들에서 얻어진 현실적인 임계 전기장을 설명하기 위하여 우측 첫번째 항 (EcW) 을 위한 0.85 의 오차 (Fudge Factor) 를 포함한다. 임계 전기장 Ec 는 다음에 따라 계산되었다.
이 식에 따라 계산된 임계 전기장은 브레이크다운의 온셋 (onset) 에 대한 표시만을 제공한다. 이 정의는 전문가들에게 잘 알려져 있고 반도체 디바이스들을 설계하는데 사용된다.
펀치스루 전압 Vpt 은 다음에 따라 계산되었다.
이들 식들을 결합함으로써, 버퍼층 (5) 과 채널 영역 (10) 에 대한 접합부 사이의 베이스 층의 최소 두께로서 베이스 층의 두께 W가 다음에 의해 측정될 수 있다
시뮬레이션들에서, 5 ㎛ 의 버퍼층 두께가 모든 MPT 디바이스들을 위해 가정되었다. SPT 디바이스를 위해, 10 ㎛ 의 비공핍 (non depleted) 버퍼층 두께가 가정되었다. 10 ㎛의 pn 접합의 깊이, 1,05?10-12 F/㎝ 의 유전율 εs 그리고 1,602?10-19 C의 전자 전하 q가 모든 디바이스들을 위해 가정되었다.
본 발명의 예시적인 실시형태에 따른 최대 펀치스루 반도체 디바이스를 제조하기 위하여, 예를 들면 50 Ω ㎝의 비저항 및 9 × 1013 ㎝-3 의 베이스 도핑 농도를 갖는 n 타입 웨이퍼가 웨이퍼로서 제공될 수도 있다. 최종 반도체 디바이스에서 에미터 측을 형성하는 제 1 측 상에, 에미터 구조를 형성하기 위한 하나 이상의 층들 (예를 들면 채널 영역, 소스 영역) 이 예를 들면 확산 프로세스에 의해 제조될 수도 있다. 다음으로, 원래 예를 들면 300 ㎛ 보다 큰 두께를 가질 수도 있는 웨이퍼가 그의 제 2 측 상에서 위에서 주어진 바처럼 베이스 층 두께를 위한 규칙에 따라, 주어진 펀치스루 전압, 브레이크다운 전압 그리고 궁극적으로 또한 전기장에 기초하여, 예를 들면 140 ㎛ 의 미리 결정된 두께로 박화될 수도 있다. 이것은 예를 들면 그라인딩 (grinding) 및 에칭 (etching) 에 의해 행해질 수도 있다. 다음으로, 버퍼 설계가 인 또는 비소 원자들과 같은 n 타입 입자들을 제공하는 것에 의해 웨이퍼의 제 2 측 안으로 주입될 수도 있다. 이들 입자들은 예를 들면 1 × 1012 ㎝-2 를 넘는 도우즈 및 100 keV를 넘는 에너지로 저 에너지 주입을 통해 주입될 수도 있다. 그러한 주입 파라미터들로, 버퍼층은 1 ㎛ 내지 10 ㎛ 범위의 두께를 갖는 버퍼 설계가 발생될 수도 있다. 후속하여, 500 ℃ 보다 낮은 온도에서의 저온 어닐링 단계가 적용될 수도 있다. 다르게는, 레이저 어닐링이 이용될 수 있다.
다르게는, 1 × 1012 ㎝-2 를 넘는 도우즈로 100 keV보다 높거나 또는 심지어는 200 keV 보다 높은 저 에너지로 수소 원자들이 주입되고 500 ℃ 보다 낮거나 또는 심지어 450 ℃ 보다 낮은 저온 어닐링이 뒤따를 수도 있다. 다르게는, 얇은 n 타입 실리콘 층이 웨이퍼의 콜렉터 측 상에 성막될 수도 있다. 또한, 다르게는 이중 주입 얇은 버퍼 프로파일이 이용될 수도 있다.
IGBT 를 제조하기 위한 특정 경우를 위하여, 보론과 같은 p 타입 도펀트들의 주입을 이용한 콜렉터 설계가 적용되고 500 ℃ 보다 낮은 저온 어닐링 또는 레이저 어닐링이 뒤따를 수도 있다. 또한, 버퍼층 뒤 웨이퍼의 콜렉터 측 상에 얇은 p 타입 실리콘 층이 성막되고 위와 같은 어닐링/템퍼링 (tempering) 방법들이 뒤따르를 수도 있다. 버퍼 및 애노드 층의 템퍼링은 채용되는 프로세스들에 의존하여 결합되거나 또는 분리될 수도 있다. 제 2 도전 타입의 입자들이 1 × 1012 ㎝-2 보다 높은 도우즈 및 10 keV 보다 높은 에너지로 p 타입 입자들을 주입하는 것에 의해 제공된다.
다이오드들의 제조를 위해, p 타입 콜렉터 층이 만들어지지 않고 n 타입 소스 영역이 만들어지지 않는다.
여기에서 제안된 MPT 설계는 트렌치 IGBT 및 평면 IGBT를 포함하는 모든 타입들의 IGBT 셀 설계에 적용될 수도 있다. 정상적으로 국소 전기장 포인트들을 초래하는 강화 층들 또는 게이트에서의 필드 옥사이드 층들의 추가는 최소 펀치스루 작용으로 MPT 디바이스의 애벌런치 브레이크다운을 제한하고 더 높은 Vpt/Vbd 비를 초래함으로써 이점을 가져올 수도 있다.
MPT 버퍼 설계는 역 도통 IGBT 구조 (reverse conducting IGBT structure) 들에 적합할 수도 있다. 또한, MPT 개념은 MOSFET, 다이오드 또는 다른 MOS 바이폴라 구조에 적용될 수도 있다.
용어 "포함하는" 은 다른 엘리먼트들 또는 단계들을 배제하지 않고 부정관사 "a" 또는 "an" 은 복수형을 제외하지 않는다는 것에 유의해야 한다. 또한, 상이한 실시형태들에 연관하여 설명된 엘리먼트들이 결합될 수도 있다. 청구항들에 있는 부호는 청구항들의 범위를 제한하는 것으로 해석되지 않아야 한다는 것에 또한 유의해야 한다.
1 : 반도체 디바이스
2 : 콜렉터
21 : 콜렉터 측
3 : 에미터
31 : 에미터 측
4 : 베이스 층
5 : 버퍼층
6 : 콜렉터 층
7 : 콜렉터 금속화부
10 : 채널 영역
11 : 소스 영역
12 : 에미터 전극
13 : 게이트 전극
14 : 절연 층
15 : 버퍼층 (종래 기술)
2 : 콜렉터
21 : 콜렉터 측
3 : 에미터
31 : 에미터 측
4 : 베이스 층
5 : 버퍼층
6 : 콜렉터 층
7 : 콜렉터 금속화부
10 : 채널 영역
11 : 소스 영역
12 : 에미터 전극
13 : 게이트 전극
14 : 절연 층
15 : 버퍼층 (종래 기술)
Claims (15)
- 최대 펀치스루 반도체 디바이스 (1) 로서,
- 콜렉터 측 (21) 상의 콜렉터 금속화부 (7),
- 상기 콜렉터 측 (21) 반대쪽에 놓여 있는 에미터 측 (31) 상의 에미터 금속화부 (3),
- 상기 에미터 금속화부 (3) 와 상기 콜렉터 금속화부 (7) 사이에 배열된 제 1 도전 타입의 베이스 층 (4),
- 상기 베이스 층 (4) 과 상기 에미터 금속화부 (3) 사이에 배열된 제 2 도전 타입의 채널 영역 (10),
- 상기 베이스 층 (4) 과 상기 콜렉터 금속화부 (7) 사이에 배열된 제 1 도전 타입의 버퍼층 (5)
을 갖는 적어도 2 층 구조를 포함하고,
- 상기 베이스 층 (4) 은 미리 결정된 도핑 농도 ND 를 갖고;
- 상기 버퍼층 (5) 은 상기 베이스 층 (4) 의 도핑 농도 보다 더 높은 피크 도핑 농도 (52) 를 갖고;
- 상기 베이스 층의 두께 W는
에 의해 결정되고
상기 최대 펀치스루 반도체 디바이스의 펀치스루 전압 Vpt 은 상기 최대 펀치스루 반도체 디바이스의 브레이크다운 전압 Vbd 의 70 % 와 99 % 사이에 있고, 상기 두께 W는 상기 버퍼층 (5) 과 상기 채널 영역 (10) 에 대한 접합부 사이의 상기 베이스 층 (4) 의 최소 두께인, 최대 펀치스루 반도체 디바이스. - 제 1 항에 있어서,
상기 최대 펀치스루 반도체 디바이스의 펀치스루 전압 Vpt 은 상기 최대 펀치스루 반도체 디바이스의 브레이크다운 전압 Vbd 의 75 % 와 99 % 사이, 특히 80 내지 95 % 사이에 있는 것을 특징으로 하는 최대 펀치스루 반도체 디바이스. - 제 1 항 또는 제 2 항에 있어서,
상기 버퍼층은 상기 베이스 층 (4) 과 상기 버퍼층 (5) 사이의 계면에서의 전기장이 40 ㎸/㎝ 보다 낮고, 특히 20 ㎸/㎝ 보다 낮고 그리고 특히 12 ㎸/㎝ 보다 낮도록 배열된 것을 특징으로 하는 최대 펀치스루 반도체 디바이스. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 버퍼층 (5) 의 피크 도핑 농도는 1 × 1015 ㎝-3 보다 높고, 특히 1 × 1016 ㎝-3 보다 높고, 그리고 특히 1 × 1017 ㎝-3 보다 낮은, 최대 펀치스루 반도체 디바이스. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 버퍼층 (5) 의 두께는 1 ㎛ 와 15 ㎛ 사이에 있고, 특히 10 ㎛ 보다 낮고, 특히 5 ㎛ 보다 낮고 그리고 특히 2 ㎛ 와 3 ㎛ 사이인, 최대 펀치스루 반도체 디바이스. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 최대 펀치스루 반도체 디바이스의 브레이크다운 전압은 2500 V 보다 낮고, 특히 2200 V 보다 낮고, 그리고 특히 2000 V 보다 낮은, 최대 펀치스루 반도체 디바이스. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 최대 펀치스루 반도체 디바이스는 상기 채널 영역 (10) 과 상기 에미터 금속화부 (3) 사이의 제 1 도전 타입의 소스 영역 (11) 을 갖는 절연 게이트 바이폴라 트랜지스터인, 최대 펀치스루 반도체 디바이스. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 최대 펀치스루 반도체 디바이스는 다이오드 캐소드 층 형태의 버퍼층 (5), 애노드 층 형태의 상기 채널 영역 (10), 다이오드 애노드 금속화부 형태의 상기 에미터 금속화부 (3) 및 캐소드 금속화부 형태의 상기 콜렉터 금속화부 (7) 를 갖는 다이오드인, 최대 펀치스루 반도체 디바이스. - 상이한 도전 타입들의 층들을 갖는 적어도 2 층 구조를 포함하는 최대 펀치스루 반도체 디바이스 (1) 의 제조 방법으로서,
(a) 제 1 도전 타입의 웨이퍼를 제공하는 단계로서, 상기 웨이퍼는 최종 최대 펀치스루 반도체 디바이스 (1) 에서 에미터 측 (31) 인 제 1 측 및 상기 제 1 측 반대쪽에 놓여 있는 제 2 측을 포함하고, 상기 웨이퍼는 도핑 농도 ND를 갖는, 상기 제 1 도전 타입의 웨이퍼를 제공하는 단계,
(b) 상기 제 1 측 (31) 상에 제 2 도전 타입의 채널 영역 (10) 을 제조하기 위한 단계들을 수행하는 단계, 및
(c) 상기 웨이퍼의 제 2 측 상에 상기 제 1 도전 타입의 입자들을 제공하는 단계로서, 상기 제 1 도전 타입의 입자들은 상기 최종 최대 펀치스루 반도체 디바이스 (1) 에서 버퍼층 (5) 을 형성하는, 상기 제 1 도전 타입의 입자들을 제공하는 단계
의 순서로 수행되는 제조 단계들을 포함하고,
상기 최종 최대 펀치스루 반도체 디바이스에서 변경되지 않은 도핑 농도를 갖는 상기 웨이퍼의 부분이 베이스 층 (4) 을 형성하고 상기 버퍼층 (5) 은 상기 웨이퍼의 도핑 농도보다 더 높은 피크 도핑 농도를 갖고,
상기 베이스 층 (4) 의 두께는
이 되도록 선택되고,
상기 최대 펀치스루 반도체 디바이스의 펀치스루 전압 Vpt 은 상기 최대 펀치스루 반도체 디바이스의 브레이크다운 전압 Vbd 의 70% 와 99% 사이에 있는, 최대 펀치스루 반도체 디바이스의 제조 방법. - 제 9 항에 있어서,
단계 (c) 에서, 상기 버퍼층 (5) 은, 전기장이 40 ㎸/㎝ 미만이고, 특히 20 ㎸/㎝ 보다 낮고 그리고 특히 12 ㎸/㎛ 보다 낮도록 하는, 상기 웨이퍼의 제 2 측으로부터의 그러한 깊이까지만 연장되도록 만들어지는, 최대 펀치스루 반도체 디바이스의 제조 방법. - 제 9 항 또는 제 10 항에 있어서,
단계 (b) 후에, 상기 웨이퍼는 상기 웨이퍼의 제 2 측 상에서 미리 결정된 두께로 박화되는, 최대 펀치스루 반도체 디바이스의 제조 방법. - 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
단계 (c) 에서, 상기 제 1 도전 타입의 입자들이 1 × 1012 ㎝-2 보다 높은 도우즈 및 100 keV 보다 높은 에너지로 n 타입 입자들 또는 수소 입자들을 주입하는 것에 의해 제공되는, 최대 펀치스루 반도체 디바이스의 제조 방법. - 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 최대 펀치스루 반도체 디바이스의 제조 방법은 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 것이고,
단계 (c) 후에, 단계 (d) 로서
제 2 도전 타입의 입자들이 상기 웨이퍼의 제 2 측 상에, 특히 주입 또는 증착에 의해 제공되고, 상기 제 2 도전 타입의 입자들은 상기 최종 최대 펀치스루 반도체 디바이스 (1) 에서 콜렉터 층 (6) 을 형성하는, 최대 펀치스루 반도체 디바이스의 제조 방법. - 제 13 항에 있어서,
단계 (d) 에서, 상기 제 2 도전 타입의 입자들이 1 × 1012 ㎝-2 보다 높은 도우즈 및 10 keV 보다 높은 에너지로 p 타입 입자들을 주입하는 것에 의해 제공되는, 최대 펀치스루 반도체 디바이스의 제조 방법. - 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
단계 (c) 후에, 어닐링 단계가 수행되고, 상기 어닐링 단계는 500℃ 보다 낮은 온도에서의 열적 어닐링 또는 레이저 어닐링을 포함하는, 최대 펀치스루 반도체 디바이스의 제조 방법.
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