<発明の原理>
本発明は、パワーモジュール(耐圧(定格電圧)が600V以上)のキーコンポーネントであるIGBT(Insulated Gate Bipolar Transistor)またはダイオードなどのバイポーラ系パワー半導体素子を有する、半導体装置において、以下の特徴(a)〜(d)を有する縦構造領域に関する。
(a)オフ状態の電圧遮断能力を上げ、かつ高温での耐圧保持時のリーク電流を低減し、低オフロスまたは高温動作を実現する。
(b)ターンオフ動作終焉での電圧跳ね上がり現象(以下、「snap−off現象」と略記する)と、snap−off現象に起因する発振現象を抑制する。
(c)ターンオフ動作時の遮断能力を向上する。
(d)半導体を製造するウエハの6インチ以上の大口径化にも対応するウェハプロセス技術に組み込み可能である。
なお、特徴(a)の「オフ状態の電圧遮断能力」とは、電流が流れていない静的(static)な状態での電圧保持能力を意味している。また、特徴(c)の「ターンオフ動作時の遮断能力」とは、電流が流れている動的(dynamic)な状態での電圧保持能力を示している。
以下の実施例では、パワー半導体素子の代表例としてIGBTおよびダイオードを挙げるが、本発明はRC(Reverse Conducting)−IGBT、RB(Reverse Blocking)−IGBT、またはMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などのパワー半導体にも適用可能であり、上記の目的に対して効果が得られる。
なお、RC−IGBTについては「H. Takahashi et al., “1200 V Reverse Conducting IGBT,” Proc. ISPSD2004, pp. 133-136, 2004」に、RB−IGBTについては「T. Naito et al., “1200 V Reverse Blocking IGBT with Low Loss for Matrix Converter,” Proc. ISPSD2004, pp. 125-128, 2004」においてそれぞれ説明がなされている。
また、以下では半導体材料としてSiを用いた半導体デバイスを例に示すが、本発明は炭化珪素(SiC)または窒化ガリウム(GaN)等のワイドバンドギャップ材料を用いた半導体デバイスに対しても効果を奏する。さらに、以下では1700〜6500Vの高耐圧クラスの半導体装置を例に示すが、本発明は耐圧クラスに関わらず上記目的に対して効果を奏する。
図1、図2及び図3は、縦型構造を有する半導体デバイスの構造を示す断面図であり、これらの図に示す構造が本発明の基本構造である。図1はトレンチゲート型IGBTを、図2はPINダイオードを、図3はRFCダイオードを示している。RFCダイオードは、PINダイオードとPNPトランジスタの並列接続型のダイオードである。なお、RFCダイオードについては、「K. Nakamura et al, Proc. ISPSD2009, pp. 156-158, 2009」および「K. Nakamura et al., Proc. ISPSD2010, pp. 133-136. 2010」に説明がなされている。
図1を参照してトレンチゲート型IGBTの構造を説明する。まず、トレンチゲート型IGBTの活性セル領域(Active Cell Area)R1の構造を説明する。N−ドリフト層14の下面(他方主面)には、N−ドリフト層14に隣接してNバッファ層15が形成されている。Nバッファ層15の下面にはNバッファ層15に隣接してP型(第2導電型)のPコレクタ層16が形成されている。Pコレクタ層16の下面にはPコレクタ層16に隣接してコレクタ電極23Cが形成される。なお、以下では、N型(第1導電型)のドリフト層であるN−ドリフト層14とN型のバッファ層であるNバッファ層15とを少なくとも含む構造部分を「半導体基体」と呼ぶ場合がある。そして、N−ドリフト層14は半導体基体の主要構成部である。
N−ドリフト層14の上層部にN層11が形成されている。N層11の上面にはPベース層9が形成されている。Pベース層9とN層11とを縦方向に貫くように、ポリシリコンからなるトレンチ構造のゲート電極13が形成されている。ゲート電極13はゲート絶縁膜12を介してN−ドリフト層14、N層11、Pベース層9、及びN+エミッタ層7と対向している。したがって、ゲート電極13、N+エミッタ層7、Pベース層9及びN層11により、IGBTにおける絶縁ゲート型のトランジスタ形成領域が構成される。
Pベース層9の表層にゲート絶縁膜12と接するようにN型のN+エミッタ層7が形成されている。さらに、Pベース層9の表層にはP+層8が形成されている。ゲート電極13上には層間絶縁膜6が形成される。N−ドリフト層14の上面(一方主面)上にはN+エミッタ層7およびP+層8と電気的に接続するようにエミッタ電極5E(第1電極)が形成される。なお、図1において活性セル領域R1に示される2本のゲート電極13のうち、左側のゲート電極13は本来のゲート電極として寄与するが、右側のゲート電極13は本来のゲート電極として寄与せずエミッタ電位となるダミー電極である。ダミー電極の目的および効果は、特許第4205128号公報、特許第4785334号公報および特許第5634318号公報に記載されており、IGBTの飽和電流密度の抑制、容量特性の制御による無負荷短絡状態での発振の抑制、それによる短絡耐量の向上、エミッタ側のキャリア濃度向上による低ON電圧化などである。
次に、トレンチゲート型IGBTの中間領域(interface area)R2の構造を説明する。N−ドリフト層14の上層部にはP領域22が形成される。P領域22は、活性セル領域R1側に延びてダミー電極のゲート電極13より深く形成される。また、P領域22はガードリングとして機能する。
N−ドリフト層14の上面上に絶縁膜25が形成され、絶縁膜25上に表面ゲート電極部とも呼ばれるゲート電極13の一部と、表面ゲート電極部を囲む層間絶縁膜6が形成される。層間絶縁膜6に囲まれた表面ゲート電極部上には、ゲート電極として機能する電極5Xが形成される。電極5Xは、活性セル領域R1のエミッタ電極5Eと同時にエミッタ電極5Eと独立して形成される。
次に、トレンチゲート型IGBTの終端領域( termination area)R3について説明する。N−ドリフト層14の上層部に選択的にP領域22が形成される。このP領域22はフィールドリングとして機能する。また、活性セル領域R1の絶縁ゲート型トランジスタ構造のうち、Pベース層9以外の構成が形成される。
P領域22は、中間領域R2及び終端領域R3のそれぞれにおいて、耐圧保持機能を発揮させる領域として設けられる。なお、終端領域R3の絶縁ゲート型トランジスタ構造におけるN+エミッタ層7及びN層11は、P領域22とN−ドリフト層14とのPN接合部から延びる空乏層の延びを止めるために設けられている。
N−ドリフト層14の上面上に絶縁膜25及び層間絶縁膜6の積層構造が選択的に形成される。また、P領域22及びゲート電極13に電気的に接続してフローティング電極となる電極5Yが形成される。この電極5Yは活性セル領域R1のエミッタ電極5Eと同時にエミッタ電極5E及び電極5Xと独立して形成される。
そして、活性セル領域R1、中間領域R2及び終端領域R3にかけてエミッタ電極5E、電極5X及び5Y上にパッシベーション膜20が形成され、パッシベーション膜20及び活性セル領域R1のエミッタ電極5Eの一部上にパッシベーション膜21が形成される。
また、活性セル領域R1、中間領域R2及び終端領域R3間で共通にIGBT用の縦構造領域27Gが形成される。縦構造領域27Gは半導体基体を構成するN−ドリフト層14及びNバッファ層15と、Pコレクタ層16及びコレクタ電極23Cとによる積層構造である。
図2を参照してPINダイオードの構造を説明する。まず、PINダイオードの活性セル領域R1の構造を説明する。N−ドリフト層14の他方主面である下面には、Nバッファ層15が形成されている。Nバッファ層15の下面には活性層であるN+カソード層17が形成されている。N+カソード層17の下面にはカソード電極23Kが第2電極として形成されている。
N−ドリフト層14の上層部にはPアノード層10が一方電極領域として形成されている。Pアノード層10とN−ドリフト層14、Nバッファ層15及びN+カソード層17によりPINダイオード構造が形成される。そして、Pアノード層10の上面である一方主面上にアノード電極5Aが第1電極として形成される。
次に、PINダイオードの中間領域R2の構造を説明する。N−ドリフト層14の上層部にP領域22が形成され、このP領域22は活性セル領域R1側に延びてPアノード層10と連結する、この際、P領域22はPアノード層10より深く形成される。このP領域22がガードリングとして機能する。
N−ドリフト層14の上面上に絶縁膜25が形成され、絶縁膜25上に層間絶縁膜6が形成され、層間絶縁膜6上の一部に電極5Aが形成される。
次に、図2において終端領域R3の構造を説明する。N−ドリフト層14の上層部に選択的にP領域22が形成される。このP領域22はフィールドリミッティングリングとして機能する。また、N−ドリフト層14の表層にP領域22とは独立してN+層26が選択的に形成される。N+層26はP領域22とN−ドリフト層14の接合部から延びる空乏層の延びを止める目的で設けられる。P領域22の本数が増加するほど、PINダイオードの耐圧クラスは高くなる。
N−ドリフト層14上面上に絶縁膜25及び層間絶縁膜6の積層構造が選択的に形成され、P領域22及びN+層26に電気的に接続して電極5Zが形成される。電極5Zは活性セル領域R1のアノード電極5Aと同時にアノード電極5Aと独立して形成される。
そして、中間領域R2及び終端領域R3にかけてアノード電極5A及び電極5Z上にパッシベーション膜20が形成され、パッシベーション膜20及び中間領域R2のアノード電極5Aの一部上にパッシベーション膜21が形成される。
また、活性セル領域R1、中間領域R2及び終端領域R3間で共通にダイオード用の縦構造領域27D1が形成される、縦構造領域27D1は半導体基体となるN−ドリフト層14及びNバッファ層15と、N+カソード層17及びカソード電極23Kとによる積層構造である。
次に、図3においてRFCダイオードの構造を説明する。RFCダイオードは、図2に示したPINダイオードの活性領域R1において、活性層であるN+カソード層17の一部をPカソード層18に置き換えたものであり、それ以外の構成はPINダイオードと同様である。すなわち、RFCダイオードの活性層は、第1部分活性層であるN+カソード層17と、第2部分活性層であるPカソード層18とを含んで構成される。
RFCダイオードは、PINダイオードに比べ、カソード側の電界強度を緩和する電界緩和現象等、特許第5256357号や特開2014−241433号に示すようなダイオード性能面での特徴的な効果が得られる。特許第5256357号または特開2014−241433号(US8686469)に示すように、リカバリー動作時の後半にPカソード層18からホールの注入が促進されるため、カソード側の電界強度が緩和され、リカバリー動作終焉でのsnap−off現象およびその後の発振現象を抑制し、リカバリー動作時の破壊耐量向上などダイオード性能面で特徴的な効果が得られる。
N+カソード層17とPカソード層18は、上記の効果を保証する観点から、特許第5256357号または特開2014−241433号(US8686469)に示す関係を満足するように配置する。RFCダイオードは、等価回路で表現すると、PINダイオードとPNPトランジスタとが並列に接続したダイオード構造である。N−ドリフト層14は、可変抵抗領域である。
図4はIGBTまたはダイオード等の縦型の半導体装置の平面構造を模式的に示す説明図である。同図に示すように、中央部に複数の活性セル領域R1が形成され、活性セル領域R1,R1間に表面ゲート配線部R12が設けられ、さらに、一部の領域にゲートパッド部R11が設けられる。
活性セル領域R1、ゲートパッド部R11、及び表面ゲート配線部R12の周辺を囲って中間領域R2が形成され、中間領域R2の周辺をさらに囲んで終端領域R3が設けられる。なお、図1、図2および図3で示した構造は図4のA1−A1断面に相当する。
上述した活性セル領域R1は、パワー半導体チップの基本性能を保障する素子形成領域である。そして、中間領域R2および終端領域R3からなる周辺領域は、信頼性面を含めた耐圧保持用に設けられる。そのうち、中間領域R2は、活性セル領域R1と終端領域R3とがジョイントする領域でパワー半導体のダイナミック動作時の破壊耐量を保障し活性セル領域R1(における半導体素子)の本来の性能をサポートする領域である。また、終端領域R3は、静的(static)な状態での耐圧保持、耐圧特性の安定性及び信頼性面の保障およびダイナミック動作時の破壊耐量の不良を抑制し、活性セル領域R1の本来の性能をサポートする。
縦構造領域27(縦構造領域27G、縦構造領域27D1、縦構造領域27D2)は、トータルロス性能の保障、静的な状態での耐圧保持、耐圧特性の安定性、高温でのリーク特性安定性および信頼性の保障、並びにダイアミック動作時の制御性および破壊耐量を保障し、パワー半導体の基本性能をサポートする領域である。トータルロスとは、オン状態のロスとターンオンおよびターンオフ状態のロスとを加えたロスのことである。
<IGBTの製造方法>
図5〜図17はIGBTの製造方法(その1)を示す断面図である。なお、これらの図面は活性セル領域R1における製造方法を示している。
まず、FZ法で形成されたシリコンウエハ(以後、このシリコンウエハ又は処理が施されたシリコンウエハを「半導体基体」という)を用意する。図5に示すように、N−ドリフト層14が形成された半導体基体の上層部にN層128とPベース層130を形成する。具体的には、N−ドリフト層14にイオン注入及びアニーリング処理を施してN層128とPベース層130を形成する。また、Pベース層130上にSiO2膜129を形成する。
次に、図6に示すように、半導体基体にイオン注入及びアニーリング処理を施し、Pベース層130の表面側に複数のN+エミッタ層136を選択的に形成する。
次に、図7に示すように、半導体基体の上面に酸化膜131を形成し、写真製版技術を用いてパターニングする。そして、酸化膜131の開口に露出した部分に対しプラズマを用いた反応性イオンエッチングを施し、トレンチ137を形成する。その後、トレンチ137の周辺部の結晶欠陥及びプラズマダメージ層の除去、トレンチ137のボトム部のラウンディング、並びにトレンチ137の内壁の平化を目的にケミカルドライエッチングと犠牲酸化処理を行う。ケミカルドライエッチングと犠牲酸化処理に関しては、例えば特開平7−263692号公報に開示されている。また適切なトレンチ137の深さについては例えばWO2009−122486号公報に開示されている。
続いて、図8に示すように、熱酸化法又はCVD法(例えば、特開2001−085686号公報参照)でトレンチ内壁にゲート酸化膜134を形成する。そして、ゲート酸化膜134を含むトレンチ137内に、リンをドープしたポリシリコン層132を形成してトレンチ137を埋める。なお、半導体基体の下面には、ゲート酸化膜134の形成と同時に酸化膜150が形成され、ポリシリコン層132の形成と同時に酸化膜150上にリンをドープしたポリシリコン層152が形成される。
次に、図9に示すように、ポリシリコン層132のうちトレンチ137の外に出た部分をエッチングする。エッチング後に半導体基体上面及びトレンチ137の埋め込み表面に露出するポリシリコン層132を熱酸化法又はCVD法で酸化もしくは堆積して酸化膜132aを形成する。その後、半導体基体の表面にP+層138を形成する。その後、半導体基体の上面上に、ボロンまたはリンがドープされた酸化膜140、及びTEOS膜141をCVD法で形成する。酸化膜140としてTEOS膜又はシリケートガラスを形成してもよい。なお、半導体基体の下面には、酸化膜140、及びTEOS膜141の形成と同時にTEOS膜154が形成される。
次に、図10に示すように、フッ酸または混酸(例えば、フッ酸、硝酸、及び酢酸の混合液)を含有する液体を用いて半導体基体の下面のTEOS膜154、ポリシリコン層152、及び酸化膜150をエッチングしてN−ドリフト層14を露出させる。
続いて、図11に示すように、不純物をドープしたポリシリコン層160(以下、不純物をドープしたポリシリコンを「ドープドポリシリコン」と称する)を、半導体基体の下面に露出したN−ドリフト層14と接して形成する。このとき半導体基体上面に不所望のドープドポリシリコン層162も形成される。ドープドポリシリコン層160及び162はLPCVD法で形成する。ドープドポリシリコン層160及び162にドープする不純物としては、ドープドポリシリコン層160及び162がN+層となるようにリン、ヒ素、またはアンチモン等を用いる。ドープドポリシリコン層160及び162の不純物濃度は1×1019(cm−3)以上に設定される。また、ドープドポリシリコン層160及び162の層厚は500(nm)以上に設定される。
次に、図12に示すように、窒素雰囲気中において、半導体基体の温度を900〜1000(℃)程度に加熱してドープドポリシリコン層160の不純物をN−ドリフト層14の下面側へ拡散させる。この拡散により、N−ドリフト層14の下面側に結晶欠陥と高濃度不純物を有するゲッタリング層164が形成される。このように、ゲッタリング層形成工程とは、半導体基体の下面に露出したN−ドリフト層14の下面側にゲッタリング層164を形成する工程である。ゲッタリング層164の表面の不純物濃度は、例えば、1.0×1019〜1.0×1022(cm−3)のいずれかである。
ゲッタリング層形成工程の後に、任意の降温スピードにて半導体基体の温度を600〜700(℃)程度まで下げて、その温度を4時間以上維持する。この工程をアニール工程と称する。アニール工程では、半導体基体を加熱し製造工程にてN−ドリフト層14に導入された金属不純物、汚染原子、及びダメージを拡散させゲッタリング層164で捕獲する。
次に、図13に示すように、半導体基体上面のドープドポリシリコン層162をフッ酸または混酸(例えば、フッ酸/硝酸/酢酸の混合液)の液を用いて選択的に除去する。図11〜図13に示すゲッタリングのプロセスについては、例えばWO2014−054121号公報に開示されている。
そして、図14に示すように、半導体基体の上面側において、酸化膜140及びTEOS膜141を一部エッチングし、一部を外部に露出させてコンタクトホールを有するトレンチ露出部170を形成する。トレンチ露出部170以外の部分はIGBTにおけるMOSトランジスタ部分として機能する。
なお、図14に示すように、ポリシリコン層132で埋められたトレンチ137が形成された領域に部分的にトレンチ露出部170を形成する目的は、ポリシリコン層132の一部をエミッタ電位とすることで実効的なゲート幅を小さくすること及び容量を調整することである。これにより、飽和電流密度抑制、容量制御による短絡時の発振抑制、短絡耐量向上(詳細はWO2002−058160号公報及びWO2002−061845号公報参照)、及びオン状態のエミッタ側キャリア濃度向上による低オン電圧化が可能となる。
次に、図15に示すように、スパッタリングおよびアニーリングにより、半導体基体上面にシリサイド層139とバリアメタル層142を形成する。スパッタ時のメタルとしてTi、Pt、CoまたはWなどの高融点メタル材料を用いる。次に半導体基体上面に、Siを1〜3%程度添加したメタル配線層144をスパッタリング法で形成する。メタル配線層144の材料は、例えば、AlSi、AlSiCu、またはAlCuである。メタル配線層144は、トレンチ露出部170と電気的に接続されている。
次に、図16に示すように、半導体基体の下面側に形成されていたゲッタリング層164とドープドポリシリコン層160とを、研磨およびエッチングにより除去する。このようにゲッタリング層164などを除去する工程を除去工程と称する。除去工程では、N−ドリフト層14のうちゲッタリング層164に接する部分を所望の厚さだけ除去してもよい。これにより半導体基体(N−ドリフト層14)の厚みtDを、半導体装置の耐圧クラスに対応したものとすることができる。
続いて、図17に示すように、半導体基体の下面にNバッファ層15を形成する。Nバッファ層15の形成は、半導体基体の下面側から、リン、セレン、硫黄又はプロトン(水素)をSiへ導入しアニールする等の不純物注入処理及び熱処理によって行われる。その後、Nバッファ層15の下面にP型のPコレクタ層16を形成する。さらに、Pコレクタ層16の下面にコレクタ電極23Cを形成する。コレクタ電極23Cは、半導体装置をモジュールへ搭載する際に、モジュール中の半導体基体等とはんだ接合する部分である。そのため、コレクタ電極23Cを複数のメタルを積層させて形成することで低コンタクト抵抗とすることが好ましい。
図17と図1との関係において、ポリシリコン層132がゲート電極13に対応し、ゲート酸化膜134がゲート絶縁膜12に対応し、N層128がN層11に対応し、Pベース層130がPベース層9に対応し、N+エミッタ層136がN+エミッタ層7に対応し、P+層138がP+層8に対応し、メタル配線層144がエミッタ電極5Eに対応する。
<ダイオードの製造方法>
図18〜図26は、図3に示すRFCダイオードの製造方法を示す断面図である。
図18には、活性セル領域R1と、活性セル領域R1を囲むように形成された中間領域R2及び終端領域R3が示されている。まず、N−ドリフト層14のみが形成された半導体基体を準備する。そして、中間領域R2及び終端領域R3におけるN−ドリフト層14の表面にP層52を複数個、選択的に形成する。P層52は、あらかじめ形成した酸化膜62をマスクにしてイオン注入し、その後に半導体基体にアニール処理を施すことで形成する。なお、半導体基体の下面にも酸化膜62形成時の酸化膜68が形成されている。
次に、図19に示すように、活性セル領域R1におけるN−ドリフト層14の表面にイオン注入及びアニール処理を施してP層50を形成する。
続いて、図20に示すように、半導体基体の上面側の終端領域R3の端部にN+層56を形成する。次に、半導体基体の上面にTEOS層63を形成する。その後に、半導体基体の下面を露出する処理を行う。そして、不純物をドープしたドープドポリシリコン層65を、半導体基体の下面に露出したN−ドリフト層14と接するように形成する。このとき半導体基体の上面にもドープドポリシリコン層64が形成される。
次に、図21に示すように、半導体基体を加熱してドープドポリシリコン層65の不純物をN−ドリフト層14の下面側へ拡散させ、N−ドリフト層14の下面側に結晶欠陥と不純物を有するゲッタリング層55を形成する。この工程は図12に示したIGBTの製造方法でゲッタリング層164を形成する工程と同様である。その後、アニール工程を実施してN−ドリフト層14の金属不純物、汚染原子、及びダメージをゲッタリング層55で捕獲する。
そして、図22に示すように、基板の上面に形成されたドープドポリシリコン層64を、フッ酸または混酸(例えば、フッ酸/硝酸/酢酸の混合液)の液を用いて選択的に除去する。このゲッタリングプロセスは、前記IGBTのゲッタリングプロセスと同じである。
次に、図23に示すように、半導体基体の上面にP層52とP層50とN+層56とを露出させるコンタクトホールを形成する。つまり、TEOS層63を図23に示されるように加工する。その後、Siを1〜3%程度添加したアノード電極5A用のアルミ配線5をスパッタリング法で形成する。
続いて、図24に示すように、半導体基体の上面にパッシベーション膜66を形成する。
その後、図25に示すように、半導体基体の下面側に形成されていたゲッタリング層55とドープドポリシリコン層65とを、研磨又はエッチングにより除去する。この除去工程により、半導体基体(N−ドリフト層14)の厚みtDを、半導体装置の耐圧クラスに対応したものとする。
そして、図26に示すように、N−ドリフト層14の下面側にNバッファ層15を形成する。その後、Nバッファ層15の下面にPカソード層18を形成する。続いて、活性セル領域R1において、Pカソード層18の一部にN+カソード層17を形成する。Nバッファ層15、N+カソード層17およびPカソード層18は、イオン注入とアニール処理により形成する拡散層である。最後に、半導体基体下面にカソード電極23Kを形成する。
図26と図3との関係において、P層50がPアノード層10に対応し、P層52がP領域22に対応し、N+層56がN+層26に対応し、アルミ配線5がアノード電極5Aに対応する。
IGBT又はダイオードに用いられるSiウエハの基板濃度(Cd)は、製造する半導体素子の耐圧クラスに応じて定められる。例えば、Cd=1.0×1012〜5.0×1014cm−3である。SiウエハはFZ法で作成される。そして、図16又は図25に示すウエハプロセス中にて、デバイスの厚みを耐圧クラスに応じて精度よく調整し、縦構造領域27を図17又は図26に示すウエハプロセス中にて構築する。このようにFZウエハを用い、ウエハプロセス中にて縦構造領域を構築するウエハプロセスが主流となりつつあるのは以下の背景による。
a)ウエハとしてN−ドリフト層14をエピタキシャル法で作製するウエハでは、Siウエハコストがエピタキシャル法で形成するSi厚みに依存するため非常に高くなるというデメリットがある。一方、FZ法にてN−ドリフト層14の濃度のみ耐圧クラスごとに適切な値を設定し、ウエハプロセススタート時は耐圧クラスに関係無く同じ厚みのN−ドリフト層14のSiウエハを用いることにより、単価の安いウエハを採用しウエハコストを低減できる。
b)上記FZ法で製造するウエハを活用する目的で、図17又は図28に示すウエハプロセス中の最終段階にてデバイスの厚みを耐圧クラスに必要な値に制御し、縦構造を構築することにより、プロセス装置の改造を極力最小限化したウエハプロセスを採用することができる。これにより、大口径のSiウエハのウエハプロセスにおいても、40〜700μmと異なる様々なウエハの厚みに対応できる。
c)背景b)により、IGBTおよびダイオードともに、ウエハ表面に形成するMOSトランジスタ構造、各種拡散層、配線構造等のデバイス構造を、最新のプロセス装置をそのまま流用して作製することができる。
nドリフト層の不純物濃度およびデバイスの厚みは、IGBTおよびダイオードの耐圧特性のみならず、トータルロス、ダイナミック動作時の制御性および破壊耐量にも影響するデバイスパラメータであり、高い精度が求められる。
図5〜図17又は図18〜図26に示したウエハプロセスでは、図15又は図23に示すアルミ配線の形成工程、又は図24に示すパッシベーション膜の形成工程の後に、縦構造領域を形成する。従って、縦構造領域を形成しない面には、例えばIGBTではMOSトランジスタ構造が形成され、アルミ配線またはパッシベーション膜が存在する。そのため、縦構造領域を構成する拡散層(Nバッファ層15、Pコレクタ層16、N+カソード層17およびPカソード層18)の形成時には、縦構造領域を形成しない面がアルミ配線に用いるメタルであるアルミの融点660℃よりも低温になるよう配慮する必要があり、デバイスの深さ方向に温度勾配を有する波長のレーザーを用いてアニーリングを行ったり、アルミの融点660℃以下の低温でアニーリングを行ったりする。
その結果、上記ウエハプロセスにて製造するIGBT又はダイオードにおけるNバッファ層15の不純物プロファイルは、図33及び図34に示す従来構造1の不純物プロファイルのように、接合深さXj,aが1.5〜2.0μm程度と浅く、かつN−ドリフト層14とNバッファ層15の接合部にかけて急峻な濃度勾配(δa=4.52 decade cm−3/μm)を持つ特徴的な不純物プロファイルとなっている。その上、Nバッファ層15には、N層プロファイルが不純物を導入するイオン注入時の深さ方向のプロファイルを再現することと、上記のアニーリング技術を用いることから、深さ方向および横方向への拡散が起きにくいというn層形成時のプロセス上の特徴がある。深くかつ緩やかな濃度勾配を有するN型拡散層を形成する技術として、高温かつ長時間のアニーリングがある。しかし、この技術は上記のような低融点のメタルが存在する工程では用いることができないため、図5または図18に示すウエハプロセスの初期で用いることになる。その場合、高温かつ長時間のアニーリングを実施する工程の前後のいずれかでウエハ厚みが所望の厚み(40〜700μm)となる。そのため、それ以降のプロセスでは各プロセス装置を所望のウエハ厚みが処理できるように改造する必要があるため、膨大な費用が発生し非現実的である。その上、高温かつ長時間のアニーリングはSiウエハの大口径化にマッチングしないプロセス技術である。このようなNバッファ層15を用いるIGBTまたはダイオードでは、以下の大きな3つの性能上の問題が存在する。
(1)高温状態では、耐圧保持時にリーク電流が増加することによりオフロスが増加することに加え、デバイス自身の発熱による熱暴走で制御不能になり、高温での動作が保証できない。
(2)IGBTおよびダイオードそれぞれのターンオフ動作等のダイナミック動作時に、デバイス内部のキャリアプラズマ状態と電界強度分布との関係から、N−ドリフト層14とNバッファ層15の接合部付近のキャリアプラズマ層が枯渇し、N−ドリフト層14とNバッファ層15の接合部の電界強度が上昇する。さらに、ターンオフ動作終焉で電圧が跳ね上がる現象(以下、「snap−off現象」と略記する)と、snap−off現象をトリガとする発振現象が発生する。snap−off現象により電圧が保持可能な耐圧以上の高電圧になりデバイスが破壊する場合がある。その結果、IGBTおよびダイオードではターンオフ動作の制御性が悪く、かつターンオフ時の遮断能力の低下を招く。また、これらのIGBTまたはダイオードを搭載するパワーモジュールを含むインバーターシステムにおいて、ノイズ発生による誤動作の原因となる。なお、キャリアプラズマ層とは、電子およびホール濃度がほぼ同じで、キャリア濃度が1016cm−3以上とN−ドリフト層14のドーピングキャリア濃度Cdより2〜3桁程度高い中性層である。
(3)上記Nバッファ層15の形成時の特徴から、図16、図17又は図25、図26に示す縦構造領域形成時のウエハプロセス中に発生するNバッファ層15の形成面のキズまたは異物が起因となる、Nバッファ層15の部分的な未形成によるIGBTまたはダイオードの耐圧不良現象に敏感になり、IGBTまたはダイオードチップの不良率増加を招く。
従来、上記の問題点を解決する一手法として、ターンオフ動作時に空乏層がNバッファ層15に当たらないようにN−ドリフト層14の厚みを厚くしたり、N−ドリフト層14の不純物濃度を上げそのバラツキを小さくしたりするなどのN−ドリフト層14のパラメータを適正化する手法が選択されていた。
しかしながら、N−ドリフト層14の厚みを厚くすると、IGBTおよびダイオードともにオン電圧が上昇し、トータルロス増加という反作用が生じる。一方、N−ドリフト層14の不純物濃度のバラツキを小さくするということは、Siウエハ製造技術と用いるSiウエハに制限を加えることになり、Siウエハコストの高騰を招く。このように、従来のIGBTおよびダイオードには、デバイス性能を向上する上で、ジレンマともいうべき技術課題が存在する。
上記の問題(2)に対する解決策として、米国特許公報第6482681号、米国特許公報第7514750号、米国特許公報第7538412号には、プロトン(H+)を用いて複数の層からなるNバッファ層15を形成することが提案されている。但し、これらの技術では、IGBTまたはダイオードのトータルロスを低減するためのトレンドであるN−ドリフト層14の薄厚化を考慮して、パワー半導体の基本特性である耐圧保持のためプロトンの濃度を高濃度化する必要がある。ただし、プロトンの高濃度化は、プロトン導入時の結晶欠陥増加または結晶欠陥によるキャリアの再結合中心となる欠陥密度増加を伴うため、IGBTおよびダイオードのオフロス増加や、後述する図42に示すようにIGBTまたはダイオードの破壊耐量低下を招くというデメリットが存在する。パワー半導体は、トータルロスを低減しつつ電圧保持能力を有しかつ破壊耐量を保証するのが求められる基本性能である。また、オフロスが増加するとIGBTまたはダイオード自身の発熱量が増加し、高温動作またはパワー半導体を搭載するパワーモジュール自身の熱設計にとって問題となる。つまり、上記の技術は、最新のN−ドリフト層14を薄厚化する傾向にあるパワー半導体の要求を満足する技術ではない。
前述するように従来技術では、性能向上、すなわち低ON電圧化のためにN−ドリフト層14の厚みが薄厚化しつつある最新のIGBT又はダイオードに対し、ダイナミック動作時のデバイス内部状態を制御しながらターンオフ動作の制御性とターンオフ遮断能力とを向上し、パワー半導体の基本性能である安定的な耐圧特性保障を実現することが難しい。よって、FZ法で作製されるウエハを用い、かつSiウエハの大口径化にも対応可能なウエハプロセスにて、上記課題を解決するNバッファ層構造が必要である。また、ウエハプロセス中の悪影響により発生するNバッファ層15の部分的な未形成によるIGBT又はダイオードの耐圧不良現象に鈍感化することも求められる。
本発明は、上記したFZウエハを用い、従来のIGBTまたはダイオードが持つデバイス性能面のジレンマを解決し、低オン電圧、安定的な耐圧特性、オフ時の低リーク電流による低オフロス化、ターンオフ動作の制御性向上、ターンオフ遮断能力の大幅な向上を目的とする。
図27〜図29は本発明の提案する縦構造領域の考え方を示す説明図である。図27はオン状態(under on-state)におけるキャリア濃度CC、不純物プロファイル(ドーピングプロファイル)DP、電界強度EFを示し、図28及び図29は電圧遮断状態(under blocking voltage state)及び動的状態(dynamic state)におけるキャリア濃度CC、不純物プロファイルDP、及び電界強度EFを示している。なお、図27〜図29において横軸に沿って示した数字は、図1〜図3に示したPアノード層10等のIGBTまたはダイオードの構成要素を示している。
従来のIGBT及びダイオードに関する縦構造領域の問題点に起因した上記技術課題は、以下のような縦構造領域27、特にNバッファ層15の目標とする提案する構造を実現すれば解決できると考える。以下に示すコンセプトは、図1で示すIGBT構造、図2及び図3で示すダイオード構造に共通に適用可能なコンセプトである。
本発明の提案する縦構造領域27を構成するNバッファ層15の構造に関する考え方を以下の(1)〜(3)に示す。
(1)ターンオフ動作時のN−ドリフト層14とNバッファ層15との接合部付近のキャリアプラズマ層の枯渇現象に関して、図29の領域A12に示すようにキャリアプラズマ層が残存するように、Nバッファ層15の内部でもデバイスオン状態の伝導度変調現象が発生し、キャリアプラズマ層が存在するようにNバッファ層15の低濃度化を行う。キャリアプラズマ層の濃度は1016cm−3以上であるため、Nバッファ層15の不純物濃度はそれ以下の1015cm−3オーダーとする。このように、Nバッファ層15にキャリアプラズマ層が残存する程度に、Nバッファ層15の不純物濃度を低くする。
(2)N−ドリフト層14とNバッファ層15との接合部付近の濃度勾配を緩やかにする。これにより、図28の領域A21に示すように、静的な状態では電界強度をNバッファ層15の内部で止め、図29の領域A22に示すように、ダイナミック動作時はNバッファ層15内部を空乏層が緩やかに伸びるようにする。
(3)Nバッファ層15に濃度傾斜を持たせ、不純物濃度を低く、かつ厚くすることにより、IGBTまたはRFCダイオードに内蔵するPNPバイポーラトランジスタの電流増幅率(αpnp)を下げて、オフ時の低リーク電流による低オフロス化を実現する。
このように、本発明において、縦構造領域27におけるNバッファ層15を、耐圧特性安定化および低オフロス化等の耐圧特性を保証した上で、デバイス内部のキャリアプラズマ状態をデバイス動作時に制御する役割を担う重要な層として、不純物濃度及び深さの最適化を図ったのが本願発明である。
<実施の形態1>
図30〜図32は、本発明の実施の形態1に係る半導体装置であるIGBT、PINダイオードおよびRFCダイオードの断面図である。図30〜図32は、それぞれ図4に示した活性セル領域R1内のA2−A2断面に沿った断面図であり、それぞれ図1〜図3に示したIGBT、PINダイオードおよびRFCダイオードの活性セル領域R1内の構成を示している。なお、図31のE−E断面が、発明の原理で述べた図27〜図29の深さの横軸に相当する。図30〜図32に示すN−ドリフト層14は、不純物濃度が1.0×1012〜5.0×1014cm−3で、FZ(Floating Zone)法で作製されたFZウエハを用い形成される。図30に示すIGBTにおいて、Pベース層9とN層11との接合が主接合となる。また、図31に示すPINダイオードおよび図32に示すRFCダイオードにおいて、Pアノード層10とN−ドリフト層14との接合が主接合となる。
以下の説明では、代表としてRFCダイオードを例に、各拡散層のパラメータを説明する。
Pアノード層10:表面不純物濃度は1.0×1016cm−3以上に設定され、ピーク不純物濃度は2.0×1016〜1.0×1018cm−3に設定され、深さは2.0〜10.0μmに設定される。
N+カソード層17:表面不純物濃度は1.0×1018〜1.0×1021cm−3に設定され、深さは0.3〜0.8μmに設定される。
Pカソード層18:表面不純物濃度は1.0×1016〜1.0×1020cm−3に設定され、深さは0.3〜0.8μmに設定される。
本発明は、図30〜図32に示されるNバッファ層15に関して2通りの構造、すなわち第1構造と第2構造とを有する。第1構造のNバッファ層15は、第1バッファ層15aと第2バッファ層15bの積層構造で構成される。第1バッファ層15aはPコレクタ層16、N+カソード層17またはPカソード層18と接合し、第2バッファ層15bはN−ドリフト層14と接合する。第1構造において、第1バッファ層15aと第2バッファ層15bはそれぞれ不純物濃度のピークを一つ有する。
第2構造のNバッファ層15では、第1構造の第2バッファ層15bが第1サブバッファ層15b1〜第nサブバッファ層15bnの積層構造として構成される。第1サブバッファ層15b1は第1バッファ層15aと接合し、第nサブバッファ層15bnはN−ドリフト層14と接合する。各サブバッファ層15b1〜15bnは、それぞれ不純物濃度のピークを一つ有している。すなわち、第2構造のNバッファ層15は、Pコレクタ層16、N+カソード層17またはPカソード層18と接合する第1バッファ層15aと、第1バッファ層15a上に積層されN−ドリフト層14と接合する第2バッファ層15bとを備える。そして、第2バッファ層15bは、第1バッファ層15a側からN−ドリフト層14側にかけて順に積層された第1サブバッファ層15b1、第2サブバッファ層15b2、…第nサブバッファ層15bnを備える。各サブバッファ層は一つの濃度ピークを有している。第1構造および第2構造において第1バッファ層15aおよび第2バッファ層15bのパラメータは以下の通りである。
第1バッファ層15aのピーク不純物濃度Ca,pは1.0×1016〜5.0×1016cm−3に設定され、深さXj,aは1.2〜5.0μmに設定される。
第1構造の第2バッファ層15bのピーク不純物濃度Cb,pと、第2構造の第2バッファ層15bの各サブバッファ層15b1〜15bnのピーク不純物濃度の最大値である最大ピーク不純物濃度(Cb,p)maxは、N−ドリフト層14の不純物濃度Cdより高濃度かつ1.0×1015cm−3以下に設定される。第2バッファ層15bの深さXj,bは4.0〜50μmに設定される。なお、第1構造の第2バッファ層15bのピーク不純物濃度Cb,pと、第2構造の第2バッファ層15bにおける最大ピーク不純物濃度(Cb,p)maxは、それぞれ第2バッファ層15bの最大不純物濃度である。
図33は第1構造および第2構造の不純物プロファイルを示し、図34は図33の領域A3の拡大図である。図33及び図34の横軸は深さを示し、図30のB−B断面、図31および図32のC−C断面に対応している。また、図33及び図34の横軸の0は、図30、図31及び図32のBに対応している。すなわち、図30に示すIGBTにおけるPコレクタ層16の下面、図31に示すPINダイオードにおけるN+カソード層17の下面、図32に示すRFCダイオードにおけるN+カソード層17またはPカソード層18の下面が、図33及び図34の横軸の0に対応する。
図33および図34において、第1構造の不純物プロファイルを太い点線L11で示し、第2構造の不純物プロファイルを太い実線L12で示す。また、図33および図34において、本発明の特徴を有さない従来の縦構造領域である従来構造1,2の不純物プロファイルを、比較のためにそれぞれ細い実線L13と細い点線L14で示している。
第1バッファ層15aの深さおよび不純物プロファイルは、第1構造と第2構造において共通である。図33には、第1バッファ層15a、第1サブバッファ層15b1〜第4サブバッファ層15b4を備える第2構造の不純物プロファイルを示している。なお、図33及び図34では、各不純物プロファイルのピークに符号を付しており、例えば第2構造の不純物プロファイルにおいて符号「15b1」が付されたピークは、第2構造における第1サブバッファ層15b1のピークを示している。
まず、図33および図34を参照して第1構造について説明する。第1構造のNバッファ層15は、第1バッファ層15aと単層の第2バッファ層15bからなる。第2バッファ層15bの不純物濃度Cbのプロファイル(不純物プロファイル)においてピーク不純物濃度Cb,pは、第2バッファ層15bの中央部と、第1バッファ層15aおよび第2バッファ層15bの接合部Xj,aのうち、接合部Xj,aに近い場所に位置する。また、第2バッファ層15bの不純物プロファイルは、低濃度でかつN−ドリフト層14との接合部に向けて深さ方向に緩い濃度勾配δbを有する。ピーク不純物濃度Cb,pを、第2バッファ層15bの中央部と、第1バッファ層15aおよび第2バッファ層15bの接合部Xj,aのうち、接合部Xj,aに近い場所に位置するよう形成するため、第2バッファ層15bを形成するためのイオン注入および照射技術等においてイオン種をSiへ導入する際のピーク位置を、第1バッファ層15aおよび第2バッファ層15bの接合部Xj,aより深くなるように設定する。
なお、第2バッファ層15bとN−ドリフト層14との接合部付近における主接合側濃度傾斜量、すなわち濃度勾配δb(decade cm−3/μm)は、以下の式(1)で表される。
ただし、Δlog10Cbは図33に示す第2バッファ層15bの不純物濃度Cbの変化量であり、logは底が10の常用対数であり、Δtbは、第2バッファ層15bの深さtbの変化量である。
第1バッファ層15aと第2バッファ層15bとの接合部の深さXj,aは以下のように定義する。図34に示すように、第1バッファ層15aの不純物プロファイルの傾きの接線と、第2バッファ層15bの不純物プロファイルの傾きの接線とが交差するポイント、すなわち不純物プロファイルの勾配が負から正に変化するポイントを、接合部の深さXj,aとする。また、第2バッファ層15bとN−ドリフト層14との接合部の深さXj,bも同様に、図33に示す第2バッファ層15bの不純物プロファイルの傾きの接線と、N−ドリフト層14の不純物プロファイルの傾きの接線とが交差するポイントで定められる。
第1構造において、第1バッファ層15aと第2バッファ層15bは、以下の式(2)〜式(4)に表わす関係を満足する。
ただし、δa=9.60(decade cm−3/μm)、δb=0.03〜0.06(decade cm−3/μm)である。δb値は、後述する本発明のNバッファ層15の種々の構造パラメータを規定の範囲に設定し、かつ後述する条件a)〜e)を満足する構造の範囲として示している。
次に、図33および図34を参照して第2構造について説明する。第2構造におけるNバッファ層15では、第2バッファ層15bが複数層のサブバッファ層の積層構造として構成される。図33には、4層のサブバッファ層から第2バッファ層15bが構成される場合の不純物プロファイルが示されている。第1バッファ層15aの不純物プロファイルは第1構造における第1バッファ層15aと同様である。
第2バッファ層15bにおける各サブバッファ層のピーク不純物濃度Cb1,p,Cb2,p,…,Cbn,pは、第1バッファ層15aとの接合部Xj,aからN−ドリフト層14との接合部Xj,bに向けて、他方主面から一方主面に向かう深さ方向に段々と低くなるように、すなわち主接合側ほど低くなるように設定される。また、それらの濃度勾配δb1,δb2,…,δbnも同様に、第1バッファ層15aとの接合部Xj,aからN−ドリフト層14との接合部Xj,bに向けて、他方主面から一方主面に向かう深さ方向に段々と小さくなるように、すなわち主接合側ほど小さくなるように設定される。また、隣接する2つのサブバッファにおけるピーク濃度間の距離ΔSn,n−1は、第2バッファ層15bにおいて等しい。例えば、図33において不純物濃度のピーク点間の距離を第1サブバッファ層15b1と第2サブバッファ層15b2との間でSb1,b2とし、第2サブバッファ層15b2と第3サブバッファ層15b3との間でSb2,b3とし、第3サブバッファ層15b3と第4サブバッファ層15b4との間でSb3,b4とすると、ΔSb1,b2≒ΔSb2,b3≒ΔSb3,b4となる。なお、ここで述べるピーク点間の距離が等しいとは、厳密に等しい場合だけではなく、各サブバッファ層の半値幅(2μm)の範囲内で等しい場合を含む。
また、第2バッファ層15bを構成する各サブバッファ層15b1〜15bnは、隣接する2つのサブバッファ層の接合部を含めて、全ての領域に亘って、不純物濃度がN−ドリフト層14の不純物濃度Cdよりも高くなるように設定される。
第2構造において、第1バッファ層15aと第2バッファ層15bとは以下の式(5)に表わす関係を満足する。
また、第1バッファ層15aと第1サブバッファ層15b1は、以下の式(6)、式(7)に表わす関係を満足する。
ここで、δa=9.60(decade cm−3/μm)、δb1=0.50〜1.00(decade cm−3/μm)である。
また、第2バッファ層15bの各サブバッファ層15b1〜15bnは、以下の式(8)〜式(11)に表わす関係を満足する。
ここで、第nサブバッファ層15bnおよびN−ドリフト層14の接合部付近における濃度勾配δbn(主接合側濃度勾配ともいう)は、後述する本発明のNバッファ層15の種々の構造パラメータを規定の範囲に設定し、かつ後述する条件a)〜e)を満足する場合、δbn=0.14〜0.50(decade cm−3/μm)である。
また、不純物プロファイルにおいて、各サブバッファ層15b1〜15bnにおけるピーク不純物濃度を繋いだ直線近似により得られる濃度勾配δ´bは、後述する本発明のNバッファ層15の種々の構造パラメータを規定の範囲に設定し、かつ後述する条件a)〜e)を満足する場合、δ´b=0.01〜0.03(decade cm−3/μm)である。
上記の関係から、本発明のNバッファ層15を構成する第1バッファ層15aおよび第2バッファ層15bの役割は、図27〜図29に示す目標とするNバッファ層15の役割を考慮すると、図35〜図37に示す通りである。図35はオン状態(under on-state)におけるキャリア濃度CC、不純物プロファイル(ドーピングプロファイル)DP、電界強度EFを示し、図36及び図37は電圧遮断状態(under blocking voltage state)及び動的状態(dynamic state)におけるキャリア濃度CC、不純物プロファイルDP、及び電界強度EFを示している。なお、図35〜図37において横軸に沿って示した数字は、図30〜図32に示したPアノード層10等のIGBTまたはダイオードの構成要素を示している。
第1バッファ層15aは、図36の領域A21´に示すように、静的状態で主接合から伸びてくる空乏層を止める役割を担う。これにより、安定的な耐圧特性が得られ、オフ時の低リーク電流による低オフロス化が実現する。
第2バッファ層15bの不純物濃度は、オン状態すなわち定格の主電流が流れている状態において、伝導度変調現象により発生するキャリアプラズマ層により、第2バッファ層15bを形成する際のドーピングプロファイルより増加する(図35の領域A11´)。その結果、動的状態で主接合から伸びる空乏層の伸長スピードをN−ドリフト層14内よりも抑制し、かつON状態で生じたキャリアプラズマ層を残留させ、電界強度分布を制御する役割を担う(図37の領域A22´)。これにより、ターンオフ動作終焉でのsnap−off現象およびsnap−off現象に起因する発振現象を抑制し、スイッチング動作の制御性を向上した上で、動的状態における破壊耐量の向上を実現する。
図38は、フォトルミネッセンス(Photo Luminescence:PL)法による、本発明の第1構造または第2構造の第1バッファ層15aおよび第2バッファ層15bにおけるSiの結晶性の評価結果を示している。この評価結果により、Siのバンドギャップ間のエネルギー準位に生じた欠陥準位が明らかになる。図38の横軸はエネルギー(eV)、縦軸は温度30Kにおけるフォトルミネッセンス強度(a.u.)を示している。
図38では、第1バッファ層15aの評価結果を点線L15で、第2バッファ層15bの評価結果を実線L16で示している。第1バッファ層15aの評価結果は、本発明の特徴を有さない従来の縦構造領域である従来構造1,2の評価結果と同様と考えることができる。第1バッファ層15a、第2バッファ層15b共に、0.98eVでは照射したレーザー光に由来するピークを有し、1.1eVではバンド端発光によるピークを有している。第2バッファ層15bでは、これら2つのピークの間に、図38に領域A31、A32で示す2つのピークを有する。これらのピークは、キャリア(特にホール)の再結合中心となるエネルギー準位が、第2バッファ層を構成する半導体であるSiのバンドギャップ中に存在することを示している。これらの準位が、後述する図49,53,54に示すように、ダイオードの動的動作時に発生するキャリア(ここでは、ホール)を捕獲する。その結果、図32のRFCダイオードにおけるPNPトランジスタ領域32の動作を抑制し、後述する図41に示すダイオードのリカバリー動作時のQRRを低減し、ダイオードのスナッピーリカバリーモードのSOA(Safe Operating Area:安全動作領域)を拡大させる特徴的な挙動へ寄与する。後述する図42〜44、48,49,59,60,62,63,69,71などにおいて、本発明の第1構造及び第2構造に関する不純物濃度とIGBTおよびダイオードのデバイス性能との関係を説明するが、これらの関係は、第2バッファ層15bの再結合中心の欠陥密度との関係を示す結果ともいえる。
図39は、本発明のNバッファ層15を用いる図32のRFCダイオードの、静的状態における電圧保持時の電界強度分布のシミュレーション結果を示している。図39の横軸は0から1まで正規化された深さを示しており、0は図32のA点、すなわちPアノード層10の上面に対応し、1は図32のB点、すなわちN+カソード層17またはPカソード層18の下面に対応する。また、図39の縦軸は不純物濃度(cm−3)と電界強度(×103V/cm)を示している。シミュレーションに用いたデバイスは耐圧1200Vクラスであるため、静的状態では温度25℃において1420Vの電圧が保持されている。図39では、中程度の太さの点線L17で第1構造の不純物プロファイルを示し、太い点線L18で第2構造の不純物プロファイルを示している。また、中程度の太さの実線L19で第1構造の電界強度を示し、太い実線L20で第2構造の電界強度を示している。また、比較のため、細い点線L21で従来構造1の不純物プロファイルを示し、細い実線L22で従来構造1の電界強度を示している。図40は図39の領域A4の拡大図である。
図より、デバイスが電圧保持している時、従来構造1、第1構造及び第2構造ともに、第1バッファ層15aにて空乏層が止まっていることが分かる。また、第1構造及び第2構造では、第2バッファ層15bで電界強度分布の勾配がN−ドリフト層14よりも大きくなっており、第2バッファ層15bで空乏層の伸びが緩やかになっているといえる。
上記の関係および役割を担う第1バッファ層15aおよび第2バッファ層15bは、ウエハプロセス中のデバイスの厚みを精度よく形成する工程(図16または図25)の後に形成する。ここで、デバイスの厚みは、図30〜図32に示すAからBまでの距離tDである。第1バッファ層15aおよび第2バッファ層15bは、形成する順番および第2バッファ層15b導入時の加速エネルギーのピーク位置の設定が重要である。すなわち、半導体基体の他方主面側から第1イオンを注入し、第1イオンをアニールにより活性化させて第1バッファ層を形成した後、半導体基体の他方主面側から第2イオンを注入し、第2イオンをアニールにより活性化させて第2バッファ層を形成する。これらの形成方法の詳細は後述する。
第1バッファ層15aを形成する際のアニール温度は第2バッファ層15bを形成する際のアニール温度より高温であるため、第2バッファ層15bより先に第1バッファ層15aを形成すると、第2バッファ層15bの活性化後の不純物プロファイルや、第2バッファ層15bを形成するために導入する結晶欠陥の種類に悪影響があり、デバイスON状態のキャリア(ここではホール)に悪影響が生じる。従って、第2バッファ層15bは第1バッファ層15aの後に形成する。第1バッファ層15aの形成後にイオンをSi中へ導入し、Pコレクタ層16、N+カソード層17、またはPカソード層18を形成した後、もしくはコレクタ電極23Cまたはカソード電極23Kを形成した後にアニールを行うことで、上記に示した特性の第2バッファ層15bを形成可能である。
また、第2バッファ層15bを形成するためSi中に導入するイオン種の濃度のピーク位置は、以下のように設定する。第1構造においては、ピーク位置から第1バッファ層15aおよび第2バッファ層15bの接合部Xj,aまでの距離が、ピーク位置から第2バッファ層の中央部までの距離よりも短くなるように設定する。これにより、第1バッファ層15aと第2バッファ層15bが干渉せず、精度良く所望の第1バッファ層15aと第2バッファ層15bとの関係を満足する第2バッファ層15bを形成することができる。第2構造においては、第2バッファ層15bを構成する各サブバッファ層15b1〜15bnにおける隣り合うピーク位置間の距離(ΔSb1,b2,ΔSb2,b3,…,ΔSb(n−1),bn)が等しくなるようにする。なお、ここで述べるピーク位置間の距離が等しいとは、厳密に等しい場合だけではなく、各サブバッファ層の半値幅(2μm)の範囲内で等しい場合を含む。
第1バッファ層15aではイオン種としてリンを用い、第2バッファ層15bではセレン、硫黄、リン、プロトン(H+)またはヘリウムを用いる。これらのイオン種を高加速エネルギーにてSi中へ導入することにより、第1バッファ層15aおよび第2バッファ層15bを形成する。プロトンまたはヘリウムを用いる場合は、350〜450℃のアニールによるドナー化でn層を形成する拡散層形成プロセス技術を用いる。また、プロトンまたはヘリウムは、イオン注入以外にもサイクロトロンを利用した照射技術でSi中へ導入することが可能である。
プロトンをSiへ導入すると、導入時に生じる空孔欠陥に水素原子と酸素原子が結合して複合欠陥となる。この複合欠陥には水素が含まれるため電子供給源(ドナー)となる。アニーリングにより複合欠陥の密度が増加するとドナー濃度も増加し、イオン注入または照射プロセスに起因してサーマルドナー現象を促進するメカニズムによりドナー濃度はさらに増加する。この結果、N−ドリフト層14よりも不純物濃度の高いドナー化した層が形成され、この層が第2バッファ層15bとしてデバイスの動作に寄与する。ただし、プロトンの導入により形成される複合欠陥には、キャリアのライフタイムを低下させるライフタイムキラーとなる欠陥も存在するため、後述するように、第1バッファ層15aを形成した後に第2バッファ層15bをドナー化する必要があり、製造工程中の第2バッファ層を形成するイオン注入工程の位置とドナー化のためのアニーリング条件が重要である。
第1バッファ層15aと第2バッファ層15bの活性化には、それぞれ異なる手法のアニーリングを用いる。その際のアニール温度は、第1バッファ層15aの方が第2バッファ層15bよりも高温とする。よって、第2バッファ層15bの活性化率Rbは第1バッファ層15aの活性化率Raよりも小さく、Rb/Ra=0.01となる条件で各拡散層を形成する。活性化率R(%)は(活性化後の不純物プロファイルより算出されるドーズ量/実際の拡散層領域に入っているイオン原子のドーズ量)×100で表される。
ここで、活性化後の不純物プロファイルより算出されるドーズ量は、拡がり抵抗測定法(Spreading Resistance Analysis)による拡散層の不純物濃度と深さとの関係より算出されるドーズ量である。また、実際の拡散層領域に入っているイオン原子のドーズ量は、SIMS(Secondary Ion Mass Spectrometry)法によって深さ方向のイオンの質量を分析し算出されるドーズ量である。
図41はダイオードのリカバリー波形と、当該波形から抽出される性能パラメータとを示している。図41の横軸は時間(×10−6秒)を示し、縦軸はアノード−カソード間電圧VAK(V)とアノード電流密度JA(A/cm2)を示している。図41の実線L23はアノード−カソード間電圧VAKを示し、点線L24はアノード電流密度JAを示している。snap−off電圧Vsnap−offは、スナッピーリカバリー動作時のVAKの最大値である。電源電圧VCCは、1.0×10−6秒時点のVAKに相当する。dV/dtは、Vccの10〜50%となるVAKの波形勾配を示している。JFは、リカバリー動作の初期の順バイアス時のJAの最大値を示している。JA(break)は、リカバリー動作時の最大遮断電流密度を示している。JRRは、リカバリー動作時の最大逆回復電流密度を示している。dj/dtは、JFの0〜50%となるJAの波形勾配を示している。max.dj/dtは、リカバリー動作時の最大遮断dj/dtを示している。djR,OFF/dtは、テール電流領域終焉時のJAの波形勾配を示している。QRRは、リカバリー動作時の蓄積電荷量を示し、JAを0A以下の範囲で積分して得られる。
図42以降では、図41に示す上記の性能パラメータを用いて、本発明のNバッファ層15の第2バッファ層15bのパラメータとダイオード性能との関係を示す。図42〜図44は、耐圧BVRRM、snap−off電圧Vsnap−off、スナッピーリカバリー動作時の安全動作温度(Safe Operating Temperature)、およびリカバリー動作時の最大遮断電流密度JA(break)という1700Vクラスのダイオード性能を縦軸に、第2バッファ層15bの構造パラメータを横軸にとり、これらの関係を示したものである。第2バッファ層15bの構造パラメータとして、図42では第2バッファ層15bのトータルドーズ量Dose,b(cm−2)を、図43では第2バッファ層15bの最大ピーク不純物濃度(Cb,p)maxを、図44ではNバッファ層15の活性化後のトータルドーズ量に占める第2バッファ層15bの活性化後のトータルドーズ量(Dose´b)の割合を示している。なお、Nバッファ層15の活性化後のトータルドーズ量(Dose´b)は、第1バッファ層15aおよび第2バッファ層15bの活性化後のトータルドーズ量の和(Dose´a+Dose´b)で表される。
図42〜図44は、第2構造を有する図32のRFCダイオードの特性を示している。図42〜図44では、第2構造のBVRRMを黒丸で、Vsnap−offを黒菱で、安全動作温度を黒三角で、JA(break)を黒四角で、それぞれプロットし各プロット点を実線L25〜L28で繋いでいる。また、図42では、第2構造から第1バッファ層15aをなくした構造のBVRRMを参考のため白丸でプロットし、各プロット点を点線L29で繋いでいる。また、図42では、従来構造1におけるBVRRMを白丸で、Vsnap−offを白菱で、安全動作温度を白三角で、JA(break)を白四角で、比較のためそれぞれプロットしている。
図42〜44中の右軸の性能パラメータは、ダイオードの破壊耐量の指標となる性能パラメータである。その中で、Vsnap−offは、定格電圧以下を目標とする性能パラメータである。今回は、耐圧1700Vクラスのダイオードであるため、定格電圧を1700Vに設定し、Vsnap−offは1700V以下を目標とする。安全動作温度は、スナッピーリカバリー動作下での安全動作温度を示し、より低温の数値となるほど安全動作温度範囲が広いことを示す。JA(break)は大きいほど大電流密度での遮断が可能で破壊耐量が大きいことを示す。
図42より、第1バッファ層15aが無い第2構造では、BVRRMを上げるためにDosebを2.0×1014cm−2以上に高ドーズ化する必要がある。一方、第1バッファ層15aが存在する第2構造では、BVRRMにDosebに対する依存性がないが、Dosebを1.0×1014cm−2より高くすると、安全動作温度が大きくなり、かつJA(break)が低下するという破壊耐量低下の挙動を示す。以上のことから、第1バッファ層15aを有さない構造では、電圧保持能力を保証しながら破壊耐量を保証することができず、第1バッファ層15aと第2バッファ層15bによりNバッファ層15を構成することが、様々なダイオード性能を満足する観点から有効であることが分かる。
さらに、第2構造においても、Vsnap−offを1700V以下にし、広い安全動作温度範囲および大きなJA(break)値を保証する(破壊耐量を保証する)ために、Dosebを1.0×1014cm−2以下とする必要がある。第2バッファ層15bは、N−ドリフト層14の不純物濃度Cdより高濃度である必要があるため、DosebはN−ドリフト層14のドーズ量(=Cd×tD)より高い必要がある。よって、種々のダイオード性能を保証し、かつダイオードの安全動作温度範囲を拡大するためにDosebは以下の式(12)を満足する必要がある。このようにDosebを設定した第2構造は、従来構造1よりも種々のダイオード性能を保証した上で、ダイオードの安全動作温度を0℃から−60℃へ格段に拡大させる効果が得られる。
図43より、(Cb,p)maxを1.0×1015cm−3より大きくすると、Vsnap−offが1700V以上となり、かつ安全動作温度範囲が狭くなるため、(Cb,p)maxを1.0×1015cm−3以下とする必要がある。また、第2バッファ層15bはN−ドリフト層14の不純物濃度Cdより高濃度である必要があるため、(Cb,p)maxをCdより高くする必要がある。従って、(Cb,p)maxは以下の式(13)を満足する必要がある。
図44より、Dose´b/(Dose´a+Dose´b)は、5%以下となると従来構造1に近いダイオード性能となるため安全動作温度範囲が狭くなる。また、Dose´a/(Dose´a+Dose´b)が40%以上になると、Dose´bが1.0×1014cm−2以上となるため、Vsnap−offが1700V以上となり、かつ安全動作温度範囲が狭くなる。そのため、Dose´b/(Dose´a+Dose´b)は以下の式(15)を満足する必要がある。
図45,46には、図42〜44のような第2構造の特徴的な挙動に関するメカニズムを説明するため、図41に示す解析ポイントAP1におけるデバイス内部状態のシミュレーション結果を示している。図41に示す解析ポイントAP1は、第2構造を有する図32のRFCダイオードにて、(Cb,p)max>1.0×1015cm−3と設定したときに破壊するポイントを参考にして設定している。図45,46のシミュレーションに用いたデバイスは図32のRFCダイオードであり、そのうち図45のシミュレーションに用いたデバイスでは第2バッファ層15bの最大不純物濃度(Cb,p)maxを(Cb,p)max≦1.0×1015cm−3とし、図46のシミュレーションに用いたデバイスでは(Cb,p)max>1.0×1015cm−3と設定している。
図45、46の横軸は正規化した深さを示している。横軸の0は図32のA、すなわちPアノード層10の最表面に相当し、横軸の1.0は図32のB、すなわちPカソード層18の表面に相当する。縦軸は、キャリア濃度(cm−3)及び電界強度(×103V/cm)を示している。図45,46において、PINダイオード領域31における特性を点線で示し、そのうち電子濃度を細い点線L30、正孔濃度を中程度の太さの点線L31、電界強度を太い点線L32で示している。また、PNPトランジスタ領域32における特性を実線で示し、そのうち電子濃度を細い実線L33、正孔濃度を中程度の太さの実線L34、電界強度を太い実線L35で示している。
図42〜図44に示す第2バッファ層15bのパラメータが適切に設定されたRFCダイオードでは、図45に示すように、PINダイオード領域31およびPNPトランジスタ領域32とも、カソード側残留キャリアプラズマ層を制御しながらそれぞれ主接合付近で最大となる三角形および台形に近い電気強度分布を示す。このようなダイオード内部状態では、ダイオード動作は安定的な動作を行い、破壊耐量への悪影響は無いと考えられる。ただし、図46に示すように、第2バッファ層15bのパラメータを(Cb,p)max>1.0×1015cm−3と設定すると、RFCダイオードを構成するPINダイオード領域31にて、残留キャリアプラズマ層が第2バッファ層15b中の第nサブバッファ層15bnとN−ドリフト層14との間の接合部付近に局所的に分布する結果となる。そのため、N+カソード層17へ向けて電界強度が上昇し、電界強度のアンバランス化が発生する。
ダイオードの動作中に電界強度のアンバランス化が発生すると、破壊耐量の低下を招く。つまり、図43には第2バッファ層の最大不純物濃度(Cb,p)maxが1.0×1015cm−3以上で破壊耐量が劇的に低下する挙動を示したが、この挙動は、図46に示すようなダイオードのリカバリー動作中のダイオード内部にて、電界強度のアンバランス化が起きていることがトリガとなっていると考えられる。
同様に、図42および図44に示す横軸の構造パラメータが高い領域でも、図46に示すようなダイオード内部状態となり、破壊耐量の低下を招いていると考えられる。また、図45および図46のカソード領域を比較すると、第2バッファ層15bの最大不純物濃度(Cb,p)maxが(Cb,p)max>1.0×1015cm−3となると、目標とするNバッファ層15の役割の1つである図37中のA12´領域に示す動的動作時に第2バッファ層15bの残留キャリアプラズマ層領域が狭くなり、PINダイオード領域31およびPNPトランジスタ領域32のいずれも第2バッファ層15b領域で枯渇している。つまり、第2バッファ層15bが高濃度化して(Cb,p)max>1.0×1015cm−3またはDoseb>1.0×1014cm−2となると、動的動作時に第2バッファ層15bの残留キャリアプラズマ層領域が狭くなって枯渇する結果、ダイオードの破壊耐量が低下する。この挙動は、第2バッファ層15bの構造パラメータの一つであるDoseb/(Dosea+Doseb)値が、40%より大きくなる場合にも発生する。
上記に示した構造パラメータ以外にも、第2バッファ層15bの構造パラメータとして(Cb,p)max/Cdと(Cb,p)max/Ca,pがある。(Cb,p)max/Cdは、第2バッファ層15bの最大ピーク不純物濃度(Cb,p)maxとN−ドリフト層14の不純物濃度Cdとの関係を表している。2つ目は、(Cb,p)max/Ca,pであり、第2バッファ層15bの最大ピーク不純物濃度(Cb,p)maxと第1バッファ層15aのピーク不純物濃度Ca,pとの関係を表すパラメータである。
N−ドリフト層14の不純物濃度Cdは1.0×1012〜5.0×1014cm−3であり、第1バッファ層15aのピーク不純物濃度Ca,pは1.0×1016〜5.0×1016cm−3である。したがって、式(13)より上記のパラメータは以下の式(15)及び式(16)を満足する必要がある。
ただし、(Cb,p)max/Ca,pに関しては、図43に示す実測データでカバーしている範囲という観点から、式(17)の条件に設定することが、ダイオードの種々の性能と広い安全動作温度範囲を保証する観点からより良いと考える。
図47は、第2構造を有する耐圧6500VクラスのRFCダイオードについて、耐圧BVRRMおよびスナッピーリカバリー動作時の安全動作温度(Safe Operating Temperature)のダイオード性能を縦軸に、第2バッファ層15bの構造パラメータである(Cb,p)max/Ca,pを横軸にとり、これらの関係を示すグラフである。図では耐圧BVRRMを黒丸でプロットして実線L36でつなぎ、安全動作温度を黒三角でプロットして実線L37でつないでいる。なお、(Cb,p)max/Ca,p>0.1の範囲で安全動作温度のデータが存在しないのは、BVRRMがリカバリー動作評価時のVCCより低い電圧しか保持できず評価できないためである。図の横軸に関して、(Cb,p)max/Ca,pが大きくなるほどNバッファ層15における第1バッファ層15aの影響が低下し、第2バッファ層15bの影響に律速するため、BVRRMは極端に低下する。逆に、(Cb,p)max/Ca,pが小さくなるほど、Nバッファ層15における第2バッファ層15bの影響が低下し第1バッファ層15aの影響に律速するため、安全動作温度範囲が狭くなる。図47の結果から、第2バッファ層15bの構造パラメータである(Cb,p)max/Ca,pを式(17)を満たす範囲に設定することで、種々のダイオード性能を満足する有効な効果が得られる。
図48は、Dosebをパラメータとしてスナッピーリカバリー動作時のVsnap−offとVCCとの関係を示している。評価デバイスは耐圧1200VクラスのRFCダイオードであり、従来構造1、第1構造および第2構造のそれぞれについて評価を行った。従来構造1の評価結果は白丸でプロットし、各プロット間を点線L44で接続している。第1構造の評価結果は、Doseb=5.0×1013cm−2の場合を白丸でプロットし、Doseb=1.0×1014cm−2の場合を白三角でプロットし、Doseb=2.0×1014cm−2の場合を白四角でプロットし、各プロット間をそれぞれ実線L38〜L40で接続している。また、第2構造の評価結果は、Doseb=5.0×1013cm−2の場合を黒丸でプロットし、Doseb=1.0×1014cm−2の場合を黒三角でプロットし、Doseb=2.0×1014cm−2の場合を黒四角でプロットし、各プロット間をそれぞれ実線L41〜L43で接続している。
Vsnap−offが小さいほどダイオード性能として優れており、Vsnap−offは評価ダイオードの定格電圧よりも小さくする必要がある。図48より、第1構造および第2構造では、従来構造1よりもVsnap−off値が高くなり、Vsnap−off≦1200Vを満足するにはDoseb≦1.0×1014cm−2とする必要があることが分かる。
図49は、耐圧1200VクラスのRFCダイオードにおける−20℃でのスナッピーリカバリー条件下でのリカバリー波形を示している。その他のスイッチング条件は、VCC=1000V、JF=0.1JA、dj/dt=1000A/cm2μs、dV/dt=12500V/μs、Ls=2.0μHである。図49の横軸は時間(×10−6秒)を、縦軸はアノード−カソード間電圧VAK(V)およびアノード電流密度JA(A/cm−2)をそれぞれ示している。従来構造1のVAKを細い実線L45で、JAを細い点線L46でそれぞれ示している。また、第1構造のVAKを中程度の太さの実線L47でJAを中程度の太さの点線L48で、それぞれ示している。また、第2構造のVAKを太い実線L49で、JAを太い点線L50で、それぞれ示している。
図49では、後述する図61とは異なり、スナッピーリカバリー動作時にsnap−off現象およびその後の発振現象を発生していないことがわかる。これは、RFCダイオードの効果である。図中の従来構造1の波形中のバツ印は、デバイスが破壊したポイントを示している。図より、従来構造1では、−20℃でリカバリー動作の後半に巨大なテール電流が発生し、デバイスの破壊が生じている。一方、第1構造および第2構造では、リカバリー動作の後半におけるテール電流が低減し、デバイスが破壊することなく遮断している。上記した従来構造1の挙動のメカニズムは、ダイオードのリカバリー動作時の特徴的な挙動によるものである。また、ダイオードのリカバリー動作時に巨大なテール電流が発生するかどうかを判断する指標となるダイオード性能パラメータは、図41中のQRR値である。
上記の結果は、−20℃におけるスナッピーリカバリー動作を従来構造1では保証できないが、第1構造および第2構造では保証できることを示している。つまり、第1構造および第2構造は、RFCダイオードの特徴であるリカバリー動作終焉でのsnap−off現象およびその後の発振現象を抑制しつつ、リカバリー動作中にPNPトランジスタ領域32の動作を抑制することにより、バランスの取れた動作を実現する効果がある。
図50は、第2構造における第2バッファ層15bの不純物プロファイルをパラメータとして、スナッピーリカバリー動作時のVsnap−offとVCCとの関係を示している。図50の横軸はVCC(V)、縦軸はVsnap−off(V)を示している。評価デバイスは、耐圧1200VクラスのRFCダイオードである。図50中のバツ印は、デバイスが破壊したポイントを示している。図では、δbn<δb(n−1)かつCbn,p<Cb(n−1),pとしたときの特性を黒丸でプロットし、δbn=δb(n−1)かつCbn,p=Cb(n−1),pとしたときの特性を白丸でプロットし、δbn>δb(n−1)かつCbn,p>Cb(n−1),pとしたときの特性を黒三角でプロットし、それぞれ実線L51〜L53で接続している。なお、δbn<δb(n−1)かつCbn,p<Cb(n−1),pの濃度プロファイルは、図33に示す第2構造の濃度プロファイルである。δbn=δb(n−1)かつCbn,p=Cb(n−1),pの濃度プロファイルは、フラットな濃度プロファイルである。δbn>δb(n−1)かつCbn,p>Cb(n−1),pを満足する濃度プロファイルは、第2バッファ層15bのN−ドリフト層14側から第1バッファ層15a側にかけて濃度が低下する濃度プロファイルである。図より、第2構造の第2バッファ層15bの濃度プロファイルは、以下の条件a)を満足することで、スナッピーリカバリー動作で破壊せず、かつVsnap−off≦1200Vを満足することがわかる。
a)δbn<δb(n−1)かつCbn,p<Cb(n−1),p
図51は、第2構造の第2バッファ層15bのアニーリング後の不純物プロファイルを示している。図51の横軸は深さ(×10−6μm)を、縦軸はN型不純物濃度(cm−3)を示している。また、プロトン(H+)をSiへ導入する際の加速エネルギーが一条件の場合の不純物プロファイルを点線で、二条件の場合の不純物プロファイルを一点鎖線で、理想的な不純物プロファイルを実線で示している。また、実線L56のピークに付した符号は、第2バッファ層15bの各サブバッファ層15b1〜15b4を示している。
図51より、加速エネルギーが一条件もしくは二条件の場合は、プロトン(H+)が通過した領域でドナー層が形成されずN型不純物濃度が低くなることが分かる。このN型不純物濃度が低くなる領域をP層37とする。P層37は、N−ドリフト層14の不純物濃度Cd以下の低濃度であり、かつ結晶欠陥が多く、キャリアのライフタイムを低下させるライフタイムキラーとなる。Nバッファ層15にこのようなP層37が存在すると、Nバッファ層15がIGBTにおけるコレクタ側あるいはダイオードにおけるカソード側に残留キャリアプラズマ層を形成することができなくなり、かつ局所的な低ライフタイム領域が存在することで、ターンオフ動作時のsnap−off現象およびサージ電圧の抑制、並びにオフ動作時のリーク電流の低減が実現できなくなる。また、ON電圧が増加し、かつデバイスの特性のバラツキが増加するという、デバイス性能面へ悪影響を及ぼす。よって、Nバッファ層15では、N−ドリフト層14の不純物濃度Nd以下の低濃度なP層37を形成しないように、第2バッファ層15bを形成する必要がある。前述のように第2バッファ層15bでは、プロトン(H+)をSiへ導入した際に形成される複合欠陥と水素が結合し、サーマルドナー化を促進したメカニズムによりドナー層が形成される。従って、複合欠陥と結合する水素を補充しプロトン通過領域にP層37が形成されないようにするためには、プロトン(H+)をSiへ導入する際に不純物濃度のピーク位置の間隔(ΔSb1,b2,ΔSb2,b3,…,ΔSb(n−1),bn)が等しくなるように、加速エネルギーを変化させるか、もしくは加速エネルギーを一定として注入角度を変化させる必要がある。なお、ここで述べるピーク位置の間隔が等しいとは、厳密に等しい場合だけではなく、各サブバッファ層の半値幅(2μm)の範囲内で等しい場合を含む。
第1バッファ層15aと、第2バッファ層15b中の第1バッファ層15aと接する第1サブバッファ層15b1は、それぞれのピーク濃度となる深さの差が小さい。この特徴は、互いの不純物プロファイルを安定化させる観点と、第1サブバッファ層15b1の形成にあたりプロトン(H+)の通過領域に結晶欠陥の多いP層37が形成されることを抑制する観点からで、第1バッファ層15aと第1サブバッファ層15b1における不純物濃度のピーク位置の間隔(ΔSa,b1)を、第2バッファ層15bの隣接する各サブバッファ層15b1〜15bnにおける不純物濃度のピーク位置の間隔(ΔSb1,b2,ΔSb2,b3,…,ΔSb(n−1),bn)よりも小さくする必要がある。
第2バッファ層15bを構成する各サブバッファ層15b1〜15bnの活性化後の不純物プロファイルは、一方主面から他方主面の方向に、すなわちIGBTであればPコレクタ層16、ダイオードであればN+カソード層17またはPカソード層18の方向へ裾を引く特徴を持つ。このような不純物プロファイルを形成することで、デバイス動作時に主接合からPコレクタ層16、N+カソード層17またはPカソード層18側へ伸びる空乏層の伸張スピードを、各サブバッファ層15b1〜15bnにおいて緩やかにすることができる。これにより、デバイスの動的動作時に残留キャリアプラズマ層に加えて空乏層の伸びを制御し、図45に示すように動的動作時の電界強度分布の制御性を向上させ、ターンオフ動作の制御性や破壊耐量向上を実現する。そのためには、Nバッファ層15は以下の条件b)〜d)を満たす必要がある。
b)第2バッファ層15bを構成する各サブバッファ層15b1〜15bnにおいて、ΔSb1,b2=ΔSb2,b3…=ΔSb(n−1),bnとする。
c)第1バッファ層15aと第2バッファ層15bとの間で、ΔSa,b1<ΔSb1,b2とする。
d)図33および図50より、第2バッファ層15bを構成する各サブバッファ層15b1〜15bnの不純物プロファイルは、IGBTであればPコレクタ層16、ダイオードであればN+カソード層17またはPカソード層18の方向へ裾を引く不純物プロファイルとする。
e)条件d)は、少なくとも第2サブバッファ層15b2以降の主接合側に位置する2つの以上のサブバッファ層15b2〜15bnの不純物プロファイルに適用する。
図50,51から、本発明の第2構造は、図42〜44,47に示すようなダイオードの種々の性能を満足するには、第2バッファ層15bの構造パラメータ以外に、上記条件a)〜e)を満足する必要がある。
以上から、図33に示す不純物プロファイルの特徴を有する本発明のNバッファ層15である第1構造および第2構造は、図42〜44,47で示す第2バッファ層15bの構造パラメータを設定すること、第2構造では加えて上記条件a)〜e)を満足することにより、種々の性能を満足するバランスの取れたダイオードを実現する。その上で、従来構造1に対し、ダイオードのスナッピーリカバリー動作時の巨大テール電流を抑制する作用により、安全動作温度を拡大させる効果を示す。
<実施の形態2>
実施の形態2では、図32に示すRFCダイオードのNバッファ層15に、実施の形態1で述べた種々の構造パラメータと条件a)〜e)を適用したときの、ダイオード性能の結果(図52〜図60)を説明する。
図52〜54は、耐圧1200VクラスのRFCダイオードのスナッピーリカバリー動作のNバッファ層15依存性を示している。−20℃でのスナッピーリカバリー動作時の波形は、図49に示したとおりである。図52,53は、それぞれVCC=1000Vにおける動作温度とVsnap−offおよびQRRとの関係を示している。図54は、−20℃でのQRRとVCCとの関係を示している。図52〜54において、第1構造の特性を黒三角、第2構造の特性を黒丸でプロットし、各プロットを実線L54、L55で接続している。また、従来構造1の特性を白丸でプロットし、各プロットを点線L56で接続している。また、バツ印はデバイスが破壊したポイントを示している。
図52,53に示すように、従来構造1では−20℃でデバイスが破壊されるが、第1構造および第2構造では−60℃の低温でも正常な動作が行われることがわかる。なお、従来構造1が−20℃で破壊する際には、巨大なQRR値を示す特徴的なリカバリー動作を示し、図49に示すようにリカバリー動作後半にて巨大なテール電流が発生する。
図54に示すように、従来構造1ではQRRのVCC依存性が大きい。すなわち、従来構造1ではVCCが高いとPNPトランジスタ領域32が動作しやすくなり、破壊に至ると考えられる。一方、第1構造および第2構造では、QRRのVCC依存性が小さい。すなわち、第1構造および第2構造では、VCCが高い条件下でもPNPトランジスタ領域32の動作を抑制する効果がある。このように、第1構造および第2構造では、PNPトランジスタ領域32の動作を抑制する効果により、スナッピーリカバリー動作時の安全動作温度を拡大するという特徴を有している。
従って、図53,54から、QRRの動作温度依存性およびVCC依存性を可能なかぎり小さくなることが、RFCダイオードでのスナッピーリカバリー動作温度範囲を低温側へ拡大し、スナッピーリカバリーモードのSOA(Safe Operating Area、安全動作領域)を改善するための一つの指標となることがわかる。
図55は、耐圧4500VクラスのRFCダイオードにおける175℃でのリーク電流密度JR−逆バイアス電圧VR特性を示している。図55の横軸は逆バイアス電圧VR(V)、縦軸はリーク電流密度JR(A/cm2)を示している。また、図55では点線L57、一点鎖線L58、実線L59がそれぞれ従来構造1、従来構造2、第2構造の特性を示している。
図56は、逆バイアス電圧VRが4500Vのときのリーク電流密度JR(A/cm2)と動作温度(℃)の関係を示しており、点線L60、一点鎖線L61、実線L62がそれぞれ従来構造1、従来構造2、第2構造の特性を示している。図56における動作温度が175℃のときのJRは、図55におけるVR=4500のときのJRと一致する。
図55より、従来構造1ではVRが約2500Vにおいてデバイス自身の発熱により電圧を保持できなくなり、領域A33で示す熱暴走現象が発生する。一方、第2構造では、RFCダイオードに内蔵するPNPトランジスタ領域32の増幅率αpnpが下がり、オフ時のリーク電流を低減するため、VR×JRで示されるオフロスを小さくし、オフ時のチップ自身の発熱量を低減することができる。したがって、第2構造は従来構造1と異なり熱暴走せず、175℃でもオフ時の電圧保持能力を有する。
さらに、図56より、第2構造は従来構造1よりもオフ時のリーク電流が小さく、低オフロス化となることが分かる。つまり、第2構造ではパワー半導体自身の発熱量を抑制するため、パワー半導体を搭載するパワーモジュールの熱設計面から発熱を抑える効果を示す。
図57〜60は、耐圧4500VクラスのRFCダイオードのスナッピーリカバリー動作におけるNバッファ層15依存性を示している。図57は、−20℃でのリカバリー波形であり、その他のスイッチング条件は、VCC=3600V、JF=0.1JA、dj/dt=580A/cm2μs、dV/dt=32000V/μs、Ls=2.0μHである。図57の横軸は時間(×10−6秒)、縦軸はアノード−カソード間電圧VAK(V)およびアノード電流密度JA(A/cm2)をそれぞれ示している。従来構造1のVAKを細い実線L63で、JAを細い点線L64でそれぞれ示している。また、従来構造2のVAKを中程度の太さの実線L65でJAを中程度の太さの点線L66で、それぞれ示している。また、第2構造のVAKを太い実線L67で、JAを太い点線L68で、それぞれ示している。
図57より、従来構造1および従来構造2ではリカバリー動作の後半に巨大なテール電流が発生し、特に従来構造1ではリカバリー動作の途中で破壊に至ることが分かる。一方、第2構造では、図44に示した耐圧1200Vクラスのダイオードの場合と同様、耐圧4500Vクラスのダイオードにおいても巨大なテール電流を抑制し、遮断していることが分かる。
図58は、25℃でのVsnap−offとVCCとの関係を示している。図58の横軸がVCC(V)、縦軸がVsnap−off(V)をそれぞれ示している。図59は、25℃でのQRRとVCCとの関係を示している。図59の横軸がVCC(V)、縦軸がQRR(×10−6C/cm2)をそれぞれ示している。図60は、VCC=3600VにおけるQRRと動作温度との関係を示している。図60の横軸が動作温度(℃)、縦軸がQRR(×10−6C/cm2)をそれぞれ示している。また、図60中のバツ印はデバイスの破壊ポイントを示している。図58〜図60において、白丸と点線L69が従来構造1、白三角と点線L70が従来構造2、黒丸と実線L71が第2構造の特性をそれぞれ示している。
図58,59から、従来構造1,2は第2構造に比べてVsnap−offは低いものの、QRRのVCC依存性が大きいことが分かる。また、図60に示すように従来構造1では、動作温度の低下と共にQRRが大きくなり、−20℃でデバイスが破壊される。耐圧1200VクラスのRFCダイオードの結果を含め、スナッピーリカバリー動作時の動作温度範囲を拡大する観点から、QRRの動作温度依存性およびVCC依存性は可能なかぎり小さい方が良い。目標とする挙動を示すのは、本発明のNバッファ層15である第1構造および第2構造である。
以上のように、本発明の第1構造および第2構造は、前述のRFCダイオードの特徴であるリカバリー動作終焉でのsnap−off現象およびその後の発振現象を抑制する効果を保持しながら、リカバリー動作中にRFCダイオードを構成するPNPトランジスタ領域32の動作を抑制することにより低QRR化を実現し、バランスの取れたRFCダイオードの動作を保証する。その結果、スナッピーリカバリー動作時の安全動作温度を拡大、すなわちスナッピーリカバリーモードでのSOAを拡大させ、破壊耐量の向上を実現する。
<実施の形態3>
実施の形態3では、図31に示すPINダイオードのNバッファ層15に、実施の形態1で述べた種々の構造パラメータと条件a)〜e)を適用したときの、ダイオード性能の結果図61〜図63)を説明する。
図61〜図63にダイオード性能を示す評価デバイスは、耐圧4500VクラスのPINダイオードである。図61〜図63には比較のために従来構造1,2のダイオード性能も示しており、この従来構造1,2の不純物プロファイルは既に図33で示している。また、図61〜図63のバツ印はデバイスの破壊ポイントを示している。
図61は、耐圧4500VクラスのPINダイオードの25℃でのスナッピーリカバリー波形を示している。その他のスイッチング条件は、VCC=3600V、JF=0.1JA、dj/dt=280A/cm2μs、dV/dt=23000V/μs、Ls=2.0μHである。図61の横軸は時間(×10−6秒)を、縦軸はアノード−カソード間電圧VAK(V)およびアノード電流密度JA(A/cm−2)をそれぞれ示している。従来構造1のVAKを細い実線L72で、JAを細い点線L73でそれぞれ示している。また、従来構造2のVAKを中程度の太さの実線L74でJAを中程度の太さの点線L75で、それぞれ示している。また、第2構造のVAKを太い実線L76で、JAを太い点線L77で、それぞれ示している。
PINダイオードはRFCダイオードに比べ、リカバリー動作の後半でNバッファ層15のカソード側に残留キャリアプラズマ層が枯渇しやすいため、リカバリー動作時のsnap−off現象の抑制効果が小さい。その結果、図61に示すように、従来構造1,2ではsnap−off現象が発生し、特に従来構造1の構造ではsnap−off現象後にデバイス破壊に至る。ただし、第2構造を用いるPINダイオードでは、N−ドリフト層14と第nサブバッファ層15bnとの接合部付近の残留キャリアプラズマ層の影響により、リカバリー動作時に主接合から伸びる空乏層の伸長スピードが第2バッファ層15b内で低下し、従来構造に比べてsnap−off現象が発生したとしてもVsnap−offが小さくなる。すなわち、図35の領域A11´および図37の領域A12´に示すように、第2構造では第2バッファ層15bにON状態から存在するキャリアプラズマ層がリカバリー動作時にも残留しており、これにより電界強度分布が制御されてsnap−offポイントが遅延され、結果としてデバイス破壊を回避できる。
図62は、25℃でのVsnap−offとVCCとの関係を示している。図62の横軸はVCC(V)を示し、縦軸はVsnap−off(V)を示している。図63は、25℃でのQRRとVCCとの関係を示している。図63の横軸はVCC(V)を示し、縦軸はQRR(×10−6/cm2)を示している。図62および図63において、従来構造1の特性を白丸と点線L78で、従来構造2の特性を白三角と点線L79で、第2構造の特性を黒丸と実線L80で、それぞれ示している。
図62より、PINダイオードにおいても第2構造を採用することにより、従来構造1ではデバイス破壊が生じる電圧でもデバイス破壊を回避し、スナッピーリカバリー動作時の破壊耐量が向上することが分かる。その上、第2構造のNバッファ層15は、従来構造1,2と比較してVsnap−offのVCC依存性が低く、高VCC側での高破壊耐量化に対し最も効果的であることが分かる。
図63より、第2構造は従来構造1,2よりもQRRのVCC依存性が小さいことが分かる。したがって、第2構造ではPINダイオードのスナッピーリカバリー動作時の破壊耐量が向上する。以上のように、本発明の第1構造および第2構造は、PINダイオードにおいても破壊耐量を向上させる効果を示す。
<実施の形態4>
実施の形態4では、図30に示すトレンチゲート構造のIGBTのNバッファ層15に、実施の形態1で述べた種々の構造パラメータと条件a)〜e)を適用したときの、IGBT性能の結果(図64〜図71)を説明する。
図64〜図71は、耐圧6500VクラスのIGBTの性能を示している。なお、IGBTのNバッファ層15以外の各層のパラメータは以下の通りである。
Pベース層9は、ピーク不純物濃度が1.0×1016〜1.0×1018cm−3、深さはN+エミッタ層7より深くN層11より浅くに設定される。
N層11は、ピーク不純物濃度が1.0×1015〜1.0×1017cm−3、深さはPベース層9より0.5〜1.0μm深くに設定される。
N+エミッタ層7は、ピーク不純物濃度が1.0×1018〜1.0×1021cm−3、深さは0.2〜1.0μmに設定される。
P+層8は、表面不純物濃度:1.0×1018〜1.0×1021cm−3、深さはN+エミッタ層7と同じあるいは深くなるように設定される。
Pコレクタ層16は、表面不純物濃度が1.0×1016〜1.0×1020cm−3に設定され、深さは0.3〜0.8μmに設定される。
図64〜66は、耐圧6500VクラスのIGBTの誘導負荷状態でのターンオフ動作波形を示している。図64はVCC=4600Vと高VCC条件下でのターンオフ動作波形を、図65はLS=5.8μHと高LS条件下でのターンオフ動作波形を、図66は−60℃と低温条件下でのターンオフ動作波形を、それぞれ示している。図64〜図66はいずれも横軸が時間(×10−6秒)を、縦軸がコレクタ−エミッタ間電圧VCE(V)およびコレクタ電流密度JC(A/cm2)を示している。また、図64〜図66において従来構造1のVCEを細い実線L81で、JCを細い点線L82でそれぞれ示している。また、第2構造のVCEを太い実線L83で、JCを太い点線L84で、それぞれ示している。
図64〜図66の領域A34,35,36に示すように、従来構造1ではsnap−off現象が発生している。図64中のVCE(surge)は、ターンオフ動作におけるサージ現象もしくはsnap−off現象時の最大VCE値である。また、同じグラフ中の従来構造1と第2構造のオン電圧VCE(sat)は、ほぼ同じである。図64〜図66から、第2構造では、IGBTのターンオフ動作に対し厳しい回路条件下でも、ターンオフ動作終焉時のdjC/dtが小さくなり、その結果snap−off現象を抑制していることがわかる。実際のターンオフ動作終焉時のdjC/dtは、例えば図65の条件の場合、従来構造1の3.49×107A/cm2secに対して第2構造では1.40×107A/cm2secと小さくなっている。
図67は、VCE(surge)とVCE(sat)との関係を従来構造1,2および第2構造について示している。横軸がVCE(sat)を示し、縦軸がVCE(surge)を示している。その他の誘導負荷ターンオフスイッチング条件は、JC=41.2A/cm2、VG=15V、温度25℃、VCC=4600V、LS=2.8μHである。図67では、従来構造1の特性を白丸、従来構造2の特性を白三角、第2構造の特性を黒丸でそれぞれプロットしている。
図67において、横軸のVCE(sat)が大きくなることは、図30のIGBTにおいてPコレクタ層16が低濃度化していることを意味する。つまり、横軸のVCE(sat)が大きくなる方向では、IGBTのターンオフ動作時にコレクタ側のキャリアプラズマ層が低濃度化しているため、ターンオフ時のVCE(surge)が高くなり、snap−off現象が発生しやすくなる。図67より、第2構造では、従来構造1,2に比べて同じVCE(sat)値に対してVCE(surge)値が小さい傾向がある。その上、第2構造は、従来構造1よりもVCE(surge)のVCE(sat)依存性が小さい。つまり、第2構造では、IGBTのターンオフ動作時にコレクタ側のキャリアプラズマ層濃度が低濃度化しても、図37のA12´領域に示すように残留キャリアプラズマ層が存在するため、VCE(surge)上昇やsnap−off現象を抑制する効果が得られる。
図68は150℃におけるコレクタ−エミッタ間リーク電流密度JCESとコレクタ−エミッタ間電圧VCESとの関係を、従来構造1,2および第2構造について示している。図68において比較する3つのサンプルのON電圧はほぼ同じである。図68の横軸はVCES(V)を、縦軸はJCES(A/cm2)をそれぞれ示している。また、従来構造1の特性を点線L85、従来構造2の特性を一点鎖線L86、第2構造の特性を実線L87でそれぞれ示している。
図68より、第2構造は従来構造1に比べてオフ時のリーク電流JCESが低下していることが分かる。これは、第2構造ではIGBTに内蔵するPNPトランジスタの増幅率αpnpが低下するためである。これにより、第2構造では低オフロス化となり、オフ時のチップ自身の発熱量の低減が可能となる。
図69は、無負荷短絡状態での短絡エネルギーESCと動作温度との関係を、従来構造1、従来構造2および第2構造について示した図である。ただし、第2構造については、(Cb,p)max≦1.0×1015cm−3および(Cb,p)max>1.0×1015cm−3の2つの場合の特性を示す。前者を黒丸でプロットし実線L88で接続し、後者を白丸でプロットし実線L89で接続する。また、従来構造1の特性は白丸でプロットし点線L90で接続、従来構造2の特性は白三角でプロットし点線L90で接続する。
図69より、第2構造において(Cb,p)max≦1.0×1015cm−3とすると、従来構造1,2と比較して最もESC値が大きくなることが分かる。但し、第2構造でも(Cb,p)max>1.0×1015cm−3とすると、短絡状態の遮断能力が極端に低下し、IGBTの短絡特性が保証されないことが分かる。このように、第2構造では(Cb,p)maxが短絡状態の遮断能力に影響を与えている。
この影響のメカニズムを、図70に示すターンオフ動作波形から解明する。図70は、耐圧6500Vクラスのトレンチゲート構造IGBTの125℃における無負荷短絡状態でのシミュレーションによるターンオフ動作波形を示している。図70の横軸は時間(×10−6/秒)を、縦軸はVCE(V)およびJC(A/cm2)を示す。そして、図70において実線L92がVCEを、一点鎖線L93がJCを示す。
図71は図70中に示す解析ポイントAP2におけるデバイス内部のキャリア濃度分布を示している。図71において横軸は正規化された深さを示し、横軸の0、1.0はそれぞれ図30のA,Bに対応する。なお、図30のAはMOSトランジスタ部の表面であり、BはPコレクタ層16の表面を示している。また、図71において縦軸はキャリア濃度(cm−3)と電界強度(×103V/cm)を示している。図71において、(Cb,p)max≦1.0×1015cm−3のときの電子濃度を細い実線L94、正孔濃度を太い実線L95、電界強度を中程度の太さの実線L96でそれぞれ示す。また、(Cb,p)max>1.0×1015cm−3のときの電子濃度を細い点線L97、正孔濃度を太い点線L98、電界強度を中程度の太さの点線L99でそれぞれ示す。
図71より、第2バッファ層の最大ピーク不純物濃度が(Cb,p)max>1.0×1015cm−3と高くなる条件下では、短絡状態のデバイス内部の電界強度が主接合部、すなわちPベース層9とN−ドリフト層14との接合部ではなく、第1バッファ層15aと第2バッファ層15bとの接合部(Xj,a)において高くなるという特異な分布を示し、電界強度分布のアンバランス化が生じていることが分かる。これは、第2バッファ層15bの残留キャリアプラズマ層濃度が低下することによる。第2バッファ層15bの残留キャリアプラズマ層濃度が低下することは、図37のA12´領域に示す第2バッファ層15bの役割が果たせなくなることも意味している。
電界強度分布のアンバランス化が発生すると、N−ドリフト層14とNバッファ層15との接合部付近、もしくはNバッファ層15中において局所的に発熱する箇所が生じるため、IGBTは熱破壊に至り短絡状態の遮断能力が低下する。つまり、このようなデバイス内部状態になることが、図69に示す短絡状態の遮断能力が極端に低下する原因である。
以上に示したように、図33に示す不純物プロファイルの特徴を有するNバッファ層15を持つIGBTは、安定的な耐圧特性、オフ時の低リーク電流による低オフロス化、ターンオフ動作の制御性向上、無負荷状態でのターンオフ遮断能力の大幅な向上を実現する。さらに、本発明のNバッファ層15の第2バッファ層15bを形成する際、N型拡散層を形成する不純物が深さ方向のみならず横方向にも拡散するという特徴を有する。その結果、Nバッファ層15の形成時の特徴およびウエハプロセス中の悪影響に起因するNバッファ層15の部分的な未形成領域が生じず、IGBTおよびダイオードチップの不良率増加を抑制する効果を示す。
実施の形態4では、図30に示すIGBTに対する本発明の適用例を説明した。しかし、本発明は、ダミー電極を有さず全てのゲート電極13がゲート電位であるIGBT(例えば特許第5908524号公報の図66)、隣り合うゲート電極13間の拡散層の中でN層11が存在しないIGBT(例えば特許第5908524号公報の図1)、MOSトランジスタ部のゲート構造が平面ゲート構造であるIGBT(例えば特許第5908524号公報の図79〜52)にも適用可能であり、同様な効果が得られる。
<実施の形態5>
実施の形態5の半導体装置は、図4に示すパワー半導体の構成要素と実施の形態1から実施の形態4に示す特徴的なNバッファ層15との関係により、IGBT及びダイオードのターンオフ時の遮断能力のさらなる向上を図っている。
図72〜図83は、実施の形態5の半導体装置における第1〜第12の態様を示す断面図である。これらの断面は図4のA1−A1断面に相当する。第1、第2、第9及び第11の態様はIGBT(図1、図30)の改良であり、第3の態様はPINダイオード(図2、図31)の改良であり、第4〜第8、第10および第12の態様はRFCダイオード(図3、図32)の改良である。
以下、図1〜図3および図30〜図32と同一の構成部分に適宜、同一符号を付して説明を省略するとともに、特徴部分を中心に説明する。
図72で示す第1の態様では、図1及び図30に示すIGBTと比較して、活性セル領域R1の周辺領域である中間領域R2及び終端領域R3にPコレクタ層16を形成せず、Pコレクタ層16が形成されない領域にNバッファ層15を延長して形成していることを特徴としている。すなわち、中間領域R2及び終端領域R3において、コレクタ電極23CはNバッファ層15と接合してNバッファ層15上に設けられる。
図73に示す第2の態様では、図1及び図30に示すIGBTと比較して、活性セル領域R1の周辺領域である中間領域R2及び終端領域R3にPコレクタ層16を形成することなく、Pコレクタ層16eを形成していることを特徴としている。なお、Pコレクタ層16eはPコレクタ層16よりも表面濃度が低濃度に設定される。
図74に示す第3の態様では、図2および図31に示すPINダイオードと比較して、周辺領域である中間領域R2及び終端領域R3にN+カソード層17を形成せず、Pコレクタ層16が形成されない領域にNバッファ層15を延長して形成していることを特徴としている。すなわち、中間領域R2及び終端領域R3において、カソード電極23KはNバッファ層15と接合してNバッファ層15上に設けられる。
図75に示す第4の態様では、図3および図32に示すRFCダイオードと比較して、周辺領域である中間領域R2及び終端領域R3にはN+カソード層17(第1部分活性層)を形成せず、Pカソード層18(第2部分活性層)を形成していることを特徴としている。
図76に示す第5の態様では、図3および図32に示すRFCダイオードと比較して、周辺領域である中間領域R2及び終端領域R3にPカソード層18を形成せず、Pカソード層18が形成されない領域にNバッファ層15を延長して形成していることを特徴としている。すなわち、中間領域R2及び終端領域R3において、カソード電極23KはNバッファ層15と接合してNバッファ層15上に設けられる。
図77に示す第6の態様では、図3および図32に示すRFCダイオードと比較して、周辺領域である中間領域R2及び終端領域R3では、Pカソード層18(第2部分活性層)を形成せずN+カソード層17(第1部分活性層)を形成していることを特徴としている。
図78に示す第7の態様では、図75に示す第4の態様のRFCダイオードと比較して、中間領域R2のPカソード層18に代えてN+カソード層17(第1部分活性層)を形成していることを特徴としている。
図79に示す第8の態様では、図2および図31に示すPINダイオードと比較して、中間領域R2及び終端領域R3にかけてPカソード層18(第2部分活性層)を形成していることを特徴としている。
図80で示す第9の態様では、図72に示すIGBTと比較して、終端領域R3のN−ドリフト層14内の一方主面側に、P領域22と接続するP領域22bと、フローティング状態の複数のP領域22cとを形成していることを特徴としている。
図81で示す第10の態様では、図75に示すRFCダイオードと比較して、終端領域R3のN−ドリフト層14の一方主面側に、P領域22と接続するP領域22bと、フローティング状態の複数のP領域22cとを形成していることを特徴としている。
図82で示す第11の態様では、図80に示すIGBTと比較して、複数のP領域22cがフローティング状態ではなく、パッシベーション膜20とコンタクト状態にあることを特徴とする。
図83で示す第12の態様では、図81に示すRFCダイオードと比較して、複数のP領域22cがフローティング状態ではなく、パッシベーション膜20とコンタクト状態にあることを特徴とする。図80〜83の終端領域R3の構造の特徴およびその効果は、国際公開第2015/114748号および特願2015−230229号に示されている。
このように、実施の形態5の第1〜第10の態様は、IGBT、PINダイオードおよびRFCダイオードにおいて、活性セル領域R1、中間領域R2及び終端領域R3でコレクタ電極23C又はカソード電極23Kと接する活性層に相当する領域の構造を変えていることを特徴としている。
したがって、第1〜第10の態様は、IGBT、PINダイオードおよびRFCダイオードにおいて、オン状態から、中間領域R2および終端領域R3のコレクタ側またはカソード側からのキャリア注入を抑制するような構造となっている。
その結果、実施の形態3の第1〜第10の態様は、ターンオフ動作時に中間領域R2に存在する主接合であるPN接合部の電界強度を緩和させ、局所的な電界強度の上昇を抑制し、インパクトイオン化による電流集中に起因する局所的な温度上昇による熱破壊を抑制する作用(熱破壊抑制作用)がある。
本現象のメカニズムおよび効果の詳細は、IGBTに関しては、特許第5708803号公報、特許第5701447号公報、国際公開第2015/114747号、ダイオードに関しては特開2014−241433号公報に記載されている。
図84は、耐圧3300Vクラスで図73に示す第2の態様のIGBTの逆バイアス安全動作領域(Reverse Bias Safe Operating Area:RBSOA)を示している。図84の横軸は電源電圧VCC(V)で、縦軸はターンオフ時の最大遮断電流密度JC(break)(A/cm2)である。図84の実線L100,101は、図33に示す不純物プロファイルのNバッファ層15(第2構造)を採用した場合の特性を示し、点線L102は従来のNバッファ層(従来構造1)を採用した場合の特性を示している。なお、150℃における第2構造の特性を黒丸と実線L100で、175℃における第2構造の特性を黒三角と実線L101で、それぞれ示している。図84に示されたグラフ線の内側が安全動作領域(SOA)である。
図84より、第2の態様のIGBTにおいて、Nバッファ層15が第2構造の場合は、Nバッファ層15が従来構造1の場合に比べて、RBSOAが高JC(break)かつ高VCCサイドへ拡大していることが分かる。つまり、第2構造によりIGBTのRBSOAが格段に向上する。
図85は、耐圧6500Vクラスで図75に示す第4の態様のRFCダイオードのリカバリーSOAを示している。図85の横軸はVCC(V)を示し、縦軸はリカバリー動作時の最大遮断dj/dtであるmax.dj/dtおよび最大パワー密度を示している。Nバッファ層15が従来構造1である場合の特性を、max.dj/dtについて白三角で、最大パワー密度について黒三角でそれぞれプロットしている。また、Nバッファ層15が第2構造である場合の特性を、max.dj/dtについて白丸と実線L103で、最大パワー密度について黒丸と実線L104でそれぞれ示している。
図85中のグラフ線の内側がSOAである。図より、本発明の第2構造のNバッファ層15を有する第4の態様のRFCダイオードは、従来構造1のNバッファ層を有するRFCダイオードに比べて、リカバリーSOAがmax.dj/dtおよび最大パワー密度ともに大きくなるサイドへ拡大していることが分かる。つまり、第2構造によってRFCダイオードのリカバリーSOAが格段に向上する。
図84,85より、実施の形態3の第1の態様におけるIGBT、および第4の態様におけるRFCダイオードにおいて、Nバッファ層15に第1構造または第2構造を採用することにより、従来構造よりも大幅にターンオフ時のSOAが拡大し、本発明の目的の1つであるターンオフ遮断能力の大幅な向上を実現することが分かる。実施の形態3の他の態様のIGBTおよびダイオードについても、Nバッファ層15に第1構造または第2構造を採用することによりそれぞれ図84および図85に示すのと同様な効果が得られる。また、図80〜図83に示すような終端領域R3でも、活性領域R1と中間領域R2から終端領域R3にて電極23と接する縦構造は、図72または図75と同じ構造であるため、IGBTまたはダイオードへのターンオフ時のSOAに関して、Nバッファ層15に第1構造または第2構造を用いることで、図84または図85と同様の効果が得られる。
<実施の形態6>
本実施の形態では、実施の形態1で説明した第1構造または第2構造におけるNバッファ層15の、特に第2バッファ層15bの不純物プロファイルを安定的に製造する方法について説明する。
図86は、実施の形態1〜5で説明したIGBT、PINダイオード、およびRFCダイオードの製造工程として、検討したプロセスA〜Eを示す。図86に示す表の第1行にはウエハ表面部の保護膜形成、ウエハの厚み制御、第2バッファ層(プロトン導入)、第2バッファ層(アニール)、第1バッファ層(イオン種導入、アニール)、第2バッファ層(プロトン導入)、活性層形成、第2バッファ層(プロトン導入)、第2バッファ層(アニール)、コレクタ電極またはカソード電極の形成、第2バッファ層(プロトン導入、アニール)という工程を示している。これらの工程は、図5〜図17に示すIGBTの製造工程のうち図16および図17に示す工程、または図18〜図26に示すダイオードの製造工程のうち図25又は図26に示す工程において想定される代表的な工程であり、上の列から下の列への順で実施される。図86において“○”と示されている工程は、各プロセスA〜Eでサンプル試作時に実施される工程である。なお、「第2バッファ層(プロトン導入)」は、第2バッファ層を形成するためのプロトンの導入工程を表し、「第2バッファ層(アニール)」は、第2バッファ層を形成するために導入したプロトンをアニール処理で活性化させる工程を表している。
すなわち、プロセスAでは、ウエハ表面部の保護膜形成、ウエハの厚み制御、第1バッファ層の形成(イオン種(第1イオン)導入、アニール)、第2バッファ層の形成(プロトン(第2イオン)導入)、活性層(Pコレクタ層16、N+カソード層17、Pカソード層18)の形成、第2バッファ層の形成(アニール)、裏面側電極(コレクタ電極又はカソード電極)の形成、をこの順で実施する。
また、プロセスBでは、ウエハ表面部の保護膜形成、ウエハの厚み制御、第2バッファ層の形成(プロトン(第2イオン)導入)、第1バッファ層の形成(イオン種(第1イオン)導入、アニール)、活性層(Pコレクタ層16、N+カソード層17、Pカソード層18)の形成、第2バッファ層の形成(アニール)、裏面側電極(コレクタ電極又はカソード電極)の形成、をこの順で実施する。
また、プロセスCでは、ウエハ表面部の保護膜形成、ウエハの厚み制御、第2バッファ層の形成(プロトン(第2イオン)導入)、第2バッファ層の形成(アニール)、第1バッファ層の形成(イオン種(第1イオン)導入、アニール)、活性層(Pコレクタ層16、N+カソード層17、Pカソード層18)の形成、裏面側電極(コレクタ電極又はカソード電極)の形成、をこの順で実施する。
また、プロセスDでは、ウエハ表面部の保護膜形成、ウエハの厚み制御、第1バッファ層の形成(イオン種(第1イオン)導入、アニール)、活性層(Pコレクタ層16、N+カソード層17、Pカソード層18)の形成、第2バッファ層の形成(プロトン(第2イオン)導入)、第2バッファ層の形成(アニール)、裏面側電極(コレクタ電極又はカソード電極)の形成、をこの順で実施する。
また、プロセスEでは、ウエハ表面部の保護膜形成、ウエハの厚み制御、第1バッファ層の形成(イオン種(第1イオン)導入、アニール)、活性層(Pコレクタ層16、N+カソード層17、Pカソード層18)の形成、裏面側電極(コレクタ電極又はカソード電極)の形成、第2バッファ層の形成(プロトン(第2イオン)導入、アニール)、をこの順で実施する。
図87は、プロセスA〜Dで作成された、Nバッファ層15およびN−ドリフト層14の不純物プロファイルを示している。但し、図87に不純物プロファイルを示すサンプルでは、第2サブバッファ層15b2〜第nサブバッファ層15bnを形成しておらず、Nバッファ層15については第1バッファ層15aと第2バッファ層15bの第1サブバッファ層15b1の不純物プロファイルのみが示されている。図87の横軸は深さ(×10−6m)を示し、縦軸はキャリア濃度(cm−3)を示している。図87では、プロセスAの特性を1点鎖線L105、プロセスBの特性を実線L106、プロセスCの特性を点線L107、プロセスDの特性を2点鎖線L108でそれぞれ示している。また、図87の横軸に沿って付された数字は、デバイスの構成要素の参照符号を示している。
図87より、プロトンをSiへ導入する工程が第1バッファ層15aの形成工程より前にあるプロセスB,Cでは、第1サブバッファ層15b1の不純物プロファイルが不安定化し、第1サブバッファ層15b1の不純物濃度が低下していることが分かる。プロトンのドナー層は、プロトンをSiへ導入する時に生じる空孔欠陥に水素原子および酸素原子が結合して複合欠陥と水素が結合し、アニーリングにより複合欠陥の密度が増加し形成される。つまり、プロセスB,Cでは、プロトンをSiへ導入する時に形成される複合欠陥が第1バッファ層15aを形成する際のアニーリング時に回復するため、ドナー化が抑制され、第1サブバッファ層15b1の不純物プロファイルの不安定化および低濃度化につながると考えられる。
一方、プロセスA,Dでは、プロトンをSiへ導入する工程が第1バッファ層15aの形成工程より後に位置するため、プロセスB,Cで発生しているようなプロトンをSiへ導入する時に形成される複合欠陥の回復現象が発生しない。従って、第2バッファ層15bを形成するためのアニーリング工程でドナー化が促進され、第1サブバッファ層15b1において安定した不純物プロファイルと十分な不純物濃度を得ることができる。
図87にはプロセスEによるNバッファ層15およびN−ドリフト層14の不純物プロファイルが示されていない。しかし、プロセスEはプロセスA,Dと同じく、第1バッファ層15aの形成工程以降にプロトンをSiへ導入する工程があるため、第1サブバッファ層15b1の不純物プロファイルはプロセスA,Dとほぼ同じになると考えられる。
プロセスEでは、裏面側電極の形成後に、第2バッファ層15bを形成する。ここで、裏面側電極が複数のメタル(例えば、Al/Mo/Ni/Au,AlSi/Ti/Ni/Au,Ti/Ni/Auなど)により構成される場合は、Pコレクタ層16、N+カソード層17又はPカソード層18と接する裏面金属を構成するメタル(例えば、Al、AlSiまたはTiなど)を形成した後に第2バッファ層15bを形成し、その後、裏面側電極を構成する残りのメタル(例えば、Mo/Ni/Au、Ti/NI/Au、NI/Auなど)を形成しても良い。
プロセスB,Cで形成するNバッファ層15は、第1サブバッファ層15b1において不安定かつ低濃度な不純物プロファイルとなるため、本発明の効果の実現を阻害し、デバイス特性のバラツキ増加等の悪影響を発生する。従って、Nバッファ層15の第2バッファ層15bを構成する各サブバッファ層15b1〜15bnにおいて安定した不純物濃度プロファイルと十分な不純物濃度を得るためには、第1バッファ層15aの形成より後でプロトンをSiへ導入する必要がある。これにより、実施の形態1〜4に示した本発明のNバッファ層15の有効な効果を実現することが可能となる。なお、実施の形態1〜4で説明した本発明の第1構造および第2構造のNバッファ層15は、プロセスAにより作成されたものである。
<実施の形態7>
本実施の形態は、上述した実施の形態1〜5にかかる半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態7として、三相のインバータに本発明を適用した場合について説明する。
図88は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図88に示す電力変換システムは、電源100、電力変換装置200、負荷300から構成される。電源100は、直流電源であり、電力変換装置200に直流電力を供給する。電源100は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはAC/DCコンバータで構成することとしてもよい。また、電源100を、直流系統から出力される直流電力を所定の電力に変換するDC/DCコンバータによって構成することとしてもよい。
電力変換装置200は、電源100と負荷300の間に接続された三相のインバータであり、電源100から供給された直流電力を交流電力に変換し、負荷300に交流電力を供給する。電力変換装置200は、図88に示すように、直流電力を交流電力に変換して出力する主変換回路201と、主変換回路201を制御する制御信号を主変換回路201に出力する制御回路203とを備えている。
負荷300は、電力変換装置200から供給された交流電力によって駆動される三相の電動機である。なお、負荷300は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置200の詳細を説明する。主変換回路201は、スイッチング素子と還流ダイオードを備えており(図示せず)、スイッチング素子がスイッチングすることによって、電源100から供給される直流電力を交流電力に変換し、負荷300に供給する。主変換回路201の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路201は2レベルの三相フルブリッジ回路であり、6つのスイッチング素子とそれぞれのスイッチング素子に逆並列された6つの還流ダイオードから構成することができる。主変換回路201は半導体モジュール202により構成される。主変換回路201の各スイッチング素子と各還流ダイオードの少なくともいずれかに、上述した実施の形態1〜5のいずれかに係る半導体装置を適用する。6つのスイッチング素子は2つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相(U相、V相、W相)を構成する。そして、各上下アームの出力端子、すなわち主変換回路201の3つの出力端子は、負荷300に接続される。
また、主変換回路201は、各スイッチング素子を駆動する駆動回路(図示なし)を備えているが、駆動回路は半導体モジュール202に内蔵されていてもよいし、半導体モジュール202とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路201のスイッチング素子を駆動する駆動信号を生成し、主変換回路201のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路203からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号(オン信号)であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号(オフ信号)となる。
制御回路203は、負荷300に所望の電力が供給されるよう主変換回路201のスイッチング素子を制御する。具体的には、負荷300に供給すべき電力に基づいて主変換回路201の各スイッチング素子がオン状態となるべき時間(オン時間)を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するPWM制御によって主変換回路201を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路201が備える駆動回路に制御指令(制御信号)を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路201のスイッチング素子と還流ダイオードとして実施の形態1〜5にかかる半導体装置を適用するため、安定的な耐圧特性、オフ時におけるリーク電流の低減化に伴う低オフロス化、ターンオフ動作の制御性向上、及びターンオフ時の遮断能力の向上を実現することができる。
本実施の形態では、2レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、2レベルの電力変換装置としたが3レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはDC/DCコンバータやAC/DCコンバータに本発明を適用することも可能である。
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器、若しくは非接触器給電システムの電源装置、太陽光発電システム若しくは蓄電システム等のパワーコンディショナー、または自動車、電車、若しくは高速鉄道などの駆動部のシステムに用いることも可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。