JP7271659B2 - 絶縁ゲートパワー半導体装置、およびそのような装置を製造するための方法 - Google Patents
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Description
発明の分野
この発明はパワーエレクトロニクスの分野に関し、より特定的には、請求項1の前文に記載の絶縁ゲートパワー半導体装置、およびそのような絶縁ゲートパワー半導体装置を製造するための方法に関する。
先行技術では、トレンチ絶縁ゲートバイポーラトランジスタ(insulated gate bipolar transistor:IGBT)、またはトレンチパワーMOSFET(metal oxide semiconductor field effect transistor:金属酸化膜半導体電界効果トランジスタ)といった、縦型金属酸化膜半導体(metal oxide semiconductor:MOS)セル設計を利用するいくつかの縦型パワー半導体装置が公知である。
この発明の目的は、オン状態損失を増加させることなく、アバランシェ発生が減少され、および/またはゲート絶縁層から移動される、絶縁ゲートパワー半導体装置を提供することである。
例示的な一実施形態では、強化層の最大ドーピング濃度は、4×1016cm-3~4×1017cm-3の範囲、より例示的には1×1017cm-3~4×1017cm-3の範囲にある。この範囲における比較的高い最大ドーピング濃度により、阻止能力が高いまま、低いオン状態電圧を得ることが可能である。
請求項10に記載の絶縁ゲートパワー半導体装置を製造するための方法では、ゲート絶縁層から保護層を隔てるチャネル層は、ゲート絶縁層を形成するステップの間または後に、第2の導電型の第1のドーパントが基板に拡散されてゲート絶縁層に偏析されることに起因する過補償によって形成される。ここで、過補償とは、チャネル層の区域において、第2の導電率のドーパントの濃度が、第1の導電型のドーパントの濃度によって過補償される(すなわち、第1の導電型のドーパントの濃度が、第2の導電型のドーパントの濃度よりも高くなる)ことを意味する。絶縁ゲートパワー半導体装置を製造するためのそのような方法は、チャネル層を確実に、かつ少ない数のプロセスステップで形成することを可能にする。少ない数のプロセスステップは、たとえば、製造方法を行なうために必要とされる比較的短い時間と、より低い製造コストとをもたらす。
この発明の主題は、添付図面を参照して実施形態の以下の詳細な説明を読めば、当業者には明らかとなるであろう。
図1は、第1の例に従った絶縁ゲートパワー半導体装置を示す。第1の例に従った絶縁ゲートパワー半導体装置は、第1の主面20から、第1の主面20とは反対側の第2の主面27に向かう順に、(n+)型ソース層3と、p型ベース層4と、n型強化層6と、(n-)型ドリフト層5とを含む、トレンチIGBT1aである。ベース層4は、第1のpn接合を形成するためにソース層3と直接接触しており、強化層6は、第2のpn接合を形成するためにベース層4と直接接触している。第1の例に従ったトレンチIGBT1aはさらに、2つの隣り合うトレンチゲート電極7を含み、それらは各々、第1の主面20に配置され、第1の主面20から、第2の主面27に向かう方向に延在する。2つのトレンチゲート電極7の各々は導電ゲート層70を有し、それは、トレンチゲート電極7の側面75および底部76でゲート絶縁層72によって覆われ、そのため、ゲート絶縁層72はゲート層70を、これらのドープ層から、すなわち、ソース層3、ベース層4、強化層6、およびドリフト層5から隔てる。トレンチIGBT1aのエミッタ電極を形成する第1の主電極2が、ソース層3およびベース層4の双方と電気的に接触するように第1の主面20上に配置される。上部ゲート絶縁層74が、第1の主電極2からゲート層70を電気的に絶縁するために、ゲート層70と第1の主電極2との間に配置される。2つの隣り合うトレンチゲート電極7間に横方向に挟まれた区域以外の(第1の主面20と平行な平面上への直角投影の)区域において、上部ゲート絶縁74は、ベース層4から第1の主電極2を隔てるようにベース層4上でさらに延在する。上述の構成により、2つの隣り合うトレンチゲート電極7間に挟まれた縦型MOSセルが形成される。
ゲート電極7は、ストライプ設計のような、すなわち、第1の主面20と平行な平面において短辺と短辺に直交する長辺とを有する、異なる設計を有していてもよい。ソース層3は、ゲート電極7の長辺に沿って配置される。正方形設計、円形設計、環状設計、六角形設計などのような、トレンチゲート電極7のための他の設計も、可能である。装置は2つの隣り合うトレンチゲート電極7を有していてもよく、または、それは3つ以上のトレンチゲート電極7を含んでいてもよい。例示的には、後者の場合、ゲート電極7は、規則的な幾何学的設計で配置される。
Claims (15)
- 絶縁ゲートパワー半導体装置(1b)であって、第1の主面(20)から、前記第1の主面(20)とは反対側の第2の主面(27)に向かう順に複数の層を含み、前記複数の層は、
第1の導電型のソース層(3)を含み、前記第1の導電型はn型またはp型のいずれかであり、前記複数の層はさらに、
第2の導電型のベース層(4)を含み、前記第2の導電型は前記第1の導電型とは異なっており、前記ベース層(4)は、第1のpn接合を形成するために前記ソース層(3)と直接接触しており、前記複数の層はさらに、
第2のpn接合を形成するために前記ベース層(4)と直接接触する前記第1の導電型の強化層(6)と、
前記第1の導電型のドリフト層(5)とを含み、
前記絶縁ゲートパワー半導体装置(1b)はさらに、前記第1の主面(20)に配置され、前記第2の主面(27)に向かう方向に延在する2つの隣り合うトレンチゲート電極(7)を含み、前記2つの隣り合うトレンチゲート電極(7)の各々は導電ゲート層(70)を有し、前記導電ゲート層(70)は、前記2つの隣り合うトレンチゲート電極(7)間に挟まれた縦型MOSセルを形成するために、ゲート絶縁層(72)によって前記ソース層(3)、前記ベース層(4)、前記強化層(6)、および前記ドリフト層(5)から隔てられ、
前記絶縁ゲートパワー半導体装置(1b)はさらに、少なくとも一部が前記2つの隣り合うトレンチゲート電極(7)間の区域に配置された、前記第2の導電型の保護層(8b)を含み、前記保護層(8b)が、前記2つの隣り合うトレンチゲート電極(7)間の前記区域から、前記2つの隣り合うトレンチゲート電極(7)より下の領域へと延在しており、そのため、前記第1の主面(20)と平行な平面上への直角投影において、前記保護層(8b)が前記2つの隣り合うトレンチゲート電極(7)と重なり、
前記保護層(8b)は、前記ゲート絶縁層(72)に沿って延在する前記第1の導電型のチャネル層(60b)によって前記ゲート絶縁層(72)から隔てられており、
前記強化層(6)は、前記2つの隣り合うトレンチゲート電極(7)の間で連続していることを特徴とする、絶縁ゲートパワー半導体装置(1b)。 - 前記保護層(8b)の最大ドーピング濃度は、5×1015cm-3~1×1017cm-3の範囲、または5×1015cm-3~5×1016cm-3の範囲にある、請求項1に記載の絶縁ゲートパワー半導体装置(1b)。
- 前記強化層(6)の最大ドーピング濃度は、前記保護層(8b)の最大ドーピング濃度よりも高い、請求項1または2に記載の絶縁ゲートパワー半導体装置(1b)。
- 前記第1の導電型はn型であり、前記第2の導電型はp型である、請求項1~3のいずれか1項に記載の絶縁ゲートパワー半導体装置(1b)。
- 前記強化層(6)の最大ドーピング濃度は、4×1016cm-3~4×1017cm-3の範囲、または1×1017cm-3~4×1017cm-3の範囲にある、請求項1~4のいずれか1項に記載の絶縁ゲートパワー半導体装置(1b)。
- 前記保護層(8b)は、前記2つの隣り合うトレンチゲート電極(7)間の前記区域において、および、前記第1の主面(20)と平行であり、かつ前記2つの隣り合うトレンチゲート電極(7)を横切る線に沿って、変化のある横方向ドーピングプロファイルを有しており、前記ドーピングプロファイルは、前記2つの隣り合うトレンチゲート電極(7)間の中央区域において第2の導電型ドーパントの最大濃度を有しており、前記2つの隣り合うトレンチゲート電極(7)それぞれに向かって前記最大濃度から前記第2の導電型ドーパントの最小濃度まで減少している、請求項1~5のいずれか1項に記載の絶縁ゲートパワー半導体装置(1b)。
- 前記絶縁ゲートパワー半導体装置は、前記第2の主面(27)上に前記第2の導電型のコレクタ層(9)を有するIGBT(1b)、または前記第2の主面(27)上に前記第2の導電型のコレクタ層と前記第1の導電型の短絡とを交互に有する逆導通IGBT、または前記第2の主面上に前記第1の導電型のドレイン層を有するMOSFETである、請求項1~6のいずれか1項に記載の絶縁ゲートパワー半導体装置(1b)。
- 請求項1~7のいずれか1項に記載の絶縁ゲートパワー半導体装置(1b)を製造するための方法であって、前記方法は、
(a) 第1の主面(20)と、前記第1の主面(20)とは反対側の第2の主面(27)とを有する第1の導電型の基板(10)を提供するステップを含み、前記基板(10)のドーピングレベルは、完成した前記絶縁ゲートパワー半導体装置(1b)における前記ドリフト層(5)のドーピングレベルと同じであり、前記方法はさらに、
(b) 完成した前記絶縁ゲートパワー半導体装置(1b)における前記保護層(8b)を形成するために、第2の導電型の第1のドーパントを前記第1の主面(20)から前記基板(10)に注入するステップと、
(c) 完成した前記絶縁ゲートパワー半導体装置(1b)における前記強化層(6)および前記チャネル層(60b)を形成するために、前記第1の導電型の第2のドーパントを前記第1の主面(20)から前記基板(10)に施して拡散させ、または注入するステップと、
(d) 前記第1の主面(20)から前記基板(10)内に延在する2つの隣り合うトレンチ凹部(78)を形成するステップとを含み、各トレンチ凹部(78)は、トレンチ側面(75)と、トレンチ底部(76)とを有し、前記方法はさらに、
(e) 少なくともステップ(a)、(b)、および(d)を行なった後に、各トレンチ凹部(78)の前記トレンチ側面(75)および前記トレンチ底部(76)上にゲート絶縁層(72)を形成するステップと、
(f) 完成した前記絶縁ゲートパワー半導体装置(1b)における前記ベース層(4)を形成するために、前記第2の導電型の第3のドーパントを前記第1の主面(20)から前記基板(10)に施して拡散させ、または注入するステップと、
(g) 完成した前記絶縁ゲートパワー半導体装置(1b)における前記ソース層(3)を形成するために、少なくともステップ(e)の後に、前記第1の導電型の第4のドーパントを前記第1の主面(20)から前記基板(10)に施して拡散させ、または注入するステップとを含み、
ステップ(b)において注入される前記第2の導電型の前記第1のドーパントは、前記ゲート絶縁層(72)に隣接し、かつ前記ゲート絶縁層(72)に沿って延在する区域における前記第2の導電型の前記第1のドーパントの濃度を低下させるために、ステップ(e)の間および後に前記基板(10)に拡散されて前記ゲート絶縁層(72)に偏析され、そのため、前記ゲート絶縁層(72)から前記保護層(8b)を隔てる前記チャネル層(60b)は、前記第2のドーパントが、完成した前記絶縁ゲートパワー半導体装置(1b)における前記第1のドーパントを過補償することによって形成される、方法。 - 前記基板(10)はシリコンで作られ、前記ゲート絶縁層(72)は酸化シリコンで作られる、請求項8に記載の方法。
- 前記第1のドーパントはホウ素である、請求項8または9に記載の方法。
- 前記第2のドーパントはリンである、請求項8~10のいずれか1項に記載の方法。
- 前記トレンチ凹部(78)は、2.5μm~10μmの深さを有する、請求項8~11のいずれか1項に記載の方法。
- ステップ(e)の間および後に、ある温度が少なくとも合計1時間適用され、前記温度は少なくとも900℃である、請求項8~12のいずれか1項に記載の方法。
- 前記温度は、少なくとも975℃である、請求項13に記載の方法。
- 前記温度は、少なくとも1050℃である、請求項14に記載の方法。
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