CN117577669A - 一种逆导型绝缘栅双极晶体管 - Google Patents

一种逆导型绝缘栅双极晶体管 Download PDF

Info

Publication number
CN117577669A
CN117577669A CN202311525708.4A CN202311525708A CN117577669A CN 117577669 A CN117577669 A CN 117577669A CN 202311525708 A CN202311525708 A CN 202311525708A CN 117577669 A CN117577669 A CN 117577669A
Authority
CN
China
Prior art keywords
layer
semiconductor layer
dopant
barrier layer
insulated gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311525708.4A
Other languages
English (en)
Inventor
郑镇荣
高志亚
柳和廷
李宗宪
金东植
石松礼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Wangrong Semiconductor Co ltd
Original Assignee
Zhejiang Wangrong Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Wangrong Semiconductor Co ltd filed Critical Zhejiang Wangrong Semiconductor Co ltd
Priority to CN202311525708.4A priority Critical patent/CN117577669A/zh
Publication of CN117577669A publication Critical patent/CN117577669A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明涉及绝缘栅双极晶体管技术领域，具体涉及一种逆导型绝缘栅双极晶体管，包括第一半导体层、第二半导体层、电荷蓄积层、栅极、发射层、发射极、场截止层、集电层、集电极、第一势垒层、第二势垒层、第一阴极层和第二阴极层；第二势垒层与第一势垒层的相邻侧之间留有第二预设间距，以形成电子流动通道；第二阴极层与第一阴极层的相邻侧之间留有第三预设间距，且第三预设间距大于第二预设间距；在电子竖向移动过程中，增加了横渡的过程，延长了电子移动路径，进而增加电阻，产生电压降低，可以轻松调制电导率，进而能够改善电压折回现象。通过抑制因电压折回现象引起的饱和电压升高现象，有效地解决逆导型绝缘栅双极晶体管特性被削弱问题。

Description

一种逆导型绝缘栅双极晶体管
技术领域
本发明涉及绝缘栅双极晶体管技术领域，具体地，涉及一种逆导型绝缘栅双极晶体管。
背景技术
近年来，在电动汽车和家电产品等所使用的逆变器或变压器等功率切换电路中，已频繁使用RC-IGBT((Reverse Conducting-Insulated Gate Bipolar Transistor，逆导型绝缘栅双极晶体管)和续流二极管作为功率器件。逆导型绝缘栅双极晶体管是将绝缘栅双极晶体管与续流二极管集成封装在一个芯片上的结构，又称逆导通绝缘栅双极晶体管，能够有效降低电力半导体芯片的体积。
目前，对于现有的逆导型绝缘栅双极晶体管而言，进行正向导通时，流入与集电层相连的续流二极管阴极层的电子抑制从逆导型绝缘栅双极晶体管的p型集电层注入空穴，进而难以调制电导率，导致发生电压折回现象。若电压折回现象导致饱和电压升高，那么逆导型绝缘栅双极晶体管的特性会被削弱。
发明内容
为解决现有的逆导型绝缘栅双极晶体管发生电压折回现象的问题，本发明提供一种逆导型绝缘栅双极晶体管。
为实现本发明目的提供的一种逆导型绝缘栅双极晶体管，包括：
第一半导体层；
第二半导体层，形成于第一半导体层的顶面上方；
电荷蓄积层，形成于第一半导体层的顶面与第二半导体层的底面之间；
栅极，包括沿第一半导体层的体长方向依次分布的第一沟槽部、第二沟槽部和第三沟槽部；第一沟槽部的上部延伸至第二半导体层内，下部延伸至第一半导体层内；第二沟槽部的上部延伸至第二半导体层内，下部延伸至第一半导体层内；第二沟槽部与第一沟槽部的相邻侧平行设置，之间留有第一预设间距；第三沟槽部的上部延伸至第二半导体层内，下部延伸至第一半导体层内；第三沟槽部与第二沟槽部的相邻侧平行设置，之间也留有第一预设间距；
发射层，形成于第二半导体层的顶面的上方；
发射极，形成于发射层的顶面的上方，与发射层接触；
场截止层，形成于第一半导体层的底面的下方；
集电层，形成于场截止层的底面的下方；
集电极，形成于集电层的底面的下方；
第一势垒层，设于电荷蓄积层的底面的下方，且位于发射层的一端的下方，用于阻碍来自发射层的电子流向集电极；
第二势垒层，设于电荷蓄积层的底面的下方，且位于发射层的另一端的下方，用于阻碍来自发射层的电子流向集电极；第二势垒层与第一势垒层的相邻侧之间留有第二预设间距，以形成电子流动通道；
第一阴极层，形成于第一势垒层的底面的下方，且位于场截止层的底面与集电极的顶面之间，用于收集来自发射层的电子；
第二阴极层，形成于第二势垒层的底面的下方，且位于场截止层的底面与集电极的顶面之间，用于收集来自发射层的电子；第二阴极层与第一阴极层的相邻侧之间留有第三预设间距，且第三预设间距大于第二预设间距。
在其中一些具体实施例中，发射层位于第一沟槽部和第二沟槽部的相邻侧之间，两侧分别与第一沟槽部、第二沟槽部相接触。
在其中一些具体实施例中，发射极的底面的一端形成有贯穿发射层的发射触点。
在其中一些具体实施例中，还包括：
绝缘膜，设于发射极的底面与第二半导体层的顶面之间；绝缘膜上设有供发射触点穿过的让位孔。
在其中一些具体实施例中，第一势垒层设于第一沟槽部和第二沟槽部的共同一端的下方，两端分别与第一沟槽部的下部、第二沟槽部的下部接触；
第二势垒层设于第一沟槽部和第二沟槽部的共同另一端的下方，两端分别与第一沟槽部的下部、第二沟槽部的下部接触。
在其中一些具体实施例中，第一势垒层的顶面与第一沟槽部的侧面相互垂直；
第二势垒层的顶面与第一沟槽部的侧面相互垂直；
第一阴极层的顶面与第一沟槽部的侧面相互垂直；
第二阴极层的顶面与第一沟槽部的侧面相互垂直。
在其中一些具体实施例中，第一阴极层的宽度小于第一势垒层的宽度；
第二阴极层的宽度小于第二势垒层的宽度。
在其中一些具体实施例中，第一沟槽部、第二沟槽部和第三沟槽部的外周分别设有栅绝缘膜。
在其中一些具体实施例中，第一半导体层所涂覆的掺杂物为n型掺杂物；
第二半导体层所涂覆的掺杂物为p型掺杂物；
电荷蓄积层所涂覆的掺杂物为n型掺杂物；
发射层所涂覆的掺杂物为n型掺杂物；
场截止层所涂覆的掺杂物为n型掺杂物；
集电层所涂覆的掺杂物为p型掺杂物；
第一势垒层和第二势垒层所涂覆的掺杂物为p型掺杂物；
第一阴极层和第二阴极层所涂覆的掺杂物为n型掺杂物。
在其中一些具体实施例中，电荷蓄积层所涂覆的掺杂物浓度高于第一半导体层所涂覆的掺杂物浓度；场截止层所涂覆的掺杂物浓度高于第一半导体层所涂覆的掺杂物浓度；集电层所涂覆的掺杂物浓度大于或等于第二半导体层所涂覆的掺杂物浓度；第一势垒层和第二势垒层所涂覆的掺杂物浓度大于或等于第二半导体层所涂覆的掺杂物浓度。
本发明的有益效果：本发明的逆导型绝缘栅双极晶体管通过在电荷蓄积层的底面的下方设置第一势垒层和第二势垒层，第一势垒层和第二势垒层用于阻碍来自发射层的电子流向集电极。在电子竖向移动过程中，增加了横渡的过程，延长了由发射层出发的电子向第一阴极层和第二阴极层移动的路径，进而增加了电阻，从而产生电压下降，可以轻松调制电导率，进而能够改善电压折回现象。通过抑制因电压折回现象引起的饱和电压升高现象，能够有效地解决逆导型绝缘栅双极晶体管特性被削弱的问题。
附图说明
图1是本发明一种逆导型绝缘栅双极晶体管一些具体实施例的结构示意图；
图2是图1所示的逆导型绝缘栅双极晶体管的俯视图；
图3是图1所示的逆导型绝缘栅双极晶体管沿A-A，的剖视图；
图4是图1所示的逆导型绝缘栅双极晶体管沿B-B，的剖视图；
图5是图1所示的逆导型绝缘栅双极晶体管沿C-C，的剖视图。
附图中，100、逆导型绝缘栅双极晶体管；110、第一半导体层；111、场截止层；120、第二半导体层；130、电荷蓄积层；142、第一沟槽部；142a、第二沟槽部；142b、第三沟槽部；150、发射极；151、绝缘膜；152、发射触点；160、发射层；170、第一势垒层；170a、第二势垒层；180、第一阴极层；180a、第二阴极层；190、集电层；191、集电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的符号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
本发明的描述中，需要理解的是，术语“顶”、“底”、“内”、“外”、“轴线”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明或简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“衔接”、“铰接”等术语应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接连接，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
如背景技术，对于现有的逆导型绝缘栅双极晶体管而言，进行正向导通时，流入与集电层相连的续流二极管阴极层的电子抑制从逆导型绝缘栅双极晶体管的p型集电层注入空穴，进而难以调制电导率，导致发生电压折回现象。若电压折回现象导致饱和电压升高，那么逆导型绝缘栅双极晶体管的特性会被削弱。
为改善上述问题，参照图1、图2、图3、图4和图5，提供了一种逆导型绝缘栅双极晶体管100，包括第一半导体层110、第二半导体层120、电荷蓄积层130、栅极、发射层160、发射极150、场截止层111、集电层190、集电极191、第一势垒层170、第二势垒层170a、第一阴极层180和第二阴极层180a。第二半导体层120形成于第一半导体层110的顶面上方。为了使第一半导体层110与第二半导体层120之间蓄积电荷，在第一半导体层110的顶面与第二半导体层120的底面之间形成有电荷蓄积层130。栅极包括沿第一半导体层110的体长方向依次分布的第一沟槽部142、第二沟槽部142a和第三沟槽部142b。第一沟槽部142的上部延伸至第二半导体层120内，下部延伸至第一半导体层110内。第二沟槽部142a的上部延伸至第二半导体层120内，下部延伸至第一半导体层110内。第二沟槽部142a与第一沟槽部142的相邻侧平行设置，之间留有第一预设间距。第三沟槽部142b的上部延伸至第二半导体层120内，下部延伸至第一半导体层110内。第三沟槽部142b与第二沟槽部142a的相邻侧平行设置，之间也留有第一预设间距。发射层160形成于第二半导体层120的顶面的上方。发射极150形成于发射层160的顶面的上方，与发射层160接触。场截止层111形成于第一半导体层110的底面的下方。集电层190形成于场截止层111的底面的下方。集电极191形成于集电层190的底面的下方。第一势垒层170设于电荷蓄积层130的底面的下方，且位于发射层160的一端的下方，用于阻碍来自发射层160的电子流向集电极191。第二势垒层170a设于电荷蓄积层130的底面的下方，且位于发射层160的另一端的下方，用于阻碍来自发射层160的电子流向集电极191。第二势垒层170a与第一势垒层的相邻侧之间留有第二预设间距，以形成电子流动通道。第一阴极层180形成于第一势垒层170的底面的下方，且位于场截止层111的底面与集电极191的顶面之间，用于收集来自发射层160的电子。第二阴极层180a形成于第二势垒层170a的底面的下方，且位于场截止层111的底面与集电极191的顶面之间，用于收集来自发射层160的电子。第二阴极层180a与第一阴极层180的相邻侧之间留有第三预设间距，且第三预设间距大于第二预设间距。如图3所示，设定第二预设间距为W1，设定第三预设间距为S1，d1＝(S1-W1)/2，来自发射层160的电子流经电子流动通道，并绕过第一势垒层170和第二势垒层170a向第一阴极层180和第二阴极层180a移动。在电子竖向移动过程中，增加了横渡的过程，延长了由发射层160出发的电子向第一阴极层180和第二阴极层180a移动的路径，进而增加了电阻，从而产生电压下降，可以轻松调制电导率，进而能够改善电压折回现象。通过抑制因电压折回现象引起的饱和电压升高现象，能够有效地解决逆导型绝缘栅双极晶体管100特性被削弱的问题。
优选地，逆导型绝缘栅双极晶体管100可由硅基板构成，其表面可形成栅线和发射极150。
优选地，第一导电型基板上涂覆低浓度n型掺杂物形成第一半导体层110，即，第一半导体层110所涂覆的掺杂物为n型掺杂物。第一半导体层110所涂覆的掺杂物的浓度为1013～1016/cm3。根据所涂覆的n型掺杂物的浓度，第一半导体层110可称为n-型漂移层。
优选地，场截止层111所涂覆的掺杂物为n型掺杂物，且场截止层111所涂覆的掺杂物浓度高于第一半导体层110所涂覆的掺杂物浓度。具体地，掺杂物浓度可为1014～1018/cm3。第一半导体层110作为漂移层，为低浓度的n型掺杂物半导体层，在OFF状态下，集电极191与发射极150之间的大部分电压施加至第一半导体层110，如此，场截至层在施加逆向电压时，会抑制耗尽层的扩大。因此，场截至层仅通过较短距离的漂移区域就能获得较高的击穿电压，进而改善正向运行的特性。
优选地，第二半导体层120所涂覆的掺杂物为p型掺杂物。第二半导体层120所涂覆的掺杂物的浓度可为1015～1019/cm3。当考虑p型掺杂物的涂敷浓度时，可以为P0或P+。
优选地，电荷蓄积层130所涂覆的掺杂物为n型掺杂物，且电荷蓄积层130所涂覆的掺杂物浓度高于第一半导体层110所涂覆的掺杂物浓度。在元件ON状态下，能够阻碍空穴通过第二半导体层120向发射极150流动，使电荷蓄积层130正下方区域的第一半导体层110的载流子浓度增加，进而能够降低整体电压。
优选地，第一沟槽部142、第二沟槽部142a和第三沟槽部142b呈平行的带状分布。
需要指出的是，将第一沟槽部142的中部和第二沟槽部142a的中部之间的区域划分为第一活动单元区域T1，将第二沟槽部142a的中部和第三沟槽部142b的中部之间的区域划分为第二活动单元区域T2。
优选地，发射层160仅存在于第一活动单元区域T1内，位于第一沟槽部142和第二沟槽部142a的相邻侧之间，两侧分别与第一沟槽部142、第二沟槽部142a相接触。
优选地，发射层160所涂覆的掺杂物为n型掺杂物，呈带状结构，两端朝向第一半导体层110的两侧延伸。
优选地，第一势垒层和第二势垒层170a仅存在于第一活动单元区域T1内。第一势垒层设于第一沟槽部142和第二沟槽部142a的共同一端的下方，两端分别与第一沟槽部142的下部、第二沟槽部142a的下部接触。第二势垒层170a设于第一沟槽部142和第二沟槽部142a的共同另一端的下方，两端分别与第一沟槽部142的下部、第二沟槽部142a的下部接触。此时，第一势垒层170呈带状，可以包裹第一沟槽部142和第二沟槽部142a的共同一端的下部。第二势垒层170a也呈带状，可以包裹第一沟槽部142和第二沟槽部142a的共同另一端的下部。即，第一势垒层170和第二势垒层170a至少可以覆盖第一沟槽部142及第二沟槽部142a的部分底面，并覆盖第一沟槽部142及第二沟槽部142a的部分下侧面。第一势垒层和第二势垒层170a起到阻碍由发射层160注入的电子向集电极191流动的作用。
优选地，第一势垒层170和第二势垒层170a所涂覆的掺杂物为p型掺杂物。第一势垒层170和第二势垒层170a所涂覆的掺杂物浓度大于或等于第二半导体层120所涂覆的掺杂物浓度。当考虑p型掺杂物的涂敷浓度时，可以为P+。
优选地，第一势垒层的顶面与第一沟槽部142的侧面相互垂直。第二势垒层170a的顶面与第一沟槽部142的侧面相互垂直。第一阴极层180的顶面与第一沟槽部142的侧面相互垂直。第二阴极层180a的顶面与第一沟槽部142的侧面相互垂直。
优选地，第一阴极层180和第二阴极层180a所涂覆的掺杂物为n型掺杂物。需要说明的是，通过向集电层190注入离子，再涂敷n型掺杂物，以形成第一阴极层180和第二阴极层180a。
优选地，第一阴极层180的宽度小于第一势垒层的宽度，第一势垒层的宽度与第一阴极层180的宽度差值为d1。第二阴极层180a的宽度小于第二势垒层170a的宽度，第二势垒层170a的宽度与第二阴极层180a的宽度差值也为d1。由发射层160注入的电子流向第一势垒层170和第二势垒层170a，并流经第一势垒层170和第二势垒层170a之间的电子流动通道。在横渡一定的宽度d1，进而流入第一阴极层180和第二阴极层180a。
优选地，集电层190所涂覆的掺杂物为p型掺杂物，集电层190所涂覆的掺杂物浓度大于或等于第二半导体层120所涂覆的掺杂物浓度。具体地，集电层190所涂覆的掺杂物浓度为1017～1021/cm3，因此可以是p+层。
需要说明的是，在第一活动单元区域T1中可以形成第一半导体层110、第二半导体层120、电荷蓄积层130、发射层160以及第一势垒层170和第二势垒层170a。在第二活动单元区域T2中可以形成第一半导体层110、第二半导体层120和电荷蓄积层130。第一活动单元区域T1使金氧半场效晶体管电流流动，第二活动单元区域T2使空穴电流轻松流出。
优选地，发射极150的底面的一端形成有贯穿发射层160的发射触点152，同时，发射极150的底面的另一端形成有插入第二半导体层120内的发射触点152。其中一个发射触点152位于第一沟槽部142和第二沟槽部142a之间，另一个发射触点152位于第二沟槽部142a和第三沟槽部142b之间。发射层160以第一沟槽部142与第二沟槽部142a之间的发射触点152为中心向两侧延伸，以使其分别与第二半导体层120的顶面、第一沟槽部142、第二沟槽部142a接触。
具体地，在示范例中，逆导型绝缘栅双极晶体管100还包括绝缘膜151，绝缘膜151设于发射极150的底面与第二半导体层120的顶面之间。绝缘膜151上设有供发射触点152穿过的让位孔。绝缘膜151将栅极的第一沟槽部142、第二沟槽部142a及第三沟槽部142b与发射极150进行电气隔离。
优选地，第一沟槽部142、第二沟槽部142a和第三沟槽部142b的外周分别设有栅绝缘膜151。以使第一沟槽部142/第二沟槽部142a/第三沟槽部142b与第二半导体层120/发射层160绝缘。
本申请的逆导型绝缘栅双极晶体管100运行过程及原理如下：
向栅极施加电压后，通过发射层160向第一半导体层110注入电子，之后，在集电层190中由于空穴的注入，电导率发生改变，进而使逆导型绝缘栅双极晶体管100运行。此时，电子被注入第一活动单元区域T1后呈点线式移动，进而流向下方的第一阴极层180和第二阴极层180a。由发射层160注入的电子被第一势垒层170及第二势垒层170a阻挡，阻碍电子向第一阴极层180和第二阴极层180a流动。受到第一势垒层170及第二势垒层170a阻碍的电子流向第一势垒层170与第二势垒层170a之间的电子流动通道，并横渡一定的距离d1流入第一阴极层180和第二阴极层180a。因电子的移动路径变长，可增加电阻，产生电压下降，进而可以轻松开启由涂敷n型掺杂物的场截止层111和涂覆p+掺杂物的集电层190所构成的二极管。通过这种二极管结构，可在集电层190中顺利注入空穴，轻松调制电导率，进而改善逆导型绝缘栅双极晶体管100的特性。通过抑制因电压折回现象引起的饱和电压升高，能够有效地解决逆导型绝缘栅双极晶体管100特性被削弱的问题。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、“一个具体实施例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对所述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的范围内，根据本发明的技术方案及其发明的构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种逆导型绝缘栅双极晶体管，其特征在于，包括：
第一半导体层；
第二半导体层，形成于所述第一半导体层的顶面上方；
电荷蓄积层，形成于所述第一半导体层的顶面与所述第二半导体层的底面之间；
栅极，包括沿所述第一半导体层的体长方向依次分布的第一沟槽部、第二沟槽部和第三沟槽部；所述第一沟槽部的上部延伸至所述第二半导体层内，下部延伸至所述第一半导体层内；所述第二沟槽部的上部延伸至所述第二半导体层内，下部延伸至所述第一半导体层内；所述第二沟槽部与所述第一沟槽部的相邻侧平行设置，之间留有第一预设间距；所述第三沟槽部的上部延伸至所述第二半导体层内，下部延伸至所述第一半导体层内；所述第三沟槽部与所述第二沟槽部的相邻侧平行设置，之间也留有所述第一预设间距；
发射层，形成于所述第二半导体层的顶面的上方；
发射极，形成于所述发射层的顶面的上方，与所述发射层接触；
场截止层，形成于所述第一半导体层的底面的下方；
集电层，形成于所述场截止层的底面的下方；
集电极，形成于所述集电层的底面的下方；
第一势垒层，设于所述电荷蓄积层的底面的下方，且位于所述发射层的一端的下方，用于阻碍来自所述发射层的电子流向所述集电极；
第二势垒层，设于所述电荷蓄积层的底面的下方，且位于所述发射层的另一端的下方，用于阻碍来自所述发射层的电子流向所述集电极；所述第二势垒层与所述第一势垒层的相邻侧之间留有第二预设间距，以形成电子流动通道；
第一阴极层，形成于所述第一势垒层的底面的下方，且位于所述场截止层的底面与所述集电极的顶面之间，用于收集来自所述发射层的电子；
第二阴极层，形成于所述第二势垒层的底面的下方，且位于所述场截止层的底面与所述集电极的顶面之间，用于收集来自所述发射层的电子；所述第二阴极层与所述第一阴极层的相邻侧之间留有第三预设间距，且所述第三预设间距大于所述第二预设间距。
2.根据权利要求1所述的逆导型绝缘栅双极晶体管，其特征在于，所述发射层位于所述第一沟槽部和所述第二沟槽部的相邻侧之间，两侧分别与所述第一沟槽部、所述第二沟槽部相接触。
3.根据权利要求2所述的逆导型绝缘栅双极晶体管，其特征在于，所述发射极的底面的一端形成有贯穿所述发射层的发射触点。
4.根据权利要求3所述的逆导型绝缘栅双极晶体管，其特征在于，还包括：
绝缘膜，设于所述发射极的底面与所述第二半导体层的顶面之间；所述绝缘膜上设有供所述发射触点穿过的让位孔。
5.根据权利要求2所述的逆导型绝缘栅双极晶体管，其特征在于，所述第一势垒层设于所述第一沟槽部和所述第二沟槽部的共同一端的下方，两端分别与所述第一沟槽部的下部、所述第二沟槽部的下部接触；
所述第二势垒层设于所述第一沟槽部和所述第二沟槽部的共同另一端的下方，两端分别与所述第一沟槽部的下部、所述第二沟槽部的下部接触。
6.根据权利要求2所述的逆导型绝缘栅双极晶体管，其特征在于，所述第一势垒层的顶面与所述第一沟槽部的侧面相互垂直；
所述第二势垒层的顶面与所述第一沟槽部的侧面相互垂直；
所述第一阴极层的顶面与所述第一沟槽部的侧面相互垂直；
所述第二阴极层的顶面与所述第一沟槽部的侧面相互垂直。
7.根据权利要求1至6任一项所述的逆导型绝缘栅双极晶体管，其特征在于，所述第一阴极层的宽度小于所述第一势垒层的宽度；
所述第二阴极层的宽度小于所述第二势垒层的宽度。
8.根据权利要求1至6任一项所述的逆导型绝缘栅双极晶体管，其特征在于，所述第一沟槽部、所述第二沟槽部和所述第三沟槽部的外周分别设有栅绝缘膜。
9.根据权利要求1至6任一项所述的逆导型绝缘栅双极晶体管，其特征在于，所述第一半导体层所涂覆的掺杂物为n型掺杂物；
所述第二半导体层所涂覆的掺杂物为p型掺杂物；
所述电荷蓄积层所涂覆的掺杂物为n型掺杂物；
所述发射层所涂覆的掺杂物为n型掺杂物；
所述场截止层所涂覆的掺杂物为n型掺杂物；
所述集电层所涂覆的掺杂物为p型掺杂物；
所述第一势垒层和所述第二势垒层所涂覆的掺杂物为p型掺杂物；
所述第一阴极层和所述第二阴极层所涂覆的掺杂物为n型掺杂物。
10.根据权利要求1至6任一项所述的逆导型绝缘栅双极晶体管，其特征在于，所述电荷蓄积层所涂覆的掺杂物浓度高于所述所述第一半导体层所涂覆的掺杂物浓度；所述场截止层所涂覆的掺杂物浓度高于所述所述第一半导体层所涂覆的掺杂物浓度；所述集电层所涂覆的掺杂物浓度大于或等于所述第二半导体层所涂覆的掺杂物浓度；所述第一势垒层和所述第二势垒层所涂覆的掺杂物浓度大于或等于所述第二半导体层所涂覆的掺杂物浓度。
CN202311525708.4A 2023-11-16 2023-11-16 一种逆导型绝缘栅双极晶体管 Pending CN117577669A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311525708.4A CN117577669A (zh) 2023-11-16 2023-11-16 一种逆导型绝缘栅双极晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311525708.4A CN117577669A (zh) 2023-11-16 2023-11-16 一种逆导型绝缘栅双极晶体管

Publications (1)

Publication Number Publication Date
CN117577669A true CN117577669A (zh) 2024-02-20

Family

ID=89894774

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311525708.4A Pending CN117577669A (zh) 2023-11-16 2023-11-16 一种逆导型绝缘栅双极晶体管

Country Status (1)

Country Link
CN (1) CN117577669A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842612A (zh) * 2012-09-11 2012-12-26 电子科技大学 具有埋岛结构的绝缘栅双极型晶体管
CN106033770A (zh) * 2015-03-18 2016-10-19 江苏物联网研究发展中心 绝缘栅双极型晶体管及其制作方法
CN110797403A (zh) * 2019-10-18 2020-02-14 上海睿驱微电子科技有限公司 一种rc-igbt半导体装置
CN112271208A (zh) * 2020-10-23 2021-01-26 重庆大学 碳化硅单栅极双沟道晶闸管输运igbt及制造方法
CN112930601A (zh) * 2018-10-18 2021-06-08 Abb电网瑞士股份公司 绝缘栅极功率半导体器件及其制造方法
US20210384329A1 (en) * 2020-06-03 2021-12-09 Db Hitek Co., Ltd. Insulated gate bipolar transistor and method of manufacturing same
CN116349006A (zh) * 2021-05-11 2023-06-27 富士电机株式会社 半导体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842612A (zh) * 2012-09-11 2012-12-26 电子科技大学 具有埋岛结构的绝缘栅双极型晶体管
CN106033770A (zh) * 2015-03-18 2016-10-19 江苏物联网研究发展中心 绝缘栅双极型晶体管及其制作方法
CN112930601A (zh) * 2018-10-18 2021-06-08 Abb电网瑞士股份公司 绝缘栅极功率半导体器件及其制造方法
CN110797403A (zh) * 2019-10-18 2020-02-14 上海睿驱微电子科技有限公司 一种rc-igbt半导体装置
US20210384329A1 (en) * 2020-06-03 2021-12-09 Db Hitek Co., Ltd. Insulated gate bipolar transistor and method of manufacturing same
CN112271208A (zh) * 2020-10-23 2021-01-26 重庆大学 碳化硅单栅极双沟道晶闸管输运igbt及制造方法
CN116349006A (zh) * 2021-05-11 2023-06-27 富士电机株式会社 半导体装置

Similar Documents

Publication Publication Date Title
KR100218873B1 (ko) 절연 게이트형 반도체 장치 및 그 제조방법
US7847345B2 (en) Insulated gate semiconductor device and method for manufacturing the same
JP4895918B2 (ja) ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子
JP5865618B2 (ja) 半導体装置
US9577117B2 (en) Super-junction schottky oxide pin diode having thin P-type layers under the schottky contact
US20080283868A1 (en) Semiconductor Device
US20040178441A1 (en) Insulated gate type semiconductor device and method of manufacturing the same
JP2000277726A (ja) 高耐圧半導体素子
JP2016136620A (ja) 半導体装置
US9006858B2 (en) High-voltage trench junction barrier Schottky diode
US9502402B2 (en) Semiconductor device
US20180261594A1 (en) Semiconductor device
CN116153991B (zh) 一种双沟槽栅rc-igbt及其制备方法
JP4108762B2 (ja) 電界効果により制御可能の半導体デバイス
US11289476B2 (en) Semiconductor device including carrier injection layers
US20230037409A1 (en) Semiconductor device
CN117577669A (zh) 一种逆导型绝缘栅双极晶体管
JP3409503B2 (ja) ダイオード及びダイオードの駆動方法並びに半導体回路
JP4655350B2 (ja) 半導体装置
KR102607644B1 (ko) 농도차 구조를 이용한 rc-igbt
KR102607643B1 (ko) 플로팅 구조를 이용한 rc-igbt
KR20150031668A (ko) 전력 반도체 소자
KR102646517B1 (ko) 다중 전계 완화 구조를 갖는 전력 반도체 소자
JP3807107B2 (ja) 双極性整流素子
CN115719763B (zh) 一种SiC逆导型IGBT器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination