KR102607643B1 - 플로팅 구조를 이용한 rc-igbt - Google Patents

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Abstract

플로팅 구조를 이용한 RC-IGBT를 개시한다. 본 발명은 이미터층으로부터 전자가 주입되어 프리휠링 다이오드의 캐소드층으로 흐르게 되어 이동하는 거리를 연장하여 저항 증가에 따른 전압 강하 발생을 통해 스냅백이 개선되도록 하고, RC-IGBT의 전도도 변조가 이루어진 상태에서 콜렉터 전극으로부터 주입된 정공이 이미터 전극으로 빠져나가지 못하도록 플로팅 영역을 구성하여 캐리어의 농도 증가에 따른 순방향 전압 강하의 개선을 통해 도통 손실을 감소시킬 수 있다.

Description

플로팅 구조를 이용한 RC-IGBT{REVERSE CONDUCTING INSULATED GATE BIBOLAR TRANSISTOR USING FLOATING DUMMY CELL}
본 발명은 플로팅 구조를 이용한 RC-IGBT에 관한 발명으로서, 더욱 상세하게는 이미터층으로부터 전자가 주입되어 프리휠링 다이오드의 캐소드층으로 흐르게 되어 이동하는 거리를 연장하여 저항 증가에 따른 전압 강하 발생을 통해 스냅백이 개선되도록 하고, RC-IGBT의 전도도 변조가 이루어진 상태에서 콜렉터 전극으로부터 주입된 정공이 이미터 전극으로 빠져나가지 못하도록 플로팅 영역을 구성하여 캐리어의 농도 증가에 따른 순방향 전압 강하의 개선을 통해 도통 손실을 감소시킨 플로팅 구조를 이용한 RC-IGBT에 관한 것이다.
최근 들어, 전기 자동차, 가전 제품 등의 인버터 또는 컨버터 등의 전력 변환 회로에서 사용되는 전력 디바이스로서, 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)와, 절연 게이트 바이폴라 트랜지스터의 페어로 사용되는 프리휠링 다이오드(Free Wheeling Diode, FWD)가 사용된다.
Reverse-Conducting 절연 게이트 바이폴라 트랜지스터(이하, RC-IGBT라 함)는 절연 게이트 바이폴라 트랜지스터와 프리휠링 다이오드를 집적해 하나의 칩으로 구성한 것으로서, '역도통 절연 게이트 바이폴라 트랜지스터'라고도 한다.
이러한 RC-IGBT는 절연 게이트 바이폴라 트랜지스터와 프리휠링 다이오드를 하나의 칩에 구성함으로써, 절연 게이트 바이폴라 트랜지스터의 칩 면적을 감소시킬 수 있고, 이로 인해 가전 등의 소용량 칩에 실용화 되고 있다.
그러나, RC-IGBT는 콜렉터층을 형성하는 면에 다이오드의 n형 캐소드가 동시에 형성되어, 절연 게이트 바이폴라 트랜지스터에 인접하는 프리휠링 다이오드(FWD) 이면의 n형 캐소드층으로 유입되는 전자가 절연 게이트 바이폴라 트랜지스터의 p형 콜렉터 층으로부터의 홀 주입을 억제하여, 전도도 변조가 일어나기 어려워지는 것에 의해 스냅백 현상이 발생하는 문제점이 있다.
또한, 스냅백 현상으로 인해 순방향 포화 전압이 증가하여 특성의 열화가 발생되는 문제점이 있다.
한국 등록특허공보 등록번호 제10-2178107호 (발명의 명칭: 프리휠링 SiC 다이오드를 갖는 RC-IGBT)
이러한 문제점을 해결하기 위하여, 본 발명은 이미터층으로부터 전자가 주입되어 프리휠링 다이오드의 캐소드층으로 흐르게 되어 이동하는 거리를 연장하여 저항 증가에 따른 전압 강하 발생을 통해 스냅백이 개선되도록 하고, RC-IGBT의 전도도 변조가 이루어진 상태에서 콜렉터 전극으로부터 주입된 정공이 이미터 전극으로 빠져나가지 못하도록 플로팅 영역을 구성하여 캐리어의 농도 증가에 따른 순방향 전압 강하의 개선을 통해 도통 손실을 감소시킨 플로팅 구조를 이용한 RC-IGBT를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 일 실시 예는 플로팅 구조를 이용한 RC-IGBT로서, 하부에 필드 스톱층이 형성된 제1 반도체층; 상기 제1 반도체층 상에 형성된 제2 반도체층; 상기 제1 반도체층 및 제2 반도체층 사이에 제1 반도체층보다 높은 불순물 농도를 갖도록 형성된 전하 축적층 게이트 전극을 구비하고, 상기 제2 반도체층을 관통하여 제1 반도체층까지 연장되며, 서로 일정 거리 이격되어 평행하게 형성되고, 콜렉터층으로부터 주입된 정공이 이미터 전극으로 빠져나가지 못하도록 플로팅 영역이 형성된 제1 트렌치부, 제2 트렌치부, 제3 트렌치부 및 제4 트렌치부; 상기 제2 반도체층 상부에 형성된 이미터 전극; 상기 제1 트렌치부와 상기 제2 트렌치부의 사이에 상기 제1 트렌치부 및 제2 트렌치부와 접하도록 제2 반도체층에 형성된 이미터층; 상기 이미터층으로부터 주입된 전자가 콜렉터층으로 흐르는 과정에 전자의 흐름이 방해되도록 상기 제1 트렌치부와 제2 트렌치부의 하부에 설치되고, 상기 평행하게 형성된 제1 트렌치부 및 제2 트렌치부와 직교하여 서로 일정 거리 이격되어 평행하게 형성된 제1 배리어층 및 제2 배리어층; 상기 제1 반도체층의 필드 스톱층 하부에 형성되고, 상기 평행하게 형성된 제1 트렌치부, 제2 트렌치부, 제3 트렌치부 및 제4 트렌치부와 직교하여 서로 일정 거리 이격되어 평행하게 형성된 제1 캐소드층 및 제2 캐소드층; 그리고 상기 제1 반도체층의 하부에 형성된 콜렉터층과 접속하도록 형성된 콜렉터 전극;을 포함한다.
또한, 상기 실시 예에 따른 제1 트렌치부, 제2 트렌치부, 제3 트렌치부 및 제4 트렌치부는 제2 반도체층을 제1 액티브셀 영역, 제2 액티브셀 및 더미셀 영역으로 구분하고, 상기 이미터층은 구분된 제1 액티브셀 영역 상부의 제2 반도체층에만 상기 제1 트렌치부 및 제2 트렌치부와 접하도록 형성된 것을 특징으로 한다.
또한, 상기 실시 예에 따른 더미셀은 이미터 전극과 접속된 이미터 콘택이 설치되지 않은 것을 특징으로 한다.
또한, 상기 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT는 이미터층으로부터 주입된 전자가 상기 제1 배리어층 및 제2 배리어층 간에 이격된 거리 사이로 흘러 일정 거리만큼의 경로를 따라 이동하여 상기 제1 캐소드층과 제2 캐소드층으로 유입되도록 구성된 것을 특징으로 한다.
또한, 상기 실시 예에 따른 제1 배리어층과 제2 배리어층은 상기 이미터층이 형성된 제1 액티브셀 영역에만 형성된 것을 특징으로 한다.
또한, 상기 실시 예에 따른 제1 배리어층과 제2 배리어층은 상기 제1 트렌치부 및 제2 트렌치부의 바닥면 및 측면의 일부와 접하도록 형성된 것을 특징으로 한다.
또한, 상기 실시 예에 따른 제1 캐소드층과 제2 캐소드층의 폭은 상기 제1 배리어층과 제2 배리어층의 폭보다 작게 형성된 것을 특징으로 한다.
또한, 상기 실시 예에 따른 게이트 전극에는 RC-IGBT 동작 시 게이트 전압이 인가되고, 상기 게이트 전극은 이미터 전극과 연결되는 것을 특징으로 한다.
본 발명은 이미터층으로부터 전자가 주입되어 프리휠링 다이오드의 캐소드층으로 흐르게 되어 이동하는 거리를 연장하여 저항 증가에 따른 전압 강하 발생을 통해 스냅백을 개선할 수 있는 장점이 있다.
또한, 본 발명은 RC-IGBT의 전도도 변조가 이루어진 상태에서 콜렉터 전극으로부터 주입된 정공이 이미터 전극으로 빠져나가지 못하도록 플로팅 영역을 구성하여 캐리어의 농도 증가에 따른 순방향 전압 강하의 개선을 통해 도통 손실을 감소시킬 수 있는 장점이 있다.
도1은 본 발명의 일 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT를 나타낸 사시도.
도2는 도1의 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 평면 구조를 설명하기 위해 나타낸 예시도.
도3은 도1의 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 A-A' 단면 구조를 나타낸 단면도.
도4는 도1의 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 B-B' 단면 구조를 나타낸 단면도.
도5는 도1의 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 C-C' 단면 구조를 나타낸 단면도.
이하에서는 본 발명의 바람직한 실시 예 및 첨부하는 도면을 참조하여 본 발명을 상세히 설명하되, 도면의 동일한 참조부호는 동일한 구성요소를 지칭함을 전제하여 설명하기로 한다.
본 발명의 실시를 위한 구체적인 내용을 설명하기에 앞서, 본 발명의 기술적 요지와 직접적 관련이 없는 구성에 대해서는 본 발명의 기술적 요지를 흩뜨리지 않는 범위 내에서 생략하였음에 유의하여야 할 것이다.
또한, 본 명세서 및 청구범위에 사용된 용어 또는 단어는 발명자가 자신의 발명을 최선의 방법으로 설명하기 위해 적절한 용어의 개념을 정의할 수 있다는 원칙에 입각하여 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다.
본 명세서에서 어떤 부분이 어떤 구성요소를 "포함"한다는 표현은 다른 구성요소를 배제하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
또한, "‥부", "‥기", "‥모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는 그 둘의 결합으로 구분될 수 있다.
또한, "적어도 하나의" 라는 용어는 단수 및 복수를 포함하는 용어로 정의되고, 적어도 하나의 라는 용어가 존재하지 않더라도 각 구성요소가 단수 또는 복수로 존재할 수 있고, 단수 또는 복수를 의미할 수 있음은 자명하다 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 바람직한 실시예를 상세하게 설명한다.
도1은 본 발명의 일 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT를 나타낸 사시도이고, 도2는 도1의 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 평면 구조를 설명하기 위해 나타낸 예시도이며, 도3은 도1의 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 A-A' 단면 구조를 나타낸 단면도이고, 도4는 도1의 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 B-B' 단면 구조를 나타낸 단면도이며, 도5는 도1의 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT의 C-C' 단면 구조를 나타낸 단면도이다.
도1 내지 도5를 참조하면, 본 발명의 일 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT(100)는 실리콘 기판으로 구성될 수 있고, 표면에는 게이트 배선과 이미터 전극(150)이 형성될 수 있다.
또한, RC-IGBT(100)는 제1 도전형으로 n형 불순물을 저농도로 도핑한 제1 반도체층(110)이 형성된 기판일 수 있고, n형 불순물의 도핑 농도는 예를 들어, 1013∼1016/㎤ 정도일 수 있다.
제1 반도체층(110)은 n형 불순물의 도핑 농도를 고려하면, n-형의 드리프트층이라 할 수 있다.
또한, 제1 반도체층(110)은 n형 드리프층의 하부에 필드 스톱층(field stop layer, 111)과, 캐소드층(180, 180a)과 콜렉터층(collector layer, 190)이 순차적으로 형성될 수 있고, 콜렉터층(190)의 하부에는 콜렉터 전극(191)이 추가 형성될 수 있다.
필드 스톱층(111)은 n형 불순물이 도핑된 층일 수 있고, 도핑된 n형 불순물의 농도는 제1 반도체층(110)의 n형 불순물 농도보다 높을 수 있으며, 불순물의 농도는 1014∼1018/㎤ 정도일 수 있다.
즉, 제1 반도체층(110)은 드리프트층으로서, 저농도의 n형 반도체층이고, 오프 상태에서는 콜렉터-이미터간 전압의 대부분이 제1 반도체층(110)으로 인가되므로, 필드 스톱층(111)은 역방향 전압이 인가될 때 공핍층의 확장을 저지하게 된다.
이를 통해, 필드 스톱층(111)은 비교적 짧은 길이의 드리프트 영역만으로도 높은 항복 전압을 얻을 수 있어 순방향 동작 특성이 개선될 수 있도록 한다.
또한, RC-IGBT(100)는 제1 반도체층(110)의 상부에 제2 반도체층(120)이 형성될 수 있다.
제2 반도체층(120)은 p형 불순물이 도핑된 영역일 수 있고, p형 불순물의 도핑 농도는 1015∼1019/㎤ 정도일 수 있으며, P형 불순물의 도핑 농도를 고려하면, P0 또는 P+일 수 있다.
또한, RC-IGBT(100)는 제1 반도체층(110)과 제2 반도체층(120) 사이에는 전하를 축적하기 위해 제1 반도체층(110)의 불순물 농도보다 높은 n형 불순물이 도핑된 전하 축적층(Carrier Storage, 130)이 형성될 수 있다.
전하 축적층(130)은 제1 반도체층(110)과 제2 반도체층(120) 사이에 설치되어 소자의 온(ON) 상태에서 정공이 제2 반도체층(120)을 통과하여 이미터 전극으로 흐르는 것을 방해함으로써, 전하 축적층(130) 바로 아래 영역의 제1 반도체층(110)의 캐리어 농도가 증가되어 온 전압을 낮출 수 있다.
또한, RC-IGBT(100)는 제2 반도체층(120)과 전하 축적층(130)을 관통하여 제1 반도체층(110)까지 연장하여 제1 트렌치부(140)와 제2 트렌치부(140a)와 제3 트렌치부(140b)와 제4 트렌치부(140c)가 형성될 수 있다.
제1 트렌치부(140)와 제2 트렌치부(140a)와 제3 트렌치부(140b)와 제4 트렌치부(140c)는 서로 일정 거리 이격되어 평행하게 스트라이프(stripe) 형태로 형성될 수 있다.
또한, 제1 트렌치부(140)와 제2 트렌치부(140a)와 제3 트렌치부(140b)와 제4 트렌치부(140c)는 각각 내벽에 게이트 절연막(141, 141a, 141b, 140c)이 형성될 수 있다.
또한, 제1 트렌치부(140)와 제2 트렌치부(140a)와 제3 트렌치부(140b) 제4 트렌치부(140c)는 게이트 절연막(141, 141a, 141b, 140c)에 의해 매립되어 제2 반도체 영역(120)과 이미터층(160, 160a)으로부터 절연되도록 게이트 전극(142, 142a, 142b, 142c)이 형성될 수 있다.
또한, 제1 트렌치부(140)와 제2 트렌치부(140a)와 제3 트렌치부(140b)와 제4 트렌치부(140c)는 제2 반도체층(120)을 제1 액티브셀(T1) 영역, 제2 액티브셀(T2) 및 더미셀(T3) 영역으로 구분할 수 있다.
제1 액티브셀(T1) 영역은 제1 트렌치부(140)와 제2 트렌치부(140a)에 의해 구획된 영역일 수 있다.
제1 액티브셀(T1) 영역에는 제1 반도체층(110), 제2 반도체층(120), 전하 축적층(130) 및 이미터층(160, 160a)과 후술되는 제1 배리어층(170)과 제2 배리어층(170a)이 형성될 수 있다.
제2 액티브셀(T2) 영역은 제2 트렌치부(140a)와 제3 트렌치부(140b)에 의해 구획된 영역일 수 있다.
제2 액티브셀(T2) 영역에는 제1 반도체층(110), 제2 반도체층(120), 전하 축적층(130)과 이미터 전극(150)과 접속된 이미터 콘택(152)이 형성될 수 있다.
즉, 제1 액티브셀(T1)은 모스펫(MOSFET) 전류가 흐를 수 있도록 구성되고, 제2 액티브셀(T2)은 정공 전류가 쉽게 이동하여 빠져나갈 수 있도록 구성된다.
또한, 제1 액티브셀(T1) 영역과 제2 액티브셀(T2) 영역의 제2 반도체층(120)에는 이미터 전극(150)과 접속된 이미터 콘택(152)이 설치될 수 있다.
더미셀(T3) 영역은 제3 트렌치부(140b)와 제4 트렌치부(140c)에 의해 구획된 영역일 수 있다.
더미셀(T3) 영역에는 제1 반도체층(110), 제2 반도체층(120), 전하 축적층(130)이 형성될 수 있다.
또한, 더미셀(T3) 영역의 제2 반도체층(120)에는 이미터 전극(150)과 접속된 이미터 콘택(152)과 이미터층(160, 160a)이 설치되지 않아 더미셀(T3) 영역의 제2 반도체층(120)에 플로팅(Floating) 구조가 형성되도록 한다.
더미셀(T3) 영역은, 전력 반도체 소자가 동작하여 전도도 변조가 이루어지면, 콜렉터층(190)으로부터 올라온 정공이 유입되도록 한다.
더미셀(T3) 영역으로 이동한 정공들은 이미터 콘택(152)이 없기 때문에 더미셀(T3) 영역에서 빠져나가지 못해 모이게 된다.
또한, 더미셀(T3) 영역은 정공들이 모인 만큼 전자들도 모여 들게 되어 더미셀(T3) 영역의 캐리어 농도는 증가하게 되고, 더미셀(T3) 영역의 캐리어 농도가 증가함에 따라 순방향 전압 강하를 낮아지게 함으로써, 도통 손실이 낮아지게 한다.
또한, RC-IGBT(100)는 제2 반도체층(120)과, 제1 트렌치부(140)와 제2 트렌치부(140a)와 제3 트렌치부(140b)와, 제4 트렌치부(140c)의 상부에 절연막(151)과 함께, 게이트 배선 및 이미터 전극(150)이 형성될 수 있다.
이미터 전극(150)은 제1 트렌치부(140) 및 제2 트렌치부(140a) 사이와, 제2 트렌치부(140a) 및 제3 트렌치부(140b) 사이에 제2 반도체층(120)까지 연장된 이미터 콘택(152)이 형성될 수 있고, 제3 트렌치부(140b)와 제4 트렌치부(140c) 사이의 제2 반도체층(120)에는 이미터 콘택(152)이 형성되지 않는다.
절연막(151)은 이미터 콘택(152) 영역을 제외한 나머지 영역에 형성되어 제1 트렌치부(140)와, 제2 트렌치부(140a)와, 제3 트렌치부(140b)와 제4 트렌치부(140c)의 게이트 전극(142, 142a, 142b, 142c)과, 이미터 전극(150)이 전기적으로 분리될 수 있도록 한다.
또한, RC-IGBT(100)는 제2 반도체층(120)과 제1 트렌치부(140) 및 제2 트렌치부(140a)와 접하는 이미터층(160, 160a)이 형성될 수 있다.
이미터층(160, 160a)은 제1 트렌치부(140)와 제2 트렌치부(140a)의 사이에 형성된 이미터 콘택(152)을 중심으로 양측에 제2 반도체층(120) 상부와 제1 트렌치부(140) 및 제2 트렌치부(140a)에 접하도록 형성될 수 있다.
이미터층(160, 160a)은 n형 불순물이 도핑된 n형 이미터층으로 형성될 수 있다.
이미터층(160, 160a)은 이미터 콘택(152)을 중심으로 서로 이격되어 평행하게 스트라이프(stripe) 형태로 형성될 수 있다.
이미터층(160, 160a)은 제1 액티브셀(T1)로 구분된 제2 반도체층(120)의 상부에만 형성될 수 있다.
또한, RC-IGBT(100)는 이미터층(160, 160a)으로부터 주입된 전자가 콜렉터 전극(191)으로 흐르는 과정에 전자의 흐름이 방해되도록 동작하는 제1 배리어층(170)과 제2 배리어층(170a)이 형성될 수 있다.
제1 배리어층(170) 및 제2 배리어층(170a)은 p형 불순물이 고농도로 도핑된 P+형 배리어로 구성될 수 있다.
제1 배리어층(170)과 제2 배리어층(170a)은 전하 축적층(130)과 제1 트렌치부(140) 및 제2 트렌치부(140a)의 하부에 설치될 수 있다.
이때, 제1 배리어층(170)과 제2 배리어층(170a)은 제1 트렌치부(140) 및 제2 트렌치부(140a)의 하부를 감싸도록 형성될 수 있다.
즉, 제1 배리어층(170)과 제2 배리어층(170a)은 제1 트렌치부(140) 및 제2 트렌치부(140a)의 바닥면 적어도 일부를 덮고, 제1 트렌치부(140) 및 제2 트렌치부(140a)의 하부 측면 일부를 덮도록 형성될 수 있다.
제1 배리어층(170)과 제2 배리어층(170a)은 제1 트렌치부(140) 및 제2 트렌치부(140a)와 직교하고, 서로 일정 거리(W1) 이격되어 평행하게 스트라이프 형태로 형성될 수 있다.
제1 배리어층(170)과 제2 배리어층(170a) 사이에 이격된 거리(W1)는 이미터층(160, 160a)으로부터 주입된 전자가 콜렉터 전극(191)으로 흐를 수 있도록 채널로 기능한다.
또한, RC-IGBT(100)는 제1 반도체층(110)의 필드 스톱층(111) 하부에 제1 캐소드층(180) 및 제2 캐소드층(180a)이 형성될 수 있다.
제1 캐소드층(180) 및 제2 캐소드층(180a)은 콜렉터층(190)에 이온 주입을 통해 n형 불순물이 도핑된 n형 캐소드층일 수 있다.
또한, 제1 캐소드층(180)과 제2 캐소드층(180a)은 평행하게 형성된 제1 트렌치부(140), 제2 트렌치부(140a), 제3 트렌치부(140b) 및 제4 트렌치부(140c)와 직교하여 서로 일정 거리 이격되어 평행하게 형성될 수 있다.
이때 형성되는 제1 캐소드층(180)과 제2 캐소드층(180a)의 폭은, 제1 배리어층(170)과 제2 배리어층(170)의 하부에 제1 배리어층(170)과 제2 배리어층(170)의 폭보다 작게 형성되어 전자의 이동 거리가 증가될 수 있도록 한다.
이를 통해, RC-IGBT(100)는 이미터층(160, 160a)으로부터 주입된 전자가 제1 배리어층(170)과 제2 배리어층(170) 간의 이격 거리(W1) 사이의 영역으로 흘러 일정 거리(d1)만큼의 경로를 따라 이동하여 제1 캐소드층(180)과 제2 캐소드층(180a)으로 유입될 수 있도록 한다.
또한, RC-IGBT(100)는 제1 반도체층(110) 하부에 콜렉터층(190)이 형성될 수 있다.
콜렉터층(190)은 p형 불순물이 도핑되고, 도핑된 p형 불순물의 농도는 1017∼1021/㎤ 정도일 수 있어서, p+층이 될 수 있으며, 콜렉터 전극(191)이 형성될 수 있다.
다음은 본 발명의 일 실시 예에 따른 플로팅 구조를 이용한 RC-IGBT(100)의 동작 과정을 설명한다.
게이트 전극(142, 142a)에 전압이 인가되어 이미터층(160, 160a)을 통해 제1 반도체층(110)으로 전자가 주입되고, 이후 p+인 콜렉터층(190)으로부터 정공이 주입되어 전도도 변조가 발생하면, 절연 게이트 바이폴라 트랜지스터(IGBT)로 동작하게 된다.
이때, 전자는 제1 액티브셀(T1) 영역으로 주입되어 점선과 같이 이동하여 하부의 제1 캐소드층(180)과 제2 캐소드층(180a)으로 흐르게 된다.
또한, 제1 액티브셀(T1)과 제2 액티브셀(T2)의 게이트 전극(142, 142a)에만 게이트 전압이 인가되고, 더미셀(T3)의 게이트는 이미터와 단락되어 게이트의 역할을 수행하지 않는다.
이미터층(160, 160a)으로부터 주입된 전자는 제1 액티브셀(T1) 영역의 제2 반도체층(120)을 분할하는 제1 트렌치부(140)와 제2 트렌치부(140a)의 하부에 형성된 제1 배리어층(170)과 제2 배리어층(170a)에 의해 제1 캐소드층(180)과 제2 캐소드층(180a)으로 흐르는 전자의 흐름이 차단되어 방해받게 된다.
제1 배리어층(170)과 제2 배리어층(170a)으로 인해 흐름을 방해받게 된 전자는, 제1 배리어층(170)과 제2 배리어층(170) 간의 이격 거리(W1) 사이 영역으로 흘러 일정 거리(d1)만큼의 경로를 따라 이동하여 제1 캐소드층(180)과 제2 캐소드층(180a)으로 유입된다.
즉, p형인 제1 배리어층(170)과 제2 배리어층(170a)으로 인해 전자는 제1 배리어층(170)과 제2 배리어층(170a) 사이의 영역으로 이동하기 위해 돌아가야만 한다.
더욱이 p형인 콜렉터층(190)의 양측 단부에 형성된 제1 캐소드층(180)과 제2 캐소드층(180a)으로 이동하기 위해, 전자는 제1 배리어층(170)과 제2 배리어층(170a) 사이에 이격된 영역으로부터 제1 캐소드층(180)과 제2 캐소드층(180a)까지의 거리(d1)만큼 더 이동하게 된다.
제1 캐소드층(180)과 제2 캐소드층(180a)까지 이동하는 전자의 이동 거리가 길어짐에 따라 저항에 의한 전압 강하가 발생되어 n형 불순물이 도핑된 필드 스톱층(111)과 p+인 콜렉터층(190)으로 구성된 다이오드의 턴-온(Turn-on)이 용이하게 발생될 수 있다.
따라서, RC-IGBT의 이미터층으로부터 주입된 전자가 프리휠링 다이오드의 캐소드층으로 주입되는 이동거리를 연장하여 저항에 따른 전압 강하를 통해 전도도 변조가 쉽게 발생될 수 있도록 함으로써 스냅백을 개선할 수 있다.
또한, 스냅백으로 인한 포화 전압 증가를 억제하여 RC-IGBT의 특성이 열화되는 것을 방지할 수 있다.
또한, 전도도 변조가 이루어진 상태에서 콜렉터층(190)으로부터 유입된 정공은 이미터 전극으로 빠져나가기 위해 제1 액티브셀(T1) 영역, 제2 액티브셀(T2) 영역 및 더미셀(T3) 영역으로 이동한다.
이때, 더미셀(T3) 영역으로 이동한 정공들은 이미터 콘택(152)이 없기 때문에 더미셀(T3) 영역에서 빠져나가지 못한 정공들이 더미셀(T3)의 하단부 전하 축적층(130) 아래에 쌓이게 된다.
전하 축적층(130) 아래에 쌓이게 된 정공들로 인해 전자들도 모이게 됨으로써, 더미셀(T3) 영역 하단부의 캐리어 농도는 높아지게 되고, 캐리어 농도가 증가함에 따라 순방향 전압 강하를 낮아지게 함으로써 도통 손실이 감소될 수 있다.
즉, 전도도 변조가 이루어진 상태에서 콜렉터 전극으로부터 주입된 정공이 이미터 전극으로 빠져나가지 못하도록 더미셀(T3)을 이용한 플로팅 영역을 구성하여 캐리어 농도의 증가에 따른 순방향 전압 강하를 개선하고 도통 손실을 감소시킬 수 있다.
상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
또한, 본 발명의 특허청구범위에 기재된 도면번호는 설명의 명료성과 편의를 위해 기재한 것일 뿐 이에 한정되는 것은 아니며, 실시예를 설명하는 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다.
또한, 상술된 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로, 이러한 용어들에 대한 해석은 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한, 명시적으로 도시되거나 설명되지 아니하였다 하여도 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기재사항으로부터 본 발명에 의한 기술적 사상을 포함하는 다양한 형태의 변형을 할 수 있음은 자명하며, 이는 여전히 본 발명의 권리범위에 속한다.
또한, 첨부하는 도면을 참조하여 설명된 상기의 실시예들은 본 발명을 설명하기 위한 목적으로 기술된 것이며 본 발명의 권리범위는 이러한 실시예에 국한되지 아니한다.
100 : RC-IGBT 110 : 제1 반도체층
111 : 필드 스톱층 120 : 제2 반도체층
130 : 전하 축적층(Carrier Storage, CS)
140 : 제1 트렌치부 140a : 제2 트렌치부
140b : 제3 트렌치부 140c : 제4 트렌치부
141, 141a, 141b, 141c : 게이트 절연막
142, 142a, 142b, 142c : 게이트 전극
150 : 이미터 전극 151 : 절연막
152 : 이미터 콘택 160, 160a : 이미터층
170 : 제1 배리어층 170a : 제2 배리어층
180 : 제1 캐소드층 180a : 제2 캐소드층
190 : 콜렉터층 191 : 콜렉터 전극

Claims (8)

  1. 하부에 필드 스톱층(111)이 형성된 제1 반도체층(110);
    상기 제1 반도체층(110) 상에 형성된 제2 반도체층(120);
    상기 제1 반도체층(110) 및 제2 반도체층(120) 사이에 제1 반도체층(110)보다 높은 불순물 농도를 갖도록 형성된 전하 축적층(130);
    게이트 전극(142, 142a, 142b, 142c)을 구비하고, 상기 제2 반도체층(120)을 관통하여 제1 반도체층(110)까지 연장되며, 서로 일정 거리 이격되어 평행하게 형성되고, 콜렉터층(190)으로부터 주입된 정공이 이미터층(160, 160a)으로 빠져나가지 못하도록 플로팅 영역이 형성된 제1 트렌치부(140), 제2 트렌치부(140a), 제3 트렌치부(140b) 및 제4 트렌치부(140c);
    상기 제2 반도체층(120) 상부에 형성된 이미터 전극(150);
    상기 제1 트렌치부(140)와 상기 제2 트렌치부(140a)의 사이에 상기 제1 트렌치부(140) 및 제2 트렌치부(140a)와 접하도록 제2 반도체층(120)에 형성된 이미터층(160, 160a);
    상기 이미터층(160, 160a)으로부터 주입된 전자가 콜렉터 전극(191)으로 흐르는 과정에 전자의 흐름이 방해되도록 상기 제1 트렌치부(140)와 제2 트렌치부(140a)의 하부에 설치되고, 상기 평행하게 형성된 제1 트렌치부(140) 및 제2 트렌치부(140a)와 직교하여 서로 일정 거리(W1) 이격되어 평행하게 형성된 제1 배리어층(170) 및 제2 배리어층(170a);
    상기 제1 반도체층(110)의 필드 스톱층(111) 하부에 형성되고, 상기 평행하게 형성된 제1 트렌치부(140), 제2 트렌치부(140a), 제3 트렌치부(140b) 및 제4 트렌치부(140c)와 직교하여 서로 일정 거리 이격되어 평행하게 형성된 제1 캐소드층(180) 및 제2 캐소드층(180a); 그리고
    상기 제1 반도체층(110)의 하부에 형성된 콜렉터층(190)과 접속하도록 형성된 콜렉터 전극(191);을 포함하는 플로팅 구조를 이용한 RC-IGBT.
  2. 제 1 항에 있어서,
    상기 제1 트렌치부(140), 제2 트렌치부(140a), 제3 트렌치부(140b) 및 제4 트렌치부(140c)는 제2 반도체층(120)을 제1 액티브셀(T1) 영역, 제2 액티브셀(T2) 및 더미셀(T3) 영역으로 구분하고,
    상기 이미터층(160, 160a)은 구분된 제1 액티브셀(T1) 영역 상부의 제2 반도체층(120)에만 상기 제1 트렌치부(140) 및 제2 트렌치부(140a)와 접하도록 형성된 것을 특징으로 하는 플로팅 구조를 이용한 RC-IGBT.
  3. 제 2 항에 있어서,
    상기 더미셀(T3)은 이미터 전극(150)과 접속된 이미터 콘택(152)이 설치되지 않은 것을 특징으로 하는 플로팅 구조를 이용한 RC-IGBT.
  4. 제 3 항에 있어서,
    상기 플로팅 구조를 이용한 RC-IGBT는 이미터층(160, 160a)으로 주입된 전자가 상기 제1 배리어층(170) 및 제2 배리어층(170) 간에 이격된 거리(W1) 사이로 흘러 일정 거리(d1)만큼의 경로를 따라 이동하여 상기 제1 캐소드층(180)과 제2 캐소드층(180a)으로 유입되도록 구성된 것을 특징으로 하는 플로팅 구조를 이용한 RC-IGBT.
  5. 제 4 항에 있어서,
    상기 제1 배리어층(170)과 제2 배리어층(170a)은 상기 이미터층(160, 160a)이 형성된 제1 액티브셀(T1) 영역에만 형성된 것을 특징으로 하는 플로팅 구조를 이용한 RC-IGBT.
  6. 제 5 항에 있어서,
    상기 제1 배리어층(170)과 제2 배리어층(170a)은 상기 제1 트렌치부(140) 및 제2 트렌치부(140a)의 바닥면 및 측면의 일부와 접하도록 형성된 것을 특징으로 하는 플로팅 구조를 이용한 RC-IGBT.
  7. 제 6 항에 있어서,
    상기 제1 캐소드층(180)과 제2 캐소드층(180a)의 폭은 상기 제1 배리어층(170)과 제2 배리어층(170)의 폭보다 작게 형성된 것을 특징으로 하는 플로팅 구조를 이용한 RC-IGBT.
  8. 제 7 항에 있어서,
    상기 게이트 전극(142, 142a)에는 RC-IGBT 동작 시 게이트 전압이 인가되고, 상기 게이트 전극(142b, 142c)은 이미터 전극(150)과 연결되는 것을 특징으로 하는 RC-IGBT.
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