KR20180062379A - 반도체 장치, rc-igbt 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, rc-igbt 및 반도체 장치의 제조 방법 Download PDF

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KR20180062379A
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가즈히로 야마다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

스냅 백을 억제할 수 있는 반도체 장치, RC-IGBT 및 반도체 장치의 제조 방법을 제공한다. 일 실시 형태에 따르면, 반도체 장치(100)는 제1 주면 및 제2 주면을 갖는 반도체 기판(1)과, 이미터 전극(46)과, 게이트 배선(49) 및 콜렉터 전극(43)을 구비하고, 제1 주면에 평행한 면 내에 있어서의 일방향으로 연장된 제1 단위 셀 영역(10)과, 일방향으로 연장된 제2 단위 셀 영역(20)을 갖고, 제1 단위 셀 영역(10) 및 제2 단위 셀 영역(20)의 반도체 기판(1)은, N-형 드리프트층(39)과, N형 홀 배리어층(38)과, 트렌치 전극(13)과, P형 보디층(36)과, 절연막(35)과, N형 필드 스톱층(41)과, P+형 콜렉터층(42)을 갖고, 제2 단위 셀 영역(20)은, 콜렉터층(42)에 끼워 넣어지며 일방향으로 연장된 N형 캐소드층(47)을 갖는다.

Description

반도체 장치, RC-IGBT 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, RC-IGBT, AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, RC-IGBT 및 반도체 장치의 제조 방법에 관한 것이며, 예를 들어 전기 자동차, 또는, 그 밖의 모터를 사용하는 기계 장치 등에 탑재되는 반도체 장치, RC-IGBT 및 반도체 장치의 제조 방법에 관한 것이다.
전기 자동차, 또는, 그 밖의 모터를 사용하는 기계 장치 등에는, 모터 구동용 파워 디바이스가 탑재된다. 모터 구동용 파워 디바이스로서는, 예를 들어 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, 이하, IGBT라 함) 및 IGBT와 페어로 사용되는 프리휠 다이오드(Free Wheeling Diode, 이하, FWD라 함)를 들 수 있다.
Reverse-Conducting IGBT(이하, RC-IGBT라 함)는 IGBT와 FWD를 1칩화한 것이다. RC-IGBT에서는, FWD의 이면에, n형의 캐소드층을 형성하고 있다. 그리고, 형성된 FWD의 캐소드층이, IGBT의 콜렉터층과 함께, 이면의 전극에 접합된다. 이와 같이 하여, RC-IGBT의 1칩화가 실현되어, 가전 등을 대상으로 한 소용량 칩에 실용화되고 있다.
특허문헌 1에는, 선상 액티브 셀 영역을 갖는 제1 선상 단위 셀 영역, 선상 홀 콜렉터 영역을 갖는 제2 선상 단위 셀 영역, 및, 이들 사이의 선상 인액티브 셀 영역을 포함하는 IE(Injection Enhancement)형 트렌치 게이트 IGBT가 기재되어 있고, 이와 같은 구성으로 함으로써, IE 효과에 기인하는 스위칭 속도의 저하를 방지하는 것이 기재되어 있다.
특허문헌 2에는, 다이오드 영역과 IGBT 영역이 형성된 반도체 장치에 있어서, 다이오드 영역의 반도체층에, 라이프타임 제어 영역을 형성하는 것이 기재되어 있다. 라이프타임 제어 영역은, 다이오드 영역과 IGBT 영역의 경계로부터 IGBT 영역의 일부에 침입하도록 연속하여 신장되어 있고, 이와 같은 구성으로 함으로써, 온 전압과 역회복 전하량(Qrr)의 양쪽을 향상시키는 것이 기재되어 있다.
특허문헌 3에는, 복수의 더미 트렌치 및 복수의 더미 트렌치의 사이에 배치된 격자형 게이트 트렌치를 갖는 RC-IGBT가 기재되어 있다. 격자형 게이트 트렌치에 의해 둘러싸인 셀 영역 내에, 이미터 영역과, 제1 애노드 영역과, 제1 배리어 영역과, 제1 필러 영역이 형성되어 있다. 제1 필러 영역은, 반도체 기판의 두께 방향으로 신장되어, 표면 전극에 접하고, 제1 배리어 영역과 연결되어 있다. 이와 같은 구성으로 함으로써, 저온 전압화, 저게이트 용량화 및 pn 다이오드의 안정 동작을 실현하고 있다.
특허문헌 4에는, 다이오드 영역과 IGBT 영역을 갖고, 다이오드 영역이, 애노드 전극에 대하여 오믹 접속된 p형의 애노드 영역과, 애노드 전극에 대하여 쇼트키 접속된 n형의 복수의 필러 영역을 갖는 반도체 장치가 기재되어 있다. 그리고, 제1 필러 영역의 애노드 전극에 대한 온 저항을, 제2 필러 영역의 애노드 전극에 대한 온 저항보다도 높게 함으로써, 게이트 간섭을 억제시키는 것이 기재되어 있다.
특허문헌 5에는, 반도체 기판의 이면에, 셀레늄을 이온 주입함으로써, 필드 스톱 영역을 형성하고, 그 후, 필드 스톱 영역에 선택적으로 인 및 붕소를 이온 주입함으로써, 다이오드에 n+형 영역, IGBT에 p+형 영역을 형성하는 것이 기재되어 있다. 그리고, 이와 같은 제조 방법에 의해, 내압을 향상시켜, 누설 전류를 저감시키는 것이 기재되어 있다.
특허문헌 6에는, IGBT 영역에서는, 콜렉터측에 제1 라이프타임 제어 영역을 형성하고, 이에 의해, 캐리어 라이프타임을 이미터측에서 길게, 콜렉터측에서 짧게 하고, FWD 영역에서는, 애노드측에 제2 라이프타임 제어 영역을 형성하고, 이에 의해, 캐리어 라이프타임을 애노드측에서 짧게, 캐소드측에서 길게 한 RC-IGBT가 기재되어 있다. 이와 같은 구성에 의해, 스위칭 특성을 향상시키고 있다.
특허문헌 7에는, 기판의 한쪽 면측에 형성된 베이스층을 갖는 IGBT 영역과, 베이스층의 일부의 영역에서, 불순물 총량을 증가시킨 애노드층을 갖는 다이오드 영역을 구비한 RC-IGBT가 기재되어 있다. 그리고, 다이오드 영역에서의 트렌치의 점유 면적을, IGBT 영역에서의 트렌치의 점유 면적과는 상이하게 함으로써, 다이오드의 리커버리 특성 및 오믹 콘택트성을 향상시키는 것이 기재되어 있다.
미국 특허 제9041050호 명세서 일본 특허 공개 제2011-216825호 공보 일본 특허 공개 제2016-082097호 공보 일본 특허 공개 제2015-165541호 공보 일본 특허 공개 제2013-247248호 공보 일본 특허 공개 제2013-197306호 공보 일본 특허 공개 제2013-197122호 공보
RC-IGBT에서는, 그 구조상, 스냅 백이 과제로 되고 있다. 스냅 백이란, IGBT에 있어서의 콜렉터-이미터간의 포화 전압이 상승하는 것을 말한다. 스냅 백은, IGBT에 인접하는 FWD의 이면의 n형 캐소드층에 전자가 유입됨으로써, IGBT의 p형 콜렉터층으로부터의 홀 주입이 억제되어, 전도도 변조가 일어나기 어려워지는 것에 의해 발생한다. 스냅 백의 발생에 의해, 포화 전압이 증가하면, IGBT의 특성 등이 열화된다.
일 실시 형태는, 이와 같은 과제를 해결하기 위해 이루어진 것이며, 스냅 백을 억제할 수 있는 반도체 장치, RC-IGBT 및 반도체 장치의 제조 방법을 제공한다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 반도체 장치는, 제1 주면 및 제2 주면을 갖는 반도체 기판과, 제1 주면에 형성된 이미터 전극 및 게이트 배선과, 제2 주면에 형성된 콜렉터 전극을 구비한다. 반도체 장치는, 제1 주면측으로부터 보았을 때, 제1 주면에 평행한 면 내에 있어서의 일방향으로 연장된 제1 단위 셀 영역과, 일방향으로 연장된 제2 단위 셀 영역을 갖는다. 제1 단위 셀 영역 및 제2 단위 셀 영역의 반도체 기판은, 제1 도전형의 드리프트층과, 드리프트층보다도 제1 주면측에 형성되며, 일방향으로 연장된 제1 도전형의 홀 배리어층과, 홀 배리어층을, 일방향에 직교한 타방향에 있어서 양측으로부터 사이에 끼우도록 형성되며 일방향으로 연장된 한 쌍의 트렌치 전극과, 홀 배리어층보다도 제1 주면측에 형성되며, 일방향으로 연장되고, 이미터 전극과 접속한 제2 도전형의 보디층과, 트렌치 전극과, 드리프트층, 홀 배리어층 및 보디층 사이에 형성된 절연막과, 드리프트층보다도 제2 주면측에 형성된 제1 도전형의 필드 스톱층과, 필드 스톱층보다도 상기 제2 주면측에 형성되며, 콜렉터 전극과 접속한 제2 도전형의 콜렉터층을 갖는다. 제1 단위 셀 영역의 트렌치 전극은, 게이트 배선과 접속하고, 제2 단위 셀 영역의 트렌치 전극은, 이미터 전극과 접속하고 있다. 제2 단위 셀 영역의 반도체 장치는, 콜렉터층에 끼워 넣어지고, 일방향으로 연장되며, 콜렉터 전극과 필드 스톱층을 접속하는 제1 도전형의 캐소드층을 갖는다.
상기 일 실시 형태에 따르면, 스냅 백을 억제할 수 있는 반도체 장치, RC-IGBT 및 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 실시 형태에 따른 반도체 장치의 개요를 예시한 사시도.
도 2는 실시 형태에 따른 반도체 장치를 예시한 평면도.
도 3은 실시 형태에 따른 반도체 장치를 예시한 단면도이며, 도 2의 A-A'선의 단면도.
도 4는 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, N형 홀 배리어층의 형성 공정을 도시하는 도면.
도 5는 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, P형 플로팅층의 형성 공정을 도시하는 도면.
도 6은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 하드 마스크의 형성 공정을 도시하는 도면.
도 7은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 하드 마스크의 패터닝을 도시하는 도면.
도 8은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 트렌치의 형성 공정을 도시하는 도면.
도 9는 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 하드 마스크를 제거하는 공정을 도시하는 도면.
도 10은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 절연막의 형성 공정을 도시하는 도면.
도 11은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 트렌치 전극을 형성하기 위한 폴리실리콘의 퇴적 공정을 도시하는 도면.
도 12는 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 트렌치 전극을 형성하기 위한 폴리실리콘의 에칭 백 공정을 도시하는 도면.
도 13은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 트렌치 전극을 형성하기 위한 절연막의 에칭 백 공정을 도시하는 도면.
도 14는 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, P형 보디층 및 N+형 이미터층의 형성 공정을 도시하는 도면.
도 15는 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 층간 절연막의 형성 공정을 도시하는 도면.
도 16은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 층간 절연막의 패터닝 공정을 도시하는 도면.
도 17은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 콘택트 홈의 형성 공정을 도시하는 도면.
도 18은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, P+형 래치 업 방지층 및 P+형 보디 콘택트층의 형성 공정을 도시하는 도면.
도 19는 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 이미터 전극의 형성 공정을 도시하는 도면.
도 20은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, N형 필드 스톱층 및 P+형 콜렉터층의 형성 공정을 도시하는 도면.
도 21은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, N형 캐소드층의 형성 공정을 도시하는 도면.
도 22는 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, N형 캐소드층의 형성 공정에 있어서의 레지스트막의 제거 공정을 도시하는 도면.
도 23은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 콜렉터 전극의 형성 공정을 도시하는 도면.
도 24는 실시 형태에 따른 반도체 장치의 온 상태일 때의 전자 전류 밀도를 예시한 분포도.
도 25는 실시 형태에 따른 반도체 장치의 온 상태일 때의 전자 전류 밀도를 예시한 분포도.
설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화가 이루어져 있다. 또한, 도면에 있어서는, 오히려, 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이라도 해칭 등을 생략하는 경우가 있다. 또한, 각 도면에 있어서, 동일한 요소에는 동일한 부호가 붙여져 있고, 필요에 따라서 중복 설명은 생략되어 있다.
(실시 형태)
먼저, 실시 형태에 따른 반도체 장치의 개요를 설명한다. 도 1은 실시 형태에 따른 반도체 장치의 개요를 예시한 사시도이다.
도 1에 도시한 바와 같이, 반도체 장치(100)는 표면(1a)(제1 주면) 및 이면(1b)(제2 주면)을 갖는 반도체 기판(1)과, 표면(1a)에 형성된 이미터 전극(46) 및 게이트 배선(도시하지 않음)과, 이면에 형성된 콜렉터 전극(43)을 구비하고 있다. 그리고, 반도체 장치(100)는 표면(1a)측으로부터 보았을 때, 표면(1a)에 평행한 면 내에 있어서의 일방향으로 연장된 제1 단위 셀 영역(10)과, 일방향으로 연장된 제2 단위 셀 영역(20)을 갖고 있다.
제1 단위 셀 영역(10) 및 제2 단위 셀 영역(20)의 반도체 기판(1)은 N-형 드리프트층(39)과, N-형 드리프트층(39)보다도 표면(1a)측에 형성되며, 일방향으로 연장된 N형 홀 배리어층(38)과, N형 홀 배리어층(38)을, 일방향에 직교한 타방향에 있어서 양측으로부터 사이에 끼우도록 형성되며, 일방향으로 연장된 1쌍의 트렌치 전극(13a 및 13b) 및 트렌치 전극(23a 및 23b)과, N형 홀 배리어층(38)보다도 표면(1a)측에 형성되며, 일방향으로 연장되고, 이미터 전극(46)과 접속한 P형 보디층(36)과, 트렌치 전극(13a 및 13b)과, N-형 드리프트층(39), N형 홀 배리어층(38) 및 P형 보디층(36) 사이에 형성된 절연막(35)과, N-형 드리프트층(39)보다도 이면(1b)측에 형성된 N형 필드 스톱층(41)과, N형 필드 스톱층(41)보다도 이면(1b)측에 형성되며, 콜렉터 전극(43)과 접속한 P+형 콜렉터층(42)을 갖고 있다.
또한, 반도체 장치(100)에 있어서, 제1 단위 셀 영역(10)의 트렌치 전극(13a 및 13b)은 게이트 배선(도시하지 않음)에 접속하고, 제2 단위 셀 영역(20)의 트렌치 전극(23a 및 23b)은 이미터 전극(46)과 접속하고, 제2 단위 셀 영역(20)의 반도체 기판(1)은, P+형 콜렉터층(42)에 끼워 넣어지고, 일방향으로 연장되며, 콜렉터 전극(43)과 N형 필드 스톱층(41)을 접속하는 N형 캐소드층(47)을 갖고 있다.
반도체 장치(100)는, 예를 들어 IGBT로서 기능하는 제1 단위 셀 영역(10)과, FWD로서 기능하는 제2 단위 셀 영역(20)이 1칩화된 RC-IGBT이다.
다음에, 본 실시 형태의 반도체 장치(100)의 상세를 설명한다. 도 2는 실시 형태에 따른 반도체 장치(100)를 예시한 평면도이다. 도 3은 실시 형태에 따른 반도체 장치(100)를 예시한 단면도이며, 도 2의 A-A'선의 단면도이다. 도 2에 있어서는, 표면(1a)측의 이미터 전극(46) 및 층간 절연막(45)을 제외한 도면으로 되어 있다.
도 2 및 도 3에 도시한 바와 같이, 반도체 장치(100)는 반도체 기판(1)에 형성되어 있다. 반도체 기판(1)은 표면(1a)(제1 주면) 및 이면(1b)(제2 주면)을 갖고 있다. 반도체 기판(1)의 표면(1a)에는 이미터 전극(46)(도 2의 화살표측) 및 게이트 배선(49)이 형성되어 있다. 반도체 기판(1)에는, 셀 영역(2)(도 2의 화살표측)이 형성되어 있다. 셀 영역(2)에는, 표면(1a)측으로부터 보았을 때, 표면(1a)에 평행한 면 내에 있어서의 일방향으로 연장된 복수의 단위 셀 영역(3)이 형성되어 있다. 단위 셀 영역(3)이 연장된 일방향을, 셀 연장 방향이라 한다. 또한, 표면(1a)에 평행한 면이란, 완전히 평행한 면뿐만 아니라, 가공 기술상의 오차를 포함한 평행한 면도 포함하고 있다.
복수의 단위 셀 영역(3)은 셀 연장 방향과 교차하는 타방향, 예를 들어 셀 연장 방향과 직교하는 타방향으로, 주기적으로 배열되어 있다. 단위 셀 영역(3)이 배열된 방향을, 셀 배열 방향이라 한다.
단위 셀 영역(3)은 제1 단위 셀 영역(10)과 제2 단위 셀 영역(20)을 포함하고 있다. 따라서, 제1 단위 셀 영역(10) 및 제2 단위 셀 영역(20)은 셀 연장 방향으로 연장되어 있다. 또한, 셀 배열 방향에 있어서, 제1 단위 셀 영역(10) 및 제2 단위 셀 영역(20)은 교대로 배치되어 있다. 또한, 제1 단위 셀 영역(10)과 제2 단위 셀 영역(20)은 셀 배열 방향에 있어서, 예를 들어 동일한 길이를 갖고 있다. 또한, 셀 배열 방향에 있어서, 제1 단위 셀 영역(10)과 제2 단위 셀 영역(20)이 상이한 길이를 갖고 있어도 된다.
각 제1 단위 셀 영역(10)은 중앙의 FET 영역(11)과, 이것을 둘러싸는 플로팅 영역(30)을 포함하고 있다. FET 영역(11) 및 플로팅 영역(30)은 셀 연장 방향으로 연장되는 부분을 갖고 있다. FET 영역(11)과, 플로팅 영역(30) 사이에는, 게이트 배선(49)에 전기적으로 접속된 트렌치 전극(13a 및 13b)이 형성되어 있다. 트렌치 전극(13a 및 13b)도, 셀 연장 방향으로 연장되는 부분을 갖고 있다.
각 제2 단위 셀 영역(20)은 중앙의 더미 셀 영역(21)과, 이것을 둘러싸는 플로팅 영역(30)을 포함하고 있다. 더미 셀 영역(21) 및 플로팅 영역(30)은 셀 연장 방향으로 연장되는 부분을 갖고 있다. 더미 셀 영역(21)과, 플로팅 영역(30) 사이에는, 이미터 전극(46)에 전기적으로 접속된 트렌치 전극(23a 및 23b)이 형성되어 있다. 트렌치 전극(23a 및 23b)도, 셀 연장 방향으로 연장되는 부분을 갖고 있다.
FET 영역(11) 및 더미 셀 영역(21)의 중앙부에는, 각각 셀 연장 방향으로 연장된 콘택트 홈(31)이 형성되어 있다. 콘택트 홈(31)은 반도체 기판(1)에 형성되어 있다. 콘택트 홈(31)의 저면에는 P+형 보디 콘택트층(32)이 형성되어 있다. 즉, P+형 보디 콘택트층(32)은 콘택트 홈(31)의 저면을 구성하는 반도체 기판(1)에 형성되어 있다. P+형은 저저항의 P형인 것을 나타낸다.
또한, N+형은 저저항의 N형을 나타내고, P-형 및 N-형은 각각 고저항의 P형 및 N형인 것을 나타낸다. 또한, P형 및 N형은, 각각 저저항과 고저항 사이의 저항의 P형 및 N형인 것을 나타낸다. 이하, 특별히 언급하지 않는 경우에는 마찬가지의 의미를 나타낸다. N형을 제1 도전형이라 하는 경우가 있고, P형을 제2 도전형이라 하는 경우가 있다. 또한, N형을 제2 도전형이라 하고, P형을 제1 도전형이라 해도 된다.
FET 영역(11)에 있어서는, 셀 연장 방향으로 주기적으로 N+형 이미터층(15)이 형성되어 있다. 따라서, FET 영역(11)에는, N+형 이미터층(15)과, N형 불순물이 도입되지 않는 영역[P형 보디층(36)]이 셀 연장 방향으로 교대로 형성되어 있다.
더미 셀 영역(21)에 있어서는, 셀 연장 방향으로, 트렌치 전극(23a 및 23b)을 서로 접속하는 연결 트렌치 전극(23c)이 주기적으로 형성되어 있다. 연결 트렌치 전극(23c)은 콘택트 홈(31)과의 교차부에 의해 서로 접속되어 있다. 즉, 연결 트렌치 전극(23c)과, 콘택트 홈(31)은, 표면(1a)으로부터 보아 거의 직교하고 있다. 연결 트렌치 전극(23c)과 P+형 보디 콘택트층(32)의 상호 접속에 의해, 트렌치 전극(23a 및 23b)이 이미터 전극(46)에, 전기적으로 접속되어 있다.
또한, 이 예에서는, 더미 셀 영역(21)의 폭과 FET 영역(11)의 폭, 즉, 더미 셀 영역(21)의 셀 배열 방향에 있어서의 길이와, FET 영역(11)의 셀 배열 방향에 있어서의 길이는 대략 동일하다. 이와 같이, 더미 셀 영역(21)의 폭과, FET 영역(11)의 폭을 대략 동일하게 함으로써, 홀 분포를 균일하게 할 수 있다.
플로팅 영역(30)에 있어서의 반도체 기판(1)의 표면(1a)측의 부분에는, P형 플로팅층(33) 및 P형 보디층(36)이 형성되어 있다.
셀 영역(2)의 주변 외부에는, 셀 주변 접합 영역(4)(도 2의 화살표측)이 형성되어 있다. 셀 주변 접합 영역(4)의 반도체 기판(1)의 표면(1a)측의 부분에는, P형 보디층(36)이 형성되어 있다. P형 보디층(36)은 P+형 보디 콘택트층(32), 콘택트 홈(31)을 통해 이미터 전극(46)에 전기적으로 접속되어 있다.
셀 주변 접합 영역(4)에는, 예를 들어 게이트 배선(49)이 배치되어 있다. 트렌치 전극(13a 및 13b)은 셀 영역(2)으로부터, 셀 주변 접합 영역(4)까지 연장되어 있다. 트렌치 전극(13a 및 13b)의 단부는, 셀 주변 접합 영역(4)에 있어서, 단부 연결 트렌치 게이트 전극(13d)에 의해, 게이트 배선(49)과 접속되어 있다. 또한, P형 보디층(36)과 셀 주변 접합 영역(4)은, 단부 트렌치 게이트 전극(13e)에 의해, 분리되어 있다.
도 3에 도시한 바와 같이, 반도체 장치(100)가 형성된 반도체 기판(1)은 N-형 드리프트층(39)을 포함하고 있다. 여기서, 도 3에 있어서, 반도체 장치(100)의 설명의 편의를 위해, 반도체 기판(1)의 이면(1b)으로부터 표면(1a)을 향하는 방향을 상방이라 하고, 표면(1a)으로부터 이면(1b)을 향하는 방향을 하방이라 하는 경우도 있다. 또한, 이 방향은, 설명을 위해 도입된 것이며, 실제의 반도체 장치(100)가 항상, 표면(1a)을 상방으로 하여 사용되는 것은 아니다.
제1 단위 셀 영역(10)에 있어서, FET 영역(11)과 플로팅 영역(30)의 경계부에 있어서의 반도체 기판(1)의 표면(1a)에는, 트렌치(34)가 형성되어 있다. 각 트렌치(34)의 내부에는, 절연막(35)을 개재하여, 트렌치 전극(13a 및 13b)이 형성되어 있다. 제1 단위 셀 영역(10)의 트렌치 전극(13a 및 13b)은 게이트 배선(49)에 접속하고 있다.
제2 단위 셀 영역(20)에 있어서, 더미 셀 영역(21)과 플로팅 영역(30)의 경계부에 있어서의 반도체 기판(1)의 표면(1a)에는, 트렌치(34)가 형성되어 있다. 각 트렌치(34)의 내부에는, 절연막(35)을 개재하여, 트렌치 전극(23a 및 23b)이 형성되어 있다. 제2 단위 셀 영역(20)의 트렌치 전극(23a 및 23b)은 이미터 전극(46)과 접속하고 있다.
제1 단위 셀 영역(10)의 반도체 기판(1)에 있어서, N-형 드리프트층(39)보다도 표면(1a)측에는 셀 연장 방향으로 연장된 N형 홀 배리어층(38)이 형성되어 있다. 또한, N형 홀 배리어층(38)을, 셀 배열 방향에 있어서 양측으로부터 사이에 끼우도록, 1쌍의 트렌치 전극(13a 및 13b)이 형성되어 있다. 트렌치 전극(13a 및 13b)은 셀 연장 방향으로 연장되어 있다. 1쌍의 트렌치 전극(13a 및 13b)의 사이에 있어서, N형 홀 배리어층(38)보다도 표면(1a)측에는, 셀 연장 방향으로 연장된 P형 보디층(36)이 형성되어 있다. 또한, 1쌍의 트렌치 전극(13a 및 13b)의 사이에 있어서, P형 보디층(36)보다도 표면(1a)측에는, 선택적으로 N+ 이미터층(15)이 형성되어 있다.
제1 단위 셀 영역(10)의 플로팅 영역(30)의 반도체 기판(1)에 있어서, N-형 드리프트층(39)보다도 표면(1a)측에는, 셀 연장 방향으로 연장된 P형 플로팅층(33)이 형성되어 있다. 또한, P형 플로팅층(33)보다도 표면(1a)측에는 P형 보디층(36)이 형성되어 있다. 따라서, 트렌치 전극(13a 및 13b)은 N형 홀 배리어층(38) 및 P형 보디층(36)과, P형 플로팅층(33) 및 P형 보디층(36) 사이에 형성되어 있다. P형 플로팅층(33)을 형성함으로써, 내압이 급격한 저하를 초래하지 않고, 더미 셀 영역(21)의 폭을 크게 할 수 있다. 이에 의해, 홀 축적 효과를 증강할 수 있다.
P형 플로팅층(33)의 하단은, 트렌치 전극(13a 및 13b)의 하단보다도 깊게 되어 있다. 이와 같이, P형 플로팅층(33)의 표면(1a)으로부터의 깊이를, 트렌치 전극(13a 및 13b)의 하단보다도 깊게 함으로써, 플로팅 영역(30)의 폭을, FET 영역(11)의 폭보다도 크게 해도 내압의 유지를 용이하게 할 수 있다. 이에 의해, IE 효과를 향상시킬 수 있다.
절연막(35)은 트렌치 전극(13a 및 13b)과, N-드리프트층(39), N형 홀 배리어층(38), P형 보디층(36), P형 플로팅층(33) 및 N+형 이미터층(15) 사이에 형성되어 있다.
제1 단위 셀 영역(10)에 있어서, 반도체 기판(1) 상에는, 층간 절연막(45)이 형성되어 있다. 따라서, 층간 절연막(45)은 FET 영역(11) 및 플로팅 영역(30)에 있어서는, P형 보디층(36) 상에 형성되어 있다. 또한, 층간 절연막(45)은 트렌치 전극(13a 및 13b) 상에 형성되어 있다.
콘택트 홈(31)은 트렌치 전극(13a 및 13b)의 사이에 있어서, 셀 연장 방향으로 연장되도록 형성되어 있다. 콘택트 홈(31)은 층간 절연막(45) 및 N+형 이미터층(15)을 관통하여, P형 보디층(36)에 도달하고 있다. N+형 이미터층(15)이 형성되어 있지 않은 부분에서는, 콘택트 홈(31)은 층간 절연막(45)을 관통하여, P형 보디층(36)에 도달하고 있다.
콘택트 홈(31)의 저면에는, P+형 보디 콘택트층(32)이 형성되어 있다. 이미터 전극(46)은 콘택트 홈(31) 및 P+형 보디 콘택트층(32)을 통해, P형 보디층(36)에 접속하고 있다. 콘택트 홈(31) 및 P+형 보디 콘택트층(32)의 하방에는, P+형 래치 업 방지층(37)이 형성되어 있다. 따라서, 이미터 전극(46)과 P+형 래치 업 방지층(37) 사이에 P+형 보디 콘택트층(32)이 형성되어 있다. P형 보디층(36) 및 P+형 래치 업 방지층(37)의 하방에는, N형 홀 배리어층(38)이 형성되어 있다.
N형 홀 배리어층(38)의 하방, 즉, 이면(1b)측에는, N-형 드리프트층(39)이 형성되어 있다. 따라서, N-형 드리프트층(39)의 상방에는, N형 홀 배리어층(38), P+형 래치 업 방지층(37), P형 보디층(36), P+형 보디 콘택트층(32), N+형 이미터층(15)이 형성되어 있다.
제1 단위 셀 영역(10)의 반도체 기판(1)에 있어서, N-형 드리프트층(39)보다도 이면(1b)측에는, N형 필드 스톱층(41)이 형성되어 있다. N형 필드 스톱층(41)보다도 이면(1b)측에는, P+형 콜렉터층(42)이 형성되어 있다. P+형 콜렉터층(42)은 콜렉터 전극(43)과 접속하고 있다.
제2 단위 셀 영역(20)의 반도체 기판(1)에 있어서의 불순물 도프 구조는, N-형 드리프트층(39)보다도 상방에 있어서, 예를 들어 N+형 이미터층(15)이 형성되어 있지 않은 것 이외는, 제1 단위 셀 영역(10)과 동일한 구조이다. 한편, 제2 단위 셀 영역(20)의 반도체 기판(1)에 있어서, N-형 드리프트층(39)보다도 하방에 있어서는, N형 필드 스톱층(41) 및 P+형 콜렉터층(42)이 형성되어 있는 점은 동일한 구조이다. 그러나, 제2 단위 셀 영역(20)의 반도체 기판(1)은 N형 캐소드층(47)을 갖고 있다. N형 캐소드층(47)은 N형 필드 스톱층(41)보다도 이면(1b)측에 형성되어 있다.
N형 캐소드층(47)은 콜렉터층(42)에 끼워 넣어지고, 셀 연장 방향으로 연장되며, 콜렉터 전극(43)과 필드 스톱층(41)을 접속하고 있다. N형 캐소드층(47)은 더미 셀 영역(21)에 있어서의 콜렉터층(42)의 중앙 부분에 형성되어 있다. 즉, N형 캐소드층(47)은 제2 단위 셀 영역(20)의 셀 배열 방향에 있어서의 중심을 통과하는 선을 따라서 형성되어 있다. 셀 배열 방향에 있어서의 N형 캐소드층(47)의 길이는, 제2 단위 셀 영역(20)의 셀 배열 방향에 있어서의 N형 홀 배리어층(38)의 길이보다도 작게 되어 있다. 또한, 제2 단위 셀 영역(20)에 있어서의 트렌치 전극(23a 및 23b)을 표면(1a)으로부터 이면(1b)을 향하는 방향으로 투영하였을 때에, N형 캐소드층(47)은 P+형 콜렉터층(42)에 투영된 트렌치 전극(23a 및 23b)에 둘러싸인 영역 내에 형성되어 있다.
이와 같은 구성으로 함으로써, 표면(1a)측의 FET 영역(11)으로부터 주입된 전자가 가로 방향으로 확산되어, 이면(1b)의 N형 캐소드층(47)에 유입되는 것을 억제할 수 있어, 스냅 백을 억제할 수 있다.
제1 단위 셀 영역(10) 및 제2 단위 셀 영역(20)은 셀 배열 방향으로 교대로 복수 형성되어 있지만, 그 중, N형 캐소드층(47)이 형성된 제2 단위 셀 영역(20)과, N형 캐소드층(47)이 형성되지 않는 제2 단위 셀 영역(20)을 갖고 있어도 된다. 또한, 복수의 제2 단위 셀 영역(20)에 있어서, N형 캐소드층(47)이 형성된 제2 단위 셀 영역(20)을 주기적으로 배치해도 된다. 이와 같은 구성으로 함으로써, FWD로서 기능하는 제2 단위 셀 영역(20)의 개수를 조정하여, RC-IGBT의 특성을 최적화할 수 있다.
또한, FET 영역(11) 및 더미 셀 영역(21)에 있어서, N형 홀 배리어층(38) 및 P+형 래치 업 방지층(37)을 형성하고 있지만, 이들을 생략한 구조여도 된다. 그러나, N형 홀 배리어층(38) 및 P+형 래치 업 방지층(37)을 형성함으로써, 전체로서의 홀의 흐름의 밸런스를 유지할 수 있다.
여기서, 반도체 장치(100)의 구조를 보다 구체적으로 예시하기 위해, 각 영역 및 각 층 등의 주요 치수의 일례를 나타낸다. 즉, FET 영역(11)의 폭은 1.3마이크로미터 정도이다. FET 영역(11)과 더미 셀 영역(21) 사이의, 2개의 플로팅 영역(30)을 합친 폭은 3.3마이크로미터 정도이다.
콘택트 홈(31)의 폭은 0.3마이크로미터 정도이다. 트렌치(34)의 폭은 0.7마이크로미터 정도, 바람직하게는 0.8마이크로미터 이하이다. 트렌치(34)의 깊이는 3마이크로미터 정도이다.
N+형 이미터층(15)의 깊이는 250㎚ 정도, P형 보디층(36)의 깊이는 0.8마이크로미터 정도, P+형 래치 업 방지층(37)의 깊이는 1.4마이크로미터 정도, P형 플로팅층(33)의 깊이는 4.5마이크로미터 정도, N형 필드 스톱층(41)의 두께는 1.5마이크로미터 정도, P+형 콜렉터층(42)의 두께는 0.5마이크로미터 정도, 반도체 기판(1)의 두께는 70마이크로미터 정도(여기에서는, 내압 600볼트 정도의 예를 나타냄)이다.
또한, 반도체 기판(1)의 두께는 요구되는 내압에 강하게 의존한다. 따라서, 내압 1200볼트에서는, 예를 들어 120마이크로미터 정도이고, 내압 400볼트에서는, 예를 들어 40마이크로미터 정도이다.
다음에, 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다.
도 4∼도 23은 실시 형태에 따른 반도체 장치의 제조 방법을 예시한 단면도이며, 도 4는 N형 홀 배리어층의 형성 공정을 나타낸다. 도 5는 P형 플로팅층의 형성 공정을 나타낸다. 도 6은 하드 마스크의 형성 공정을 나타낸다. 도 7은 하드 마스크의 패터닝을 나타낸다. 도 8은 트렌치의 형성 공정을 나타낸다. 도 9는 하드 마스크를 제거하는 공정을 나타낸다. 도 10은 절연막의 형성 공정을 나타낸다. 도 11은 트렌치 전극을 형성하기 위한 폴리실리콘의 퇴적 공정을 나타낸다. 도 12는 트렌치 전극을 형성하기 위한 폴리실리콘의 에칭 백 공정을 나타낸다. 도 13은 트렌치 전극을 형성하기 위한 절연막의 에칭 백 공정을 나타낸다. 도 14는 P형 보디층 및 N+형 이미터층의 형성 공정을 나타낸다. 도 15는 층간 절연막의 형성 공정을 나타낸다. 도 16은 층간 절연막의 패터닝 공정을 나타낸다. 도 17은 콘택트 홈의 형성 공정을 나타낸다. 도 18은 P+형 래치 업 방지층 및 P+형 보디 콘택트층의 형성 공정을 나타낸다. 도 19는 이미터 전극의 형성 공정을 나타낸다. 도 20은 N형 필드 스톱층 및 P+형 콜렉터층의 형성 공정을 나타낸다. 도 21은 N형 캐소드층의 형성 공정을 나타낸다. 도 22는 N형 캐소드층의 형성 공정에 있어서의 레지스트막의 제거 공정을 나타낸다. 도 23은 콜렉터 전극의 형성 공정을 나타낸다.
먼저, 표면(1a) 및 이면(1b)을 갖는 반도체 기판(1)으로서, 예를 들어 N-형 실리콘 단결정의 웨이퍼(51)를 준비한다. 예를 들어, 인 농도가 2×1014/㎤ 정도인 것을 준비한다. 또한, 웨이퍼(51)는 실리콘을 재료로 한 것에 한하지 않고, 다른 반도체를 재료로 한 것이어도 된다.
도 4에 도시한 바와 같이, 웨이퍼(51)의 표면(51a)에, 제1 셀 단위 영역(10) 및 제2 단위 셀 영역(20)을 규정한다. 제1 셀 단위 영역(10) 및 제2 단위 셀 영역(20)은 웨이퍼(51)의 표면(51a)에 평행한 면 내에 있어서의 일방향으로 연장되어 있다.
다음에, 웨이퍼(51)의 상면 상에 레지스트막(52a)을 도포 등에 의해 형성한다. 다음에, 리소그래피에 의해, 레지스트막(52a)을 패터닝한다. 이에 의해, 레지스트막(52a)에, 웨이퍼(51)의 표면(51a)에 평행한 면 내에 있어서 일방향으로 연장되는 복수의 홈을 형성한다. 그리고, 패터닝된 레지스트막(52a)을 마스크로 하여, 이온 주입하거나 함으로써, 웨이퍼(51)의 표면(51a)측에 인 등의 N형 불순물을 도입한다. 이와 같이 하여, 웨이퍼(51)의 표면(51a)측에 일방향으로 연장된 N형 홀 배리어층(38)을 형성한다. 이온 주입의 도우즈량은, 예를 들어 6×1012/㎠ 정도, 주입 에너지는 예를 들어 80KeV 정도이다. 그 후, 애싱 등에 의해 레지스트막(52a)을 제거한다.
다음에, 도 5에 도시한 바와 같이, 웨이퍼(51)의 표면(51a) 상에 레지스트막(52b)을 도포 등에 의해 형성한다. 다음에, 리소그래피에 의해, 레지스트막(52b)을 패터닝한다. 레지스트막(52b)이 N형 홀 배리어층(38)을 덮음과 함께, N형 홀 배리어층(38) 이외의 부분에, 일방향으로 연장되는 복수의 홈이 형성되도록 패터닝한다. 그리고, 패터닝된 레지스트막(52b)을 마스크로 하여, 이온 주입하거나 함으로써, 웨이퍼(51)의 표면(51a)측에 붕소 등의 P형 불순물을 도입한다. 이에 의해, 웨이퍼(51)의 표면(51a)측의 N형 홀 배리어층(38) 간에 있어서 일방향으로 연장된 P형 플로팅층(33)이 형성된다. 이온 주입의 도우즈량은, 예를 들어 3.5×1013/㎠ 정도, 주입 에너지는 예를 들어 75KeV 정도이다. 그 후, 애싱 등에 의해, 레지스트막(52b)을 제거한다.
다음에, 도 6에 도시한 바와 같이, 웨이퍼(51)의 표면(51a) 상에, 예를 들어 CVD(Chemical Vapor Deposition) 등에 의해, 하드 마스크막(53)을 형성한다. 하드 마스크막(53)은, 예를 들어 실리콘 산화막이다. 하드 마스크막(53)의 두께는, 예를 들어 450㎚이다.
다음에, 도 7에 도시한 바와 같이, 하드 마스크막(53) 상에 레지스트막(52c)을 도포 등에 의해 형성한다. 그리고, 리소그래피에 의해, 레지스트막(52c)을 패터닝한다. 레지스트막(52c)이 N형 홀 배리어층(38) 및 P형 플로팅층(33)을 덮도록 레지스트막(52c)을 패터닝한다. 다음에, 패터닝된 레지스트막(52c)을 마스크로 하여, 예를 들어 드라이 에칭 등에 의해, 하드 마스크막(53)을 패터닝한다. 그 후, 애싱 등에 의해, 레지스트막(52c)을 제거한다.
다음에, 도 8에 도시한 바와 같이, 패터닝된 하드 마스크막(53)을 사용하여, 예를 들어 이방성 드라이 에칭에 의해, 복수의 트렌치(34)를 형성한다. 복수의 트렌치(34)를 형성할 때에는, N형 홀 배리어층(38)을 양측으로부터 사이에 끼우도록, N형 홀 배리어층(38)의 양측에 형성한다. 이방성 드라이 에칭의 가스계는, 예를 들어 Cl2/O2계 가스이다.
그 후, 도 9에 도시한 바와 같이, 예를 들어 웨트 에칭 등에 의해, 하드 마스크막(53)을 제거한다. 웨트 에칭은, 예를 들어 불산을 포함하는 에칭액을 사용한다.
다음에, 도 10에 도시한 바와 같이, P형 플로팅층(33) 및 N형 홀 배리어층(38)을 확산시킨다. 예를 들어, 1200℃의 온도에서 30분 정도의 열처리를 행함으로써 확산시킨다. 또한, 예를 들어 열산화 등에 의해, 웨이퍼(51)의 표면(51a) 및 트렌치(34)의 내면에 절연막(35)을 형성한다. 절연막(35)의 두께는, 예를 들어 120㎚이다.
다음에, 도 11에 도시한 바와 같이, 트렌치(34)의 내부를 매립하도록, 절연막(35) 상의 웨이퍼(51)의 표면(51a) 상, 및 트렌치(34)의 내부에, 예를 들어 CVD 등에 의해, 인이 도프된 도프드 폴리실리콘(Doped Poly-Silicon)막(54)을 형성한다. 웨이퍼(51)의 표면(51a) 상의 도프드 폴리실리콘막(54)의 두께는, 예를 들어 600㎚ 정도이다.
다음에, 도 12에 도시한 바와 같이, 예를 들어 드라이 에칭 등에 의해, 도프드 폴리실리콘막(54)을 웨이퍼(51)의 표면(51a) 상의 절연막(35)까지 에치 백한다. 이와 같이 하여, 트렌치(34)의 내부를 도프드 폴리실리콘막(54)으로 매립하여, 트렌치 전극(13a, 13b, 23a 및 23b)을 형성한다. 본 실시 형태에서는, P형 플로팅층(33)의 하단을, 양측의 트렌치 전극(13a, 13b, 23a 및 23b)의 하단보다도 깊게 하고 있다.
다음에, 도 13에 도시한 바와 같이, 웨트 에칭 등에 의해, 트렌치(34)의 외부에 있어서의 웨이퍼(51)의 표면(51a) 상의 절연막(35)을 제거한다. 웨트 에칭은, 예를 들어 불산을 포함하는 에칭액을 사용한다.
다음에, 도 14에 도시한 바와 같이, 웨이퍼(51)의 상면 상에, 예를 들어 열산화 또는 CVD에 의해, 절연막(55)을 형성한다. 절연막(55)의 두께를 절연막(35)과 마찬가지의 두께로 한다. 다음에, 웨이퍼(51)의 표면(51a)측으로부터 이온 주입 등에 의해, 붕소 등의 P형 불순물을 도입하여, P형 플로팅층(33) 및 N형 홀 배리어층(38)보다도 표면(51a)측에, 일방향으로 연장된 P형 보디층(36)을 형성한다. 이온 주입의 도우즈량은, 예를 들어 3×1013/㎠ 정도, 주입 에너지는 예를 들어 75KeV 정도이다.
다음에, 웨이퍼(51)의 상면 상에 도시하지 않은 레지스트막을 형성하고, 패터닝을 행한다. 도시하지 않은 레지스트막이, P형 플로팅층(33)을 덮도록 패터닝한다. 그리고, 패터닝된 도시하지 않은 레지스트막을 마스크로 하여, 이온 주입에 의해, 비소 등의 N형 불순물을 도입한다. 이에 의해, 트렌치 전극(13a 및 13b)의 사이에 있어서, N형 홀 배리어층(38) 상에 형성된 P형 보디층(36)보다도 표면(51a)측에 선택적으로 N+형 이미터층(15)을 형성한다. 이온 주입의 도우즈량은, 예를 들어 5×1015/㎠ 정도이다. 주입 에너지는, 예를 들어 80KeV 정도이다. 그 후, 애싱 등에 의해, 불필요해진 도시하지 않은 레지스트막을 제거한다.
다음에, 도 15에 도시한 바와 같이, 웨이퍼(51)의 표면(51a) 상에, 예를 들어 CVD 등에 의해, 층간 절연막(45)을 형성한다. 층간 절연막(45)은, 예를 들어 PSG(Phosphsilicate Glass)막이다. 층간 절연막(45)의 두께는, 예를 들어 600㎚ 정도이다. 또한, 층간 절연막(45)으로서는, PSG막 외에, BPSG(Borophosphsilicate Glass)막, NSG(Non-doped Silicate Glass)막, SOG(Spin-On-Glass)막 또는 이들의 복합막 등이어도 된다.
다음에, 도 16에 도시한 바와 같이, 층간 절연막(45) 상에 레지스트막(52d)을 형성한다. 다음에, 리소그래피에 의해, 레지스트막(52d)이 N형 홀 배리어층(38) 상에 일방향으로 연장되는 홈을 갖도록 패터닝한다. 그리고, 패터닝된 레지스트막(52d)을 사용하여, 예를 들어 이방성 드라이 에칭 등에 의해, N형 홀 배리어층(38) 상의 층간 절연막(45)에 콘택트 홈(31)을 형성한다. 이방성 드라이 에칭에는, 예를 들어 Ar/CHF3/CF4 등의 가스를 사용한다.
그 후, 도 17에 도시한 바와 같이, 애싱 등에 의해, 불필요해진 레지스트막(52d)을 제거한다. 계속해서, 예를 들어 층간 절연막(45)을 사용하여, 이방성 드라이 에칭에 의해, 콘택트 홈(31)을 웨이퍼(51)로 연장시킨다. 콘택트 홈(31)은 P형 보디층(36)에 도달하도록 형성된다. N+형 이미터층(15)이 형성된 부분에서는, N+형 이미터층(15)을 관통하도록, 콘택트 홈(31)은 형성된다. 이방성 드라이 에칭에는, 예를 들어 Cl2/O 등이 포함된 가스를 사용한다.
다음에, 도 18에 도시한 바와 같이, 예를 들어 콘택트 홈(31)을 통해, BF2 등의 P형 불순물을 이온 주입함으로써, N형 홀 배리어층(38) 상에 P+형 보디 콘택트층(32)을 형성한다. 이온 주입의 도우즈량은, 예를 들어 5×1015/㎠ 정도이고, 주입 에너지는, 예를 들어 80KeV 정도이다.
마찬가지로, 예를 들어 콘택트 홈(31)을 통해, 붕소 등의 P형 불순물을 이온 주입함으로써, P+형 보디 콘택트층(32)의 하방에, P+형 래치 업 방지층(37)을 형성한다. 이온 주입의 도우즈량은, 예를 들어 5×1015/㎠ 정도이고, 주입 에너지는, 예를 들어 80KeV 정도이다.
다음에, 도 19에 도시한 바와 같이, 스퍼터링 등에 의해, 예를 들어 층간 절연막(45) 상 및 콘택트 홈(31)의 내부에, P형 보디층(36)과 접속한 메탈 등의 이미터 전극(46)을 형성한다. 또한, 이미터 전극(46)을 형성하기 전에, 층간 절연막(45) 상 및 콘택트 홈(31)의 내부에 배리어 메탈막으로서, TiW막을 형성해도 된다. 또한, 도시하지 않은 콘택트 홈에 있어서, 제2 단위 셀 영역(20)의 트렌치 전극(23a 및 23b)을 이미터 전극(46)과 접속한다. 또한 도시하지 않은 셀 주변 접합 영역에서, 제1 단위 셀 영역(10)의 트렌치 전극(13a 및 13b)을 게이트 배선과 접속한다.
다음에, 웨이퍼(51)의 이면에 대하여 백 그라인딩 처리를 실시함으로써, 웨이퍼 두께를 필요에 따라서, 예를 들어 200 내지 30마이크로미터 정도로 박막화한다. 예를 들어, 내압을 600볼트 정도로 하면, 최종 두께는 70마이크로미터 정도이다. 이에 의해, 웨이퍼(51)가 소정의 두께로 된 반도체 기판(1)이 형성된다. 또한, 필요에 따라서, 웨이퍼(51)의 이면의 대미지를 제거하기 위한 케미컬 에칭 등도 실시해도 된다.
다음에, 도 20에 도시한 바와 같이, 반도체 기판(1)의 이면(1b)에, 예를 들어 이온 주입에 의해, 인 등의 N형 불순물을 도입함으로써, N형 필드 스톱층(41)을 형성한다. 이온 주입의 도우즈량은, 예를 들어 7×1012/㎠ 정도이고, 주입 에너지는, 예를 들어 350KeV 정도이다. N형 필드 스톱층(41)보다도 표면(1a)측이며, P형 플로팅층(33) 및 N형 홀 배리어층(38)보다도 이면(1b)측은, N-형 드리프트층(39)으로 된다. 또한, 웨이퍼(51)를 반도체 기판(1)이라 부른다.
그 후, 필요에 따라서, 불순물 활성화를 위해, 반도체 기판(1)의 이면(1b)에 대하여 레이저 어닐 등을 실시한다. 다음에, 반도체 기판(1)의 이면(1b)에, 예를 들어 이온 주입에 의해, 붕소 등의 P형 불순물을 도입한다. 이에 의해, 반도체 기판(1)에 있어서의 N형 필드 스톱층(41)보다도 이면(1b)측에, P+형 콜렉터층(42)을 형성한다. 이온 주입의 도우즈량은, 예를 들어 1×1013/㎠ 정도이고, 주입 에너지는, 예를 들어 40KeV 정도이다. 그 후, 필요에 따라서, 불순물 활성화를 위해, 반도체 기판(1)의 이면(1b)에 대하여 레이저 어닐 등을 실시한다.
다음에, 도 21에 도시한 바와 같이, 반도체 기판(1)의 이면(1b)에, 레지스트막(52e)을 도포 등에 의해 형성한다. 그리고, 예를 들어 리소그래피에 의해, 제2 단위 셀 영역(20)에 있어서의 반도체 기판(1)의 이면(1b)에, 일방향으로 연장된 개구를 갖도록, 레지스트막(52e)을 패터닝한다. 개구가 제2 단위 셀 영역(20)에 있어서의 N형 홀 배리어층(38)의 하방에 위치하도록, 예를 들어 이면 얼라이너 기능을 가진 포토그래피 장치를 사용한다. 다음에, 패터닝된 레지스트막(52e)을 마스크로 하여, 예를 들어 이온 주입에 의해, P+형 콜렉터층(42)에, N형 불순물을 도입한다. 이에 의해, P+형 콜렉터층(42)에 일방향으로 연장된 N형 캐소드층(47)을 형성한다.
이때, N형 캐소드층(47)을 제2 단위 셀 영역(20)의 타방향에 있어서의 중심을 통과하는 선을 따라서 형성하는 것이 바람직하다. 또한, 타방향에 있어서, N형 캐소드층(47)의 길이를, 제2 단위 셀 영역(20)의 타방향에 있어서의 N형 홀 배리어층(38)의 길이보다도 작게 하는 것이 바람직하다. 또한, 제2 단위 셀 영역(20)에 있어서의 트렌치 전극(23a 및 23b)을 표면(1a)으로부터 이면(1b)을 향하는 방향으로 투영하였을 때에, N형 캐소드층(47)을 P+형 콜렉터층(42)에 투영된 트렌치 전극(23a 및 23b)에 둘러싸인 영역 내에 형성하는 것이 바람직하다.
다음에, 도 22에 도시한 바와 같이, 애싱 등에 의해, 불필요해진 도시하지 않은 레지스트막(52e)을 제거한다.
다음에, 도 23에 도시한 바와 같이, 예를 들어 스퍼터링 성막에 의해, 반도체 기판(1)의 이면(1b)의 거의 전체면에, 메탈 등의 콜렉터 전극(43)을 형성한다. 이에 의해, 제1 단위 셀 영역(10)에 있어서는, P+형 콜렉터층(42)과 콜렉터 전극(43)이 접속된다. 제2 단위 셀 영역에서는, P+형 콜렉터층(42)과 콜렉터 전극(43)이 접속됨과 함께, N형 캐소드층(47)과 콜렉터 전극(43)이 접속된다. 이와 같이 하여, 반도체 장치(100)가 제조된다. 그 후, 다이싱 등에 의해, 반도체 기판(1)의 칩 영역으로 분할하고, 필요에 따라서, 패키지에 밀봉한다.
다음에, 본 실시 형태의 효과를 설명한다. 도 24 및 도 25는 실시 형태에 따른 반도체 장치(100)의 온 상태일 때 전자 전류 밀도를 예시한 분포도이다. 횡축은 셀 배열 방향의 위치를 나타내고, 종축은 반도체 기판(1)의 두께 방향을 나타낸다. 셀 배열 방향에 있어서의 트렌치 전극의 간격은, 예를 들어 2.26㎛이고, P형 플로팅층(33)의 폭은 6.78㎛이며, N형 캐소드층(47)의 폭은 1㎛로 하고 있다. 트렌치 전극(13)에 전압 15V를 인가한 ON 상태이다. 도 24의 반도체 장치(100)에 있어서의 전류량은, 도 25의 반도체 장치(100)의 전류량과 비교하여, 저전류로 되어 있다.
도 24 및 도 25에 도시한 바와 같이, 본 실시 형태의 반도체 장치(100)에서는, 제2 단위 셀 영역(20)의 P+형 콜렉터층(42)에, 일방향으로 연장된 N형 캐소드층(47)이 형성되어 있다. 전자의 고밀도 영역은, FET 영역(11)으로부터 셀 배열 방향으로 확산되어 있지 않다. 이와 같이, 반도체 기판(1)의 표면(1a)측의 FET 영역(11)으로부터 주입된 전자가, 셀 배열 방향으로 확산되는 것을 억제할 수 있다. 따라서, N형 캐소드층(47)에 유입되는 전자를 저감시켜, 스냅 백을 억제할 수 있다. 또한, 셀 배열 방향에 있어서의 전자 전류 밀도의 확산은 반도체 장치(100)에 있어서의 전류가 저전류인 쪽이(도 24), 고전류(도 25)보다도 크게 되어 있다. 따라서, N형 캐소드층(47)에 의한 스냅 백 억제 효과는, 고전류의 쪽이 커지는 경향이 보인다.
또한, 반도체 장치(100)에 있어서는, N형 캐소드층(47)에 유입되는 전자가 저감되므로, 역회복 전류 IRP를 작게 할 수 있어, 역회복 손실 Err을 억제할 수 있다.
이에 반해, 일반적으로 IGBT와 FWD를 1칩화한 RC-IGBT에서는, FWD의 N형 캐소드층에 전자가 유입된다. 따라서, IGBT의 P+형 콜렉터층으로부터의 홀 주입이 억제된다. 이에 의해, 전도도 변조가 일어나기 어려워진다. 따라서, 스냅 백이 발생한다. 이에 의해, RC-IGBT에 있어서의 FWD 동작 시에, IGBT에도 전자가 확산되기 때문에 역회복 전류 IRP이 커져, 역회복 손실 Err이 커진다.
본 실시 형태의 N형 캐소드층(47)은 N형 캐소드층(47)을 제2 단위 셀 영역(20)의 셀 배열 방향에 있어서의 중심을 통과하는 선을 따라서 형성하고 있다. 따라서, 양측의 제1 단위 셀 영역(10)의 FET 영역(11)으로부터 N형 캐소드층(47)을 가장 멀어지게 할 수 있다. 따라서, N형 캐소드층(47)에의 전자의 유입을 억제할 수 있다.
또한, 셀 배열 방향에 있어서, N형 캐소드층(47)의 폭을, 제2 단위 셀 영역(20)의 셀 배열 방향에 있어서의 N형 홀 배리어층(38)의 폭보다도 작게 하고 있다. 이에 의해, 캐소드층(47)에의 전자의 유입을 억제하면서, FWD로서의 기능을 향상시킬 수 있다.
또한, 제2 단위 셀 영역(20)에 있어서의 트렌치 전극(23a 및 23b)을 표면(1a)으로부터 이면(1b)을 향하는 방향으로 투영하였을 때에, N형 캐소드층(47)을 P+형 콜렉터층(42)에 투영된 트렌치 전극(23a 및 23b)에 둘러싸인 영역 내에 형성하고 있다. 이것에 의해서도, 캐소드층(47)에의 전자의 유입을 억제하면서, FWD로서의 기능을 향상시킬 수 있다.
제1 단위 셀 영역 및 제2 단위 셀 영역을, 셀 배열 방향으로 교대로 복수 형성한 경우에, N형 캐소드층(47)이 형성된 제2 단위 셀과, N형 캐소드층(47)이 형성되지 않는 제2 단위 셀을 갖도록 하고 있다. 이에 의해, 스냅 백의 억제와, FWD의 특성 향상의 트레이드 오프를 조정하여, 최적화할 수 있다. 제1 단위 셀 영역에는, N+형 이미터층(15)이 형성되어 있다. 이에 의해, IGBT에 있어서의 스위칭을 향상시킬 수 있다.
FET 영역(11)과 더미 셀 영역(21) 사이에 P형 플로팅층(33)이 형성되어 있다. 이와 같은 P형 플로팅층(33)을 형성함으로써, 내압의 급격한 저하를 초래하지 않고, 플로팅 영역(30)의 폭, 즉, 셀 배열 방향에 있어서의 길이를 크게 할 수 있다. 이에 의해, 홀 축적 효과를 유효하게 증강할 수 있다.
P형 플로팅층(33)의 하단을, 양측의 트렌치 전극의 하단보다도 깊게 하고 있다. 이에 의해, 플로팅 영역(30)의 폭을, FET 영역(11)의 폭보다도 크게 해도 내압의 유지를 용이하게 할 수 있다. 이에 의해, IE 효과를 향상시킬 수 있다.
콘택트 홈(31)을 통해 이미터 전극(46)을 접속하고 있다. 이에 의해, 제2 단위 셀 영역(20)의 트렌치 전극을 이미터 전위로 할 수 있다. 또한, P+형 래치 업 방지층(37) 및 P+형 보디 콘택트층(32)을 형성함으로써, 홀의 흐름의 밸런스를 유지할 수 있다.
또한, 셀 배열 방향에 있어서의 제1 단위 셀 영역(10)의 길이와 제2 단위 셀 영역(20)의 길이를 대략 동일하게 함으로써, 홀 분포를 균일하게 할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
예를 들어, 홀 배리어층(38), 보디층(36), 플로팅층(33), 필드 스톱층(41), 콜렉터층(42) 등을 형성하기 위해 이온 주입한 구체적인 불순물, 도프량, 주입 에너지는 예시이며, 상술한 것에 한정되지 않는다. 또한, 이들 불순물층의 형성은, 이온 주입에 한정되지 않는다. 상술한 에칭에 사용한 가스 등도 예시이며, 다른 가스계를 사용해도 된다. 또한, 특별히 명언하지 않는 한, 반도체 장치(100)의 제조 방법에 있어서의 각 공정의 순서를 적절히 교체해도 된다. 반도체 장치의 제조 방법의 상세는 이하의 부기와 같다.
(부기 1)
제1 주면 및 제2 주면을 갖는 반도체 기판에 있어서의, 상기 제1 주면에 평행한 면 내에 있어서의 일방향으로 연장된 제1 단위 셀 영역과,
상기 반도체 기판에 형성되며, 상기 일방향으로 연장된 제2 단위 셀 영역에 있어서,
상기 반도체 기판의 상기 제1 주면측에, 상기 일방향으로 연장된 제1 도전형의 홀 배리어층을 형성하는 공정과,
상기 홀 배리어층을 양측으로부터 사이에 끼우도록 상기 홀 배리어층의 양측에 트렌치를 형성하는 공정과,
상기 트렌치의 내면에 절연막을 형성하는 공정과,
상기 절연막이 형성된 상기 트렌치의 내부를 매립하여, 트렌치 전극을 형성하는 공정과,
상기 홀 배리어층보다도 상기 제1 주면측에 상기 일방향으로 연장된 제2 도전형의 보디층을 형성하는 공정과,
상기 보디층과 접속한 이미터 전극을 형성하는 공정과,
상기 반도체 기판의 상기 제2 주면측에 제1 도전형의 필드 스톱층을 형성하는 공정과,
상기 반도체 기판에 있어서의 상기 필드 스톱층보다도 상기 제2 주면측에 제2 도전형의 콜렉터층을 형성하는 공정을 구비하고,
상기 제1 단위 셀 영역의 상기 트렌치 전극을, 게이트 배선과 접속하는 공정과,
상기 제2 단위 셀 영역의 상기 트렌치 전극을, 상기 이미터 전극과 접속하는 공정과,
상기 제2 단위 셀 영역에서, 상기 콜렉터층에 상기 일방향으로 연장되도록 제1 도전형의 캐소드층을 형성하는 공정과,
상기 캐소드층에, 콜렉터 전극을 접속함으로써, 상기 필드 스톱층과 콜렉터 전극을 접속하는 공정을 더 구비한 반도체 장치의 제조 방법.
(부기 2)
상기 캐소드층을, 상기 제2 단위 셀 영역의 상기 타방향에 있어서의 중심을 통과하는 선을 따라서 형성하는 공정을 더 구비한 반도체 장치의 제조 방법.
(부기 3)
상기 일방향에 직교하는 타방향에 있어서, 상기 캐소드층의 길이를, 상기 제2 단위 셀 영역의 상기 타방향에 있어서의 상기 홀 배리어층의 길이보다도 작게 하는 반도체 장치의 제조 방법.
(부기 4)
상기 제2 단위 셀 영역에서의 상기 트렌치 전극을, 상기 제1 주면으로부터 상기 제2 주면을 향하는 방향으로 투영하였을 때에, 상기 캐소드층을, 상기 콜렉터층에 투영된 상기 트렌치 전극에 둘러싸인 영역 내에 형성하는 반도체 장치의 제조 방법.
(부기 5)
상기 제1 단위 셀 영역 및 상기 제2 단위 셀 영역을, 상기 타방향으로 교대로 복수 형성하고,
상기 캐소드층이 형성된 상기 제2 단위 셀과,
상기 캐소드층이 형성되지 않는 상기 제2 단위 셀을 갖도록 하는 반도체 장치의 제조 방법.
(부기 6)
상기 제1 단위 셀 영역의 상기 트렌치 전극의 사이에 있어서, 상기 보디층보다도 상기 제1 주면측에 제1 도전형의 이미터층을 형성하는 공정을 더 구비한 반도체 장치의 제조 방법.
(부기 7)
상기 드리프트층 상에 상기 일방향으로 연장된 제2 도전형의 플로팅층을 형성하는 공정을 더 구비하고,
상기 트렌치 전극을, 상기 홀 배리어층과 상기 플로팅층 사이에 형성하고,
상기 게이트 절연막을, 상기 트렌치 전극과 상기 플로팅층 사이에도 형성하는 반도체 장치의 제조 방법.
(부기 8)
상기 보디층 상에 층간 절연막을 형성하는 공정과,
상기 층간 절연막을 관통하여 상기 보디층에 도달한 상기 일방향으로 연장된 콘택트 홈을 형성하는 공정과,
상기 이미터 전극을, 콘택트 홈을 통해 상기 보디층에 접속하는 공정을 더 구비한 반도체 장치의 제조 방법.
(부기 9)
상기 콘택트 홈의 하방에 제2 도전형의 래치 업 방지층을 형성하는 공정과,
상기 반도체 기판에 있어서의 상기 래치 업 방지층보다도 상기 제1 주면측에 제2 도전형의 보디 콘택트층을 형성하는 공정을 더 구비한 반도체 장치의 제조 방법.
(부기 10)
상기 제1 주면에 직교하는 방향으로부터 보아, 상기 타방향에 있어서의 상기 제1 단위 셀 영역의 길이를, 상기 제2 단위 셀 영역의 길이와 대략 동일하게 하는 반도체 장치의 제조 방법.
(부기 11)
상기 플로팅층의 하단을, 양측의 상기 트렌치 게이트 전극의 하단보다도 깊게 하는 반도체 장치의 제조 방법.
1 : 반도체 기판
1a : 표면(제1 주면)
1b : 이면(제2 주면)
2 : 셀 영역
3 : 단위 셀 영역
4 : 셀 주변 접합 영역
10 : 제1 단위 셀 영역
11 : FET 영역
13, 13a, 13b : 트렌치 전극
13d : 단부 연결 트렌치 게이트 전극
13e : 단부 트렌치 게이트 전극
15 : N+형 이미터층
20 : 제2 단위 셀 영역
21 : 더미 셀 영역
23, 23a, 23b : 트렌치 전극
23c : 연결 트렌치 전극
30 : 플로팅 영역
31 : 콘택트 홈
32 : P+형 보디 콘택트층
33 : P형 플로팅층
34 : 트렌치
35 : 게이트 절연막
36 : P형 보디층
37 : P+형 래치 업 방지층
38 : N형 홀 배리어층
39 : N-형 드리프트층
41 : N형 필드 스톱층
42 : P+형 콜렉터층
43 : 콜렉터 전극
44 : 홈
45 : 층간 절연막
46 : 이미터 전극
47 : N형 캐소드층
51 : 웨이퍼
51a : 표면
51b : 이면
52a, 52b, 52c, 52d, 52e : 레지스트막
53 : 하드 마스크막
54 : 도프드 폴리실리콘막
55 : 절연막
100 : 반도체 장치

Claims (20)

  1. 제1 주면 및 제2 주면을 갖는 반도체 기판과,
    상기 제1 주면에 형성된 이미터 전극 및 게이트 배선과,
    상기 제2 주면에 형성된 콜렉터 전극
    을 구비하고,
    상기 제1 주면측으로부터 보았을 때, 상기 제1 주면에 평행한 면 내에 있어서의 일방향으로 연장된 제1 단위 셀 영역과, 상기 일방향으로 연장된 제2 단위 셀 영역
    을 갖고,
    상기 제1 단위 셀 영역 및 상기 제2 단위 셀 영역의 상기 반도체 기판은,
    제1 도전형의 드리프트층과,
    상기 드리프트층보다도 상기 제1 주면측에 형성되며, 상기 일방향으로 연장된 제1 도전형의 홀 배리어층과,
    상기 홀 배리어층을, 상기 일방향에 직교한 타방향에 있어서 양측으로부터 사이에 끼우도록 형성되며 상기 일방향으로 연장된 1쌍의 트렌치 전극과,
    상기 홀 배리어층보다도 상기 제1 주면측에 형성되며, 상기 일방향으로 연장되고, 상기 이미터 전극과 접속한 제2 도전형의 보디층과,
    상기 트렌치 전극과, 상기 드리프트층, 상기 홀 배리어층 및 상기 보디층 사이에 형성된 절연막과,
    상기 드리프트층보다도 상기 제2 주면측에 형성된 제1 도전형의 필드 스톱층과,
    상기 필드 스톱층보다도 상기 제2 주면측에 형성되며, 상기 콜렉터 전극과 접속한 제2 도전형의 콜렉터층
    을 갖고,
    상기 제1 단위 셀 영역의 상기 트렌치 전극은, 상기 게이트 배선과 접속하고,
    상기 제2 단위 셀 영역의 상기 트렌치 전극은, 상기 이미터 전극과 접속하고,
    상기 제2 단위 셀 영역의 상기 반도체 기판은, 상기 콜렉터층에 끼워 넣어지고, 상기 일방향으로 연장되며, 상기 콜렉터 전극과 상기 필드 스톱층을 접속하는 제1 도전형의 캐소드층을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 캐소드층은, 상기 제2 단위 셀 영역의 상기 타방향에 있어서의 중심을 통과하는 선을 따라서 형성된 반도체 장치.
  3. 제1항에 있어서,
    상기 타방향에 있어서의 상기 캐소드층의 길이는, 상기 제2 단위 셀 영역의 상기 타방향에 있어서의 상기 홀 배리어층의 길이보다도 작은 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 단위 셀 영역에서의 상기 트렌치 전극을, 상기 제1 주면으로부터 상기 제2 주면을 향하는 방향으로 투영하였을 때에, 상기 캐소드층은, 상기 콜렉터층에 투영된 상기 트렌치 전극에 둘러싸인 영역 내에 형성된 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 단위 셀 영역 및 상기 제2 단위 셀 영역은, 상기 타방향으로 교대로 복수 형성되고,
    상기 캐소드층이 형성된 상기 제2 단위 셀 영역과,
    상기 캐소드층이 형성되지 않는 상기 제2 단위 셀 영역을 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 단위 셀 영역의 상기 트렌치 전극의 사이에 있어서, 상기 보디층보다도 상기 제1 주면측에 형성된 제1 도전형의 이미터층을 더 구비하고,
    상기 절연막은, 상기 이미터층과, 상기 트렌치 전극 사이에도 형성된 반도체 장치.
  7. 제1항에 있어서,
    상기 드리프트층보다도 상기 제1 주면측에 형성되며, 상기 일방향으로 연장된 제2 도전형의 플로팅층을 더 구비하고,
    상기 보디층은, 또한 상기 플로팅층보다 상기 제1 주면측에 형성되고,
    상기 트렌치 전극은, 상기 홀 배리어층 및 상기 보디층과, 상기 플로팅층 사이에 형성되고,
    상기 절연막은, 상기 트렌치 전극과 상기 플로팅층 사이에 형성된 반도체 장치.
  8. 제7항에 있어서,
    상기 플로팅층의 하단은, 상기 트렌치 전극의 하단보다도 상기 제2 주면측인 반도체 장치.
  9. 제1항에 있어서,
    상기 보디층 상에 형성된 층간 절연막을 더 구비하고,
    상기 이미터 전극은, 상기 일방향으로 연장되도록 형성되며 상기 층간 절연막을 관통하여 상기 보디층에 도달한 콘택트 홈을 통해 상기 보디층에 접속한 반도체 장치.
  10. 제9항에 있어서,
    상기 콘택트 홈의 하방에 형성된 제2 도전형의 래치 업 방지층과,
    상기 이미터 전극과 상기 래치 업 방지층 사이에 형성된 제2 도전형의 보디 콘택트층을 더 구비한 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 주면에 직교하는 방향으로부터 보아, 상기 타방향에 있어서의 상기 제1 단위 셀 영역의 길이와 상기 제2 단위 셀 영역의 길이는 대략 동일한 반도체 장치.
  12. 제1 주면 및 제2 주면을 갖는 반도체 기판과,
    상기 제1 주면에 형성된 이미터 전극 및 게이트 배선과,
    상기 제2 주면에 형성된 콜렉터 전극
    을 구비하고,
    상기 제1 주면측으로부터 보았을 때, 상기 제1 주면에 평행한 면 내에 있어서의 일방향으로 연장된 제1 단위 셀 영역과, 상기 일방향으로 연장된 제2 단위 셀 영역
    을 갖고,
    상기 제1 단위 셀 영역 및 상기 제2 단위 셀 영역의 상기 반도체 기판은,
    제1 도전형의 드리프트층과,
    상기 드리프트층보다도 상기 제1 주면측에 형성되며, 상기 일방향으로 연장된 제1 도전형의 홀 배리어층과,
    상기 홀 배리어층을, 상기 일방향에 직교한 타방향에 있어서 양측으로부터 사이에 끼우도록 형성되며 상기 일방향으로 연장된 1쌍의 트렌치 전극과,
    상기 홀 배리어층보다도 상기 제1 주면측에 형성되며, 상기 일방향으로 연장되고, 상기 이미터 전극과 접속한 제2 도전형의 보디층과,
    상기 트렌치 전극과, 상기 드리프트층, 상기 홀 배리어층 및 상기 보디층 사이에 형성된 절연막과,
    상기 드리프트층보다도 상기 제2 주면측에 형성된 제1 도전형의 필드 스톱층과,
    상기 필드 스톱층보다도 상기 제2 주면측에 형성되며, 상기 콜렉터 전극과 접속한 제2 도전형의 콜렉터층
    을 갖고,
    상기 제1 단위 셀 영역의 상기 트렌치 전극은, 상기 게이트 배선과 접속하고,
    상기 제2 단위 셀 영역의 상기 트렌치 전극은, 상기 이미터 전극과 접속하고,
    상기 제2 단위 셀 영역의 상기 반도체 기판은, 상기 콜렉터층에 끼워 넣어지고, 상기 일방향으로 연장되며, 상기 콜렉터 전극과 상기 필드 스톱층을 접속하는 제1 도전형의 캐소드층을 갖는 RC-IGBT.
  13. 제12항에 있어서,
    상기 캐소드층은, 상기 제2 단위 셀 영역의 상기 타방향에 있어서의 중심을 통과하는 선을 따라서 형성된 RC-IGBT.
  14. 제12항에 있어서,
    상기 타방향에 있어서의 상기 캐소드층의 길이는, 상기 제2 단위 셀 영역의 상기 타방향에 있어서의 상기 홀 배리어층의 길이보다도 작은 RC-IGBT.
  15. 제12항에 있어서,
    상기 제2 단위 셀 영역에서의 상기 트렌치 전극을, 상기 제1 주면으로부터 상기 제2 주면을 향하는 방향으로 투영하였을 때에, 상기 캐소드층은, 상기 콜렉터층에 투영된 상기 트렌치 전극에 둘러싸인 영역 내에 형성된 RC-IGBT.
  16. 제12항에 있어서,
    상기 제1 단위 셀 영역 및 상기 제2 단위 셀 영역은, 상기 타방향으로 교대로 복수 형성되고,
    상기 캐소드층이 형성된 상기 제2 단위 셀 영역과,
    상기 캐소드층이 형성되지 않는 상기 제2 단위 셀 영역을 갖는 RC-IGBT.
  17. 제12항에 있어서,
    상기 제1 단위 셀 영역의 상기 트렌치 전극의 사이에 있어서, 상기 보디층보다도 상기 제1 주면측에 형성된 제1 도전형의 이미터층을 더 구비하고,
    상기 절연막은, 상기 이미터층과, 상기 트렌치 전극 사이에도 형성된 RC-IGBT.
  18. 제12항에 있어서,
    상기 드리프트층보다도 상기 제1 주면측에 형성되며, 상기 일방향으로 연장된 제2 도전형의 플로팅층을 더 구비하고,
    상기 보디층은, 또한 상기 플로팅층보다 상기 제1 주면측에 형성되고,
    상기 트렌치 전극은, 상기 홀 배리어층 및 상기 보디층과, 상기 플로팅층 사이에 형성되고,
    상기 절연막은, 상기 트렌치 전극과 상기 플로팅층 사이에 형성된 RC-IGBT.
  19. 제18항에 있어서,
    상기 플로팅층의 하단은, 상기 트렌치 전극의 하단보다도 상기 제2 주면측인 RC-IGBT.
  20. 제1 주면 및 제2 주면을 갖는 반도체 기판에 있어서의, 상기 제1 주면에 평행한 면 내에 있어서의 일방향으로 연장된 제1 단위 셀 영역과,
    상기 반도체 기판에 형성되며, 상기 일방향으로 연장된 제2 단위 셀 영역에 있어서,
    상기 반도체 기판의 상기 제1 주면측에, 상기 일방향으로 연장된 제1 도전형의 홀 배리어층을 형성하는 공정과,
    상기 홀 배리어층을 양측으로부터 사이에 끼우도록 상기 홀 배리어층의 양측에 트렌치를 형성하는 공정과,
    상기 트렌치의 내면에 절연막을 형성하는 공정과,
    상기 절연막이 형성된 상기 트렌치의 내부를 매립하여, 트렌치 전극을 형성하는 공정과,
    상기 홀 배리어층보다도 상기 제1 주면측에 상기 일방향으로 연장된 제2 도전형의 보디층을 형성하는 공정과,
    상기 보디층과 접속한 이미터 전극을 형성하는 공정과,
    상기 반도체 기판의 상기 제2 주면측에 제1 도전형의 필드 스톱층을 형성하는 공정과,
    상기 반도체 기판에 있어서의 상기 필드 스톱층보다도 상기 제2 주면측에 제2 도전형의 콜렉터층을 형성하는 공정
    을 구비하고,
    상기 제1 단위 셀 영역의 상기 트렌치 전극을, 게이트 배선과 접속하는 공정과,
    상기 제2 단위 셀 영역의 상기 트렌치 전극을, 상기 이미터 전극과 접속하는 공정과,
    상기 제2 단위 셀 영역에서, 상기 콜렉터층에 상기 일방향으로 연장되도록 제1 도전형의 캐소드층을 형성하는 공정과,
    상기 캐소드층에, 콜렉터 전극을 접속함으로써, 상기 필드 스톱층과 콜렉터 전극을 접속하는 공정
    을 더 구비한 반도체 장치의 제조 방법.
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