JP2013197306A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】スイッチング特性を改善することができる半導体装置の製造方法を提供すること。
【解決手段】同一基板にＩＧＢＴとＦＷＤとを設けたＲＣ−ＩＧＢＴの製造方法であって、まず、半導体基板のおもて面にＩＧＢＴおよびＦＷＤのおもて面素子構造を形成する。次に、第１遮蔽マスクによって半導体基板のおもて面のＩＧＢＴ領域側を遮蔽し、ＦＷＤ領域にのみ軽イオンを照射する。次に、第２遮蔽マスクによって半導体基板の裏面のＦＷＤ領域側を遮蔽し、ＩＧＢＴ領域にのみ軽イオンを照射する。これにより、ＩＧＢＴ領域Ａ１−Ａ２のコレクタ側Ａ２に第１ライフタイム制御領域１０−１が形成される。ＦＷＤ領域Ｂ１−Ｂ２のアノード側Ｂ１に第２ライフタイム制御領域１０−２が形成される。したがって、ＩＧＢＴのキャリアライフタイムはエミッタ側で長く、コレクタ側で短くなる。ＦＷＤのキャリアライフタイムはアノード側で短く、カソード側で長くなる。
【選択図】図１

Description

この発明は、半導体装置の製造方法に関する。
従来、電力用半導体装置として、６００Ｖ、１２００Ｖまたはそれ以上の耐圧を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やダイオード（Ｄｉｏｄｅ）等が公知である。これらの電力用半導体装置はコンバータやインバータ等の電力変換装置に用いられている。電力変換装置において、ＩＧＢＴはスイッチング素子として用いられ、ダイオードはＩＧＢＴのオフ時に電流を迂回還流させるために用いられている。
一般的に、個別半導体として形成されたＩＧＢＴおよびダイオードを組み合わせて１つの装置が構成されるが、近年、ＩＧＢＴとＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：フリーホイールダイオード）とを同一の半導体基板に形成したＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ−ＩＧＢＴ：逆導通型ＩＧＢＴ）が提案されている。図１３は、従来の半導体装置を模式的に示す断面図である。図１３に示すように、従来のＲＣ−ＩＧＢＴでは、ＩＧＢＴ領域１００とダイオード領域１１０とが同一の半導体基板に併設された構成となっている。
ｎドリフト領域１０１となる半導体基板のおもて面には、ｐ+ベース領域１０２、エミッタ領域１０３、ゲート絶縁膜１０４、ゲート電極１０５からなるＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。ダイオード領域１１０に設けられたｐ+ベース領域がアノード領域１１２である。エミッタ電極１０６は、ｐ+ベース領域１０２およびエミッタ領域１０３に接する。また、エミッタ電極１０６は、アノード領域１１２に接し、アノード電極として機能する。
ｎドリフト領域１０１となる半導体基板の裏面には、ＩＧＢＴ領域１００にｐ+コレクタ領域１０７が設けられ、ダイオード領域１１０にｎ+カソード領域１１７が設けられている。コレクタ電極１０８は、ｐ+コレクタ領域１０７に接する。また、コレクタ電極１０８は、ｎ+カソード領域１１７に接し、カソード電極として機能する。このように同一の半導体基板内にＩＧＢＴおよびダイオードを設けることにより、それぞれ個別素子を組み合わせて用いる場合に比べて小型化および低コスト化を図ることができる。
このようなＲＣ−ＩＧＢＴとして、シリコン基板の上主面側にはエミッタ側構造が形成され、下主面側にはｎ型バッファ層が形成され、ｎ型バッファ層の主面内にはｐ型コレクタ層が形成され、ｐ型コレクタ層と間隔を開けてｎ型カソード領域が選択的に形成され、ｐ型コレクタ層に接触するように金属のコレクタ電極が形成され、ｎ型カソード領域およびｎ型バッファ層の一部に接触するように金属のカソード電極が形成され、カソード電極とコレクタ端子との間には、ダイオードが電流抑制用素子として配設された装置が提案されている（例えば、下記特許文献１参照。）。
また、ｎドリフト領域内のキャリアのライフタイムが制御（以下、単にライフタイム制御とする）されたＲＣ−ＩＧＢＴとして、絶縁ゲートバイポーラトランジスタと転流ダイオードとが第１導電型半導体からなる基板に一体で形成された逆導通型半導体素子であって、転流ダイオードは、絶縁ゲートバイポーラトランジスタの第２導電型ベース層と第１導電型ベース層とを含み、基板の一方の面のエミッタ電極をアノード電極とし、基板の他方の面のコレクタ電極をカソード電極として構成し、第１導電型ベース層の一部に、他の第１導電型ベース層に比較してキャリアのライフタイムが短い低ライフタイム領域を形成した装置が提案されている（例えば、下記特許文献２参照。）。
さらに、ライフタイム制御が行われた別のＲＣ−ＩＧＢＴとして、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置であり、ダイオード素子領域内のドリフト層の少なくとも一部の領域にホールのライフタイムを短くする低ライフタイム領域が形成されており、低ライフタイム領域を含むドリフト層におけるホールのライフタイムの平均値が、ＩＧＢＴ素子領域内よりもダイオード素子領域内で短い装置が提案されている（例えば、下記特許文献３参照。）。
そして、ＲＣ−ＩＧＢＴのライフタイム制御方法として、半導体を材料とする素子形成層と、素子形成層の下面側に設けられ、開口部を有するマスク層と、素子形成層とマスク層の間に設けられ、素子形成層およびマスク層と異なる材料によって形成されている境界層と、を有する材料ウェハを準備する材料ウェハ準備工程と、マスク層の下面側から、荷電粒子の照射を行って、素子形成層に結晶欠陥を形成する結晶欠陥形成工程と、境界層と反応し、かつ、素子形成層と反応しないエッチング材を用いて、境界層をエッチングによって除去するマスク層除去工程とを含む方法が提案されている（例えば、下記特許文献３参照。）。
特開２０００−２００９０６号公報 特開２００５−３１７７５１号公報 特開２００９−２７２５５０号公報 特開２０１１−１２９６１９号公報
しかしながら、ＩＧＢＴおよびダイオードはそれぞれ最適な条件が異なるため、同一の半導体基板に併設したＩＧＢＴおよびダイオードのそれぞれに最適な条件でＲＣ−ＩＧＢＴを構成することが困難であるという問題がある。その理由は、同一の半導体基板に設けたＩＧＢＴおよびダイオードのオン動作中のキャリア濃度分布をそれぞれ理想的な分布が異なるためである。ＩＧＢＴおよびダイオードのオン動作中の理想的なキャリア濃度分布は、次のとおりである。
ＩＧＢＴは、オン動作時、エミッタ側のキャリア濃度がコレクタ側のキャリア濃度よりも高くなるようなキャリア濃度分布とすることが望ましい。そのためには、例えば、ＩＧＢＴは、エミッタ側のキャリアのライフタイムが、コレクタ側のキャリアのライフタイムよりも長いことが好ましい。その理由は、ＩＧＢＴのターンオフ時に、コレクタ側の方がエミッタ側よりもキャリア濃度を少なくすることにより、スイッチング時にエミッタ側からコレクタ側に向かって空乏層が拡がるときに排出される残留キャリア濃度を少なくできることで、ターンオフ損失の低減につながるからである。
一方、ダイオードは、オン動作時、アノード側（ＩＧＢＴのエミッタ側）のキャリア濃度がカソード側（ＩＧＢＴのコレクタ側）のキャリア濃度よりも低くなるようなキャリア濃度分布とすることが望ましい。そのためには、ダイオードは、アノード側のキャリアのライフタイムが、カソード側のキャリアのライフタイムよりも短いことが好ましい。その理由は、アノード側のキャリアを少なくすることにより、ダイオードの逆回復時における逆方向電流のピークが小さくなり、ソフトリカバリー化させることができるからである。これにより、スイッチング時のノイズが低減される。
上記特許文献２〜４では、ｎドリフト領域に軽イオンを照射して、キャリアのライフタイムが短い領域を局所的に形成することによりライフタイム制御を行う。しかしながら、上記特許文献２では、ｎドリフト領域にＩＧＢＴ領域からＦＷＤ領域にわたって一様にキャリアのライフタイムが短い領域を設けている。このため、ダイオードのアノード側のキャリアのライフタイムを短くした場合、ＩＧＢＴのエミッタ側のキャリアのライフタイムも短くなり、ＩＧＢＴのオン電圧が増大してしまう。また、ＩＧＢＴのコレクタ側のキャリアのライフタイムを短くした場合、ダイオードのカソード側のキャリアのライフタイムも短くなり、スイッチング時にハードリカバリーとなるため、ノイズが増大してしまう。
上記特許文献３では、ダイオードのライフタイム制御のみを行っており、ＩＧＢＴのライフタイム制御が行われていないため、ターンオフ損失の低減が難しい。上記特許文献４では、半導体基板の裏面からヘリウム（Ｈｅ）イオンを照射して、半導体基板のおもて面側にあたるダイオードのアノード側のキャリアのライフタイムを短くしている。このため、ダイオードのカソード側にもヘリウムイオンが照射され、ダイオードのカソード側のキャリアのライフタイムも短くなってしまう。したがって、ダイオードに最適な条件でライフタイム制御を行うことができない。このように上記特許文献２〜４では、ＩＧＢＴおよびダイオードのそれぞれに最適な条件でライフタイム制御を行うことができない。
この発明は、上述した従来技術による問題点を解消するため、スイッチング特性を改善することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板の第１領域に設けられた第１半導体素子と、前記半導体基板の第２領域に設けられた第２半導体素子と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第１マスクを用いて、前記半導体基板のおもて面の第１領域側を遮蔽する第１遮蔽工程を行う。次に、前記第１マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第２領域側に所定の深さで格子欠陥を導入する第１照射工程を行う。次に、第２マスクを用いて、前記半導体基板の裏面の第２領域側を遮蔽する第２遮蔽工程を行う。次に、前記第２マスクをマスクとして前記半導体基板の裏面に軽イオンを照射し、前記半導体基板の裏面の前記第１領域側に所定の深さで格子欠陥を導入する第２照射工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１照射工程では、前記第２半導体素子のおもて面素子構造側のライフタイムを前記第１半導体素子のおもて面素子構造側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２照射工程では、前記第１半導体素子の裏面素子構造側のライフタイムを前記第２半導体素子の裏面素子構造側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第１導電型の前記半導体基板には、前記第１半導体素子のおもて面素子構造として第２導電型のベース領域、第１導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられている。また、第１導電型の前記半導体基板には、前記第２半導体素子のおもて面素子構造として第２導電型のアノード領域が設けられている。そして、前記第１照射工程では、前記アノード領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板には、前記第２半導体素子の裏面素子構造として第１導電型のカソード領域が設けられている。そして、前記第１照射工程では、前記アノード領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第１導電型の前記半導体基板には、前記第１半導体素子の裏面素子構造として第２導電型のコレクタ領域が設けられている。第１導電型の前記半導体基板には、前記第２半導体素子の裏面素子構造として第１導電型のカソード領域が設けられている。そして、前記第２照射工程では、前記コレクタ領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板には、前記第１半導体素子のおもて面素子構造として第２導電型のベース領域、第１導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられている。そして、前記第２照射工程では、前記コレクタ領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板の第１領域に設けられた第１半導体素子と、前記半導体基板の第２領域に設けられた第２半導体素子と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第１マスクを用いて、前記半導体基板のおもて面の第１領域側を遮蔽する第１遮蔽工程を行う。次に、前記第１マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第２領域側に所定の深さで格子欠陥を導入する第１照射工程を行う。次に、前記半導体基板の裏面に軽イオンを照射し、所定の深さで格子欠陥を導入する第２照射工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１照射工程では、前記第２半導体素子のおもて面素子構造側のライフタイムを前記第１半導体素子のおもて面素子構造側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２照射工程では、前記第２半導体素子の裏面素子構造側のライフタイムが前記第１照射工程後の前記第２半導体素子のおもて面素子構造側のライフタイムよりも高い状態で維持されるように、前記第１半導体素子の裏面素子構造側のライフタイムを前記第２半導体素子の裏面素子構造側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第１導電型の前記半導体基板には、前記第１半導体素子のおもて面素子構造として第２導電型のベース領域、第１導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられている。また、第１導電型の前記半導体基板には、前記第２半導体素子のおもて面素子構造として第２導電型のアノード領域が設けられている。そして、前記第１照射工程では、前記アノード領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板には、前記第２半導体素子の裏面素子構造として第１導電型のカソード領域が設けられている。そして、前記第１照射工程では、前記アノード領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第１導電型の前記半導体基板には、前記第１半導体素子の裏面素子構造として第２導電型のコレクタ領域が設けられている。第１導電型の前記半導体基板には、前記第２半導体素子の裏面素子構造として第１導電型のカソード領域が設けられている。そして、前記第２照射工程では、前記コレクタ領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板には、前記第１半導体素子のおもて面素子構造として第２導電型のベース領域、第１導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられている。そして、前記第２照射工程では、前記コレクタ領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１照射工程では、プロトンまたはヘリウムの粒子線を照射することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２照射工程では、プロトンまたはヘリウムの粒子線を照射することを特徴とする。
上述した発明によれば、半導体基板のおもて面の第２領域側に所定の深さでキャリアのライフタイムが短い領域を形成することができ、半導体基板の裏面の第１領域側に所定の深さでキャリアのライフタイムが短い領域を形成することができる。このため、オン動作時、ＩＧＢＴ領域のエミッタ側のキャリア濃度がコレクタ側のキャリア濃度よりも高く、かつＦＷＤ領域のアノード側のキャリア濃度がカソード側のキャリア濃度よりも低くなる構造のＲＣ−ＩＧＢＴを実現することができる。
本発明にかかる半導体装置の製造方法によれば、スイッチング特性を改善することができるという効果を奏する。
実施の形態１にかかる半導体装置を示す断面図である。 実施の形態１にかかる半導体装置のオン動作中の理想的なキャリア濃度分布を示す特性図である。 実施の形態１にかかる製造途中の半導体装置を示す断面図である。 実施の形態１にかかる製造途中の半導体装置を示す断面図である。 実施の形態１にかかる製造途中の半導体装置を示す断面図である。 実施の形態１にかかる製造途中の半導体装置を示す断面図である。 実施の形態１にかかる製造途中の半導体装置を示す断面図である。 実施の形態１にかかる製造途中の半導体装置を示す断面図である。 実施の形態１にかかる製造途中の半導体装置を示す断面図である。 実施の形態１にかかる半導体装置のオン電圧特性を示す特性図である。 実施の形態１にかかる半導体装置の逆回復特性を示す特性図である。 実施の形態２にかかる半導体装置を示す断面図である。 従来の半導体装置を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図２（ａ）および２（ｂ）は、実施の形態１にかかる半導体装置のオン動作中の理想的なキャリア濃度分布を示す特性図である。図１に示す実施の形態１にかかる半導体装置は、同一の半導体基板にプレーナゲート型ＩＧＢＴとＦＷＤとが設けられたＲＣ−ＩＧＢＴである。図１に示すように、ＩＧＢＴ領域Ａ１−Ａ２とダイオード領域（以下、ＦＷＤ領域とする）Ｂ１−Ｂ２とが同一の半導体基板に併設されている。
ＩＧＢＴ領域Ａ１−Ａ２において、ｎドリフト領域１となる半導体基板の内部には、おもて面側の表面層に選択的にｐベース領域２が設けられている。ｐベース領域２の内部に選択的に、半導体基板のおもて面に露出するようにｎ+エミッタ領域３が設けられている。ｐベース領域２の、ｎドリフト領域１とｎ+エミッタ領域３とに挟まれた部分の表面には、ゲート絶縁膜４を介してゲート電極５が設けられている。
エミッタ電極６は、ｐベース領域２およびｎ+エミッタ領域３に接する。また、エミッタ電極６は、層間絶縁膜７を介してゲート電極５と電気的に絶縁されている。半導体基板の内部には、裏面側の表面層に、ｐ+コレクタ領域８が設けられている。コレクタ電極９は、ｐ+コレクタ領域８に接する。
ＦＷＤ領域Ｂ１−Ｂ２に設けられたｐベース領域が、アノード領域１２である。アノード領域１２となるｐベース領域の内部には、ＭＯＳ構造による誤動作を防止するためにｎ+エミッタ領域は設けられていない。エミッタ電極６は、アノード領域１２に接し、アノード電極として機能する。ｎ+カソード領域１８は、ｎドリフト領域１からコレクタ電極９へ貫通するように、ｐ+コレクタ領域８に選択的に設けられている。コレクタ電極９は、ｎ+カソード領域１８に接し、カソード電極として機能する。
ＩＧＢＴ領域Ａ１−Ａ２のコレクタ側Ａ２には、キャリアのライフタイムが短くなるように制御された領域（以下、第１ライフタイム制御領域とする、図１のＩＧＢＴ領域Ａ１−Ａ２にハッチングで示す部分）１０−１が設けられている。第１ライフタイム制御領域１０−１のキャリアのライフタイムは、ＩＧＢＴ領域Ａ１−Ａ２のエミッタ側Ａ１およびＦＷＤ領域Ｂ１−Ｂ２のカソード側Ｂ２のキャリアのライフタイムよりも短い。第１ライフタイム制御領域１０−１は、ｐ+コレクタ領域８とコレクタ電極９との境界からｎドリフト領域１内に所定の深さで設けられている。第１ライフタイム制御領域１０−１は、例えば、ｐ+コレクタ領域８内にのみ設けられてもよい。
ＦＷＤ領域Ｂ１−Ｂ２のアノード側Ｂ１には、キャリアのライフタイムが短くなるように制御された領域（以下、第２ライフタイム制御領域とする、図１のＦＷＤ領域Ｂ１−Ｂ２にハッチングで示す部分）１０−２が設けられている。第２ライフタイム制御領域１０−２のキャリアのライフタイムは、ＩＧＢＴ領域Ａ１−Ａ２のエミッタ側Ａ１およびＦＷＤ領域Ｂ１−Ｂ２のカソード側Ｂ２のキャリアのライフタイムよりも短い。
第２ライフタイム制御領域１０−２は、半導体基板のおもて面からｎドリフト領域１の内部に所定の深さで設けられている。第２ライフタイム制御領域１０−２の深さは、半導体基板の厚さの１０％〜７０％程度の深さであるのが好ましい。その理由は、次のとおりである。第２ライフタイム制御領域１０−２の深さが半導体基板の厚さの１０％未満である場合、ダイオードの逆回復時における損失が大きくなるからである。第２ライフタイム制御領域１０−２の深さが半導体基板の厚さの７０％より大きい場合、ダイオードの逆回復時にハードリカバリーとなり、スイッチング時のノイズが大きくなるからである。
すなわち、図２（ａ）に示すように、ＩＧＢＴ領域Ａ１−Ａ２においては、オン動作時のキャリア濃度がｎドリフト領域１のエミッタ側Ａ１で高く、ｎドリフト領域１のコレクタ側Ａ２で低い構造となるように、ライフタイムはＡ１側が高く、Ａ２に向かう途中で低くなるような分布となっている。一方、ＦＷＤ領域Ｂ１−Ｂ２においては、オン動作時のキャリア濃度がアノード側Ｂ１（ＩＧＢＴのエミッタ側）で低く、カソード側Ｂ２（ＩＧＢＴのコレクタ側）で高い構造となるように、ライフタイムはＢ１側が低く、Ｂ２に向かう途中で高くなるような分布となっている。したがって、実施の形態１にかかるＲＣ−ＩＧＢＴは、ＩＧＢＴ領域からＦＷＤ領域にわたって一様にキャリアのライフタイムが短い領域を設けた従来のＲＣ−ＩＧＢＴ（図２にて点線で図示、以下、従来例とする）では成し得なかった両素子それぞれに理想的なキャリア濃度分布を実現することができる。
なお、図２（ａ）のように、ｎドリフト領域１の所定の深さには、ＩＧＢＴ領域Ａ１−Ａ２およびＦＷＤ領域Ｂ１−Ｂ２の双方において、ともにライフタイムが低くなっている深さ領域Ｄが形成されていてもよい。このようにすることで、ＩＧＢＴ領域Ａ１−Ａ２およびＦＷＤ領域Ｂ１−Ｂ２の境界領域において、各領域間の電流の干渉を抑制する効果が得られる。この図２（ａ）のライフタイム分布の場合、ＩＧＢＴ領域Ａ１−Ａ２における最小ライフタイム値τIGBTをＦＷＤ領域Ｂ１−Ｂ２の最小ライフタイム値τFWDと同等レベルまで低減すると、ＩＧＢＴのオン電圧の過大な増加をもたらす可能性があるので、その場合はτIGBT＞τFWDとしても構わない。
あるいは、図２（ｂ）のように、ｎドリフト領域１の所定の深さには、ＩＧＢＴ領域Ａ１−Ａ２およびＦＷＤ領域Ｂ１−Ｂ２の双方において、ともにライフタイムが高い深さ領域Ｄ’が形成されていてもよい。ここで、ライフタイムが「高い」領域とは、ライフタイム制御を目的とする結晶欠陥が導入されず、シリコン基板の理想的なライフタイム値（例えば１０μｓ以上）となっている領域のことである。このような分布とすることで、オン状態におけるＩＧＢＴ領域Ａ１−Ａ２の蓄積キャリアが、ＦＷＤ領域Ｂ１−Ｂ２の結晶欠陥の影響を受け難くすることができ、それによりオン電圧の増加を抑える効果が得られる。また、このライフタイム分布において、特にＩＧＢＴ領域のｐ+コレクタ領域８のｐｎ接合近傍にのみ局所的に短いライフタイム領域を形成し、且つτIGBT＜τFWDとすると、ＦＷＤ領域への結晶欠陥の影響無しに、オン電圧とターンオフ損失のトレードオフ関係も改善することができる。
次に、図１に示す実施の形態１にかかる半導体装置の製造方法について説明する。図３〜９は、実施の形態１にかかる製造途中の半導体装置を示す断面図である。図３〜９の符号Ａ，Ｂは、それぞれ図１のＩＧＢＴ領域Ａ１−Ａ２およびＦＷＤ領域Ｂ１−Ｂ２である。まず、図３に示すように、ｎドリフト領域１となる半導体基板のおもて面に、一般的な方法によりＩＧＢＴ領域Ａのｐベース領域２、ｎ+エミッタ領域３、ゲート絶縁膜４およびゲート電極５からなるＭＯＳ構造を形成する。ＦＷＤ領域Ｂのアノード領域１２は、ＩＧＢＴ領域Ａのｐベース領域２と同時に形成される。また、ｐベース領域２、ｎ+エミッタ領域３およびアノード領域１２に接するエミッタ電極６を形成する。
次に、図４に示すように、半導体基板のおもて面の上方に例えば所定間隔をあけて第１遮蔽マスク２１を配置し、第１遮蔽マスク２１によって半導体基板のおもて面のＩＧＢＴ領域Ａ側を遮蔽する。第１遮蔽マスク２１は、例えばアルミニウムなどでできた板状の金属部材である。また、第１遮蔽マスク２１には、ＦＷＤ領域Ｂの平面レイアウトに応じて例えばストライプ状やドット状に開口した開口パターン（不図示）が形成されている。第１遮蔽マスク２１をアルミニウムで形成する理由は、軽イオンにより放射化し放射性同位体となった第１遮蔽マスク２１の減衰効果が他の金属に比べて高いからである。第１遮蔽マスク２１の厚さは、照射される軽イオンが第１遮蔽マスク２１を超えて半導体基板に到達しないような厚さとすればよく、例えば０．５ｍｍ以上であってもよい。
次に、第１遮蔽マスク２１をマスクとして、ＦＷＤ領域Ｂにのみ例えばプロトン（Ｈ+）やヘリウム（Ｈｅ）イオンなどの軽イオン３１を照射する。これにより、半導体基板のおもて面側からはＦＷＤ領域Ｂにのみ所定の深さまでライフタイムキラーとなる格子欠陥が導入される。第１遮蔽マスク２１により遮蔽されたＩＧＢＴ領域Ａには、軽イオン３１は照射されない。このとき、軽イオン３１が半導体基板の所望の深さに達するように、軽イオン３１を照射する際の加速電圧を調整する。または、軽イオン３１が半導体基板の所定の深さにて所望の半値幅（軽イオン３１が半導体基板中に到達する濃度分布曲線の半値幅）を有するような値の加速電圧を設定した場合、軽イオン３１の飛程は深めの位置となってしまう事があるのでそれを所望の深さに調整するためのアブソーバを用いてもよい。アブソーバは、例えばアルミニウムなどでできた板状部材である。
具体的には、図５に示すように、アブソーバ２２を用いる場合、第１遮蔽マスク２１の上方に所定間隔をあけてアブソーバ２２を配置した後、例えばアブソーバ２２を介してＦＷＤ領域Ｂに軽イオン３１を照射する。アブソーバ２２を介して軽イオン３１を照射することにより、アブソーバ２２の厚さに応じて軽イオン３１の飛程を短くすることができる。図４，５では、軽イオン３１の飛程の違いを、軽イオン３１の矢印の長さで示す。このようにして、図６に示すように、ＦＷＤ領域Ｂに、半導体基板のおもて面（アノード側）から所定の深さで第２ライフタイム制御領域１０−２が形成される。軽イオン３１の飛程は、第２ライフタイム制御領域１０−２を所定の深さで形成することができるように設定される。ここで、軽イオン３１の飛程を加速電圧のみで調整する場合は、アブソーバ２２を用いなくてもよい。
次に、図７に示すように、半導体基板の裏面を上方に向ける。そして、半導体基板の裏面の上方に例えば所定間隔をあけて第２遮蔽マスク２３を配置し、第２遮蔽マスク２３によって半導体基板の裏面のＦＷＤ領域Ｂ側を遮蔽する。第２遮蔽マスク２３は、第１遮蔽マスク２１と同様に、例えばアルミニウムなどでできた板状の金属部材である。また、第２遮蔽マスク２３には、ＩＧＢＴ領域Ａの平面レイアウトに応じて開口した開口パターン（不図示）が形成されている。すなわち、第２遮蔽マスク２３の開口パターンは、第１遮蔽マスク２１の開口パターンを反転させたパターンとなる。半導体基板と第２遮蔽マスク２３との位置合わせは、オリエンテーションフラットやアライメントマークなど半導体基板に形成された位置合わせのためのマーク（不図示）をカメラ（不図示）により検出するなど、一般的な方法により行われる。
次に、第２遮蔽マスク２３をマスクとして、ＩＧＢＴ領域Ａにのみ例えばプロトンやヘリウムイオンなどの軽イオン３２を照射する。これにより、半導体基板の裏面側からはＩＧＢＴ領域Ａにのみ所定の深さまでライフタイムキラーとなる格子欠陥が導入される。第２遮蔽マスク２３により遮蔽されたＦＷＤ領域Ｂには、軽イオン３２は照射されない。ＩＧＢＴ領域Ａへ照射される軽イオン３２の飛程は、軽イオン３２の半値幅を考慮して、例えば、軽イオン３２の照射のピーク位置がｐ+コレクタ領域の形成領域内となるように設定されるのが好ましい。これにより、後の工程において半導体基板の裏面を研削したとしても、研削後の半導体基板の裏面から所定の深さで第１ライフタイム制御領域１０−１を形成することができる。
具体的には、ＩＧＢＴ領域Ａへ照射される軽イオン３２の飛程は、例えば後の工程における半導体基板の研磨後の裏面位置（０％）以上、半導体基板の研磨後の裏面位置から３０％程度の深さに設定されるのが好ましい。軽イオン３２の飛程を調整するために、上述したように軽イオン３２を照射する際の加速電圧を調整したり、アブソーバ（不図示）を用いたりしてもよい。このようにＩＧＢＴ領域Ａにのみ軽イオン３２を照射することにより、図８に示すように、ＩＧＢＴ領域Ａに、半導体基板の裏面から所定の深さで第１ライフタイム制御領域１０−１が形成される。
次に、軽イオン３１，３２の照射により半導体基板内に導入された格子欠陥を回復させてキャリアのライフタイムを調整するために、例えば３００℃〜４００℃の温度で１時間程度のアニールを行う。次に、図９に示すように、半導体基板の裏面を研削して、半導体基板を薄板化する。これにより、後に形成されるｐ+コレクタ領域８内またはｐ+コレクタ領域８を含む領域内に、第１ライフタイム制御領域１０−１を形成することができる。その後、一般的な方法により、ＩＧＢＴ領域Ａにｐ+コレクタ領域８を形成し、ＦＷＤ領域Ｂにｎ+カソード領域１８を形成する。そして、ｐ+コレクタ領域８およびｎ+カソード領域１８に接するコレクタ電極９を形成することにより、図１に示すＲＣ−ＩＧＢＴが完成する。
上述した半導体装置の製造方法においては、ＦＷＤ領域Ｂに軽イオン３１を照射した後にＩＧＢＴ領域Ａに軽イオン３２を照射しているが、その順番を入れ替えて、ＩＧＢＴ領域Ａに軽イオン３２を照射した後にＦＷＤ領域Ｂに軽イオン３１を照射してもよい。また、ＦＷＤ領域ＢおよびＩＧＢＴ領域Ａにそれぞれ軽イオン３１，３２を照射した後にアニールを行っているが、軽イオン３１，３２を照射するごとにアニールを行ってもよい。また、軽イオン３１，３２の飛程を調整するためのアブソーバを用いる場合、遮断マスクとアブソーバとを一体化させた構成のマスクを用いて、軽イオンの遮断と軽イオンの飛程の調整とを同時に行ってもよい。
また、上述した半導体装置の製造方法において、第１ライフタイム制御領域１０−１および第２ライフタイム制御領域１０−２を形成するための軽イオン３１，３２の照射時の加速電圧および照射量は、それぞれＩＧＢＴおよびＦＷＤの設計条件に合わせて種々変更可能である。具体的には、軽イオン３１，３２の照射時の加速電圧は、例えば、１ＭｅＶ〜１０ＭｅＶの範囲で種々変更してもよい。軽イオン３１，３２の照射量は、例えば、１×１０11／ｃｍ2〜１×１０15／ｃｍ2の範囲で種々変更してもよい。
次に、実施の形態１にかかるＲＣ−ＩＧＢＴのＩＧＢＴ領域Ａ１−Ａ２のオン電圧特性について説明する。図１０は、実施の形態１にかかる半導体装置のオン電圧特性を示す特性図である。図１０に、実施の形態１にかかるＲＣ−ＩＧＢＴ（以下、実施例とする）を構成するＩＧＢＴのオン電圧波形を示す。比較として、図２に点線で示すｎドリフト領域にＩＧＢＴ領域からＦＷＤ領域にわたって一様にキャリアのライフタイムが短い領域を設けた従来のＲＣ−ＩＧＢＴ（従来例）を構成するＩＧＢＴのオン電圧波形も図１０に示す。
実施例は、第１ライフタイム制御領域１０−１を設けることによりエミッタ側Ａ１のキャリアのライフタイムがコレクタ側Ａ２のキャリアのライフタイムよりも長くなるため、オン動作時にエミッタ側Ａ１のキャリア濃度をコレクタ側Ａ２のキャリア濃度よりも高くすることができる。これにより、ｎ+エミッタ領域３付近におけるＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ：注入促進）効果が向上し、低オン電圧化が可能となる。一方、従来例は、ターンオフ損失を実施例と同程度にするために、実施例よりもコレクタ領域の不純物濃度を低く設定した場合、コレクタ側のキャリア注入量が多くなり低オン電圧化を図ることができない。したがって、図１０に示すように、実施例は、低オン電圧化および低ターンオフ損失化を図ることができる。
次に、実施の形態１にかかるＲＣ−ＩＧＢＴのＦＷＤ領域Ｂ１−Ｂ２の逆回復特性について説明する。図１１は、実施の形態１にかかる半導体装置の逆回復特性を示す特性図である。図１１に、実施の形態１にかかるＲＣ−ＩＧＢＴ（実施例）を構成するＦＷＤの逆回復波形を示す。比較として、図２に点線で示すｎドリフト領域にＩＧＢＴ領域からＦＷＤ領域にわたって一様にキャリアのライフタイムが短い領域を設けた従来のＲＣ−ＩＧＢＴ（従来例）を構成するＦＷＤの逆回復波形も図１１に示す。
図１１に示すように、実施例は、第２ライフタイム制御領域１０−２を設けることによりアノード側Ｂ１のキャリアのライフタイムがカソード側Ｂ２のキャリアのライフタイムよりも短くなるため、逆回復電流の時間変化率ｄｉ／ｄｔがなだらかでソフトリカバリーな逆回復波形とすることができる（符号４１で示す部分）。これにより、逆回復時に発生するサージ電圧Ｖｐｅａｋを低減することができる（符号４２で示す部分）。一方、従来例では、順方向降下電圧Ｖｆを実施例と同程度にするために、実施例よりもアノード領域の不純物濃度を低く設定した場合、逆回復電流の時間変化率ｄｉ／ｄｔがハードリカバリーとなり、逆回復時に発生するサージ電圧Ｖｐｅａｋを低減することができない。したがって、実施例は、スイッチング時のノイズ低減が可能となる。
以上、説明したように、実施の形態１によれば、第１遮断マスクを用いて半導体基板のおもて面から軽イオンを照射することにより、半導体基板のおもて面のＦＷＤ領域側に所定の深さで第２ライフタイム制御領域を形成することができる。さらに、第２遮断マスクを用いて半導体基板のおもて面から軽イオンを照射することにより、半導体基板の裏面のＩＧＢＴ領域側に所定の深さで第１ライフタイム制御領域を形成することができる。これにより、ＩＧＢＴ領域においてエミッタ側のキャリアのライフタイムがコレクタ側のキャリアのライフタイムよりも長くなり、かつ、ＦＷＤ領域においてアノード側のキャリアのライフタイムがカソード側のキャリアのライフタイムよりも短くなる。したがって、ＩＧＢＴ領域およびＦＷＤ領域のそれぞれに最適な条件でライフタイム制御を行うことができる。すなわち、オン動作時、ＩＧＢＴ領域のエミッタ側のキャリア濃度がコレクタ側のキャリア濃度よりも高く、かつＦＷＤ領域のアノード側のキャリア濃度がカソード側のキャリア濃度よりも低くなる構造のＲＣ−ＩＧＢＴを実現することができる。これにより、ＩＧＢＴ領域においては、スイッチング時に効率よくキャリアが排出され、ターンオフ損失を低減することができる。ＦＷＤ領域においては、逆回復時にソフトリカバリーとなり、スイッチング時のノイズが低減される。したがって、ＩＧＢＴとＦＷＤとを同一の半導体基板に設けたＲＣ−ＩＧＢＴにおいて、スイッチング特性を改善することができる。
（実施の形態２）
図１２は、実施の形態２にかかる半導体装置を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、第２ライフタイム制御領域１０−２を形成するときにのみ遮蔽マスクを用いる点である。ＩＧＢＴ領域Ａ１−Ａ２のライフタイムをほぼ変化させない場合、第１ライフタイム制御領域２０−１をＩＧＢＴ領域Ａ１−Ａ２からＦＷＤ領域Ｂ１−Ｂ２にわたって一様に設けてもよい。
具体的には、ＦＷＤ領域Ｂ１−Ｂ２のカソード側Ｂ２に第１ライフタイム制御領域２０−１を設けたとしても、ＦＷＤの逆回復時にハードリカバリーにならない程度にカソード側Ｂ２のキャリア濃度を維持することができる場合には、第１ライフタイム制御領域２０−１をＩＧＢＴ領域Ａ１−Ａ２からＦＷＤ領域Ｂ１−Ｂ２にわたって一様に設けてもよい。実施の形態２にかかるＲＣ−ＩＧＢＴの第１ライフタイム制御領域２０−１以外の構成は、実施の形態１にかかるＲＣ−ＩＧＢＴと同様である。
実施の形態２にかかる半導体装置においては、第２遮蔽マスク２３（または第２遮蔽マスクおよびアブソーバ）を用いずに、半導体基板の裏面全面に軽イオン３２を照射する。これにより、ＩＧＢＴ領域Ａ１−Ａ２のコレクタ側Ａ２およびＦＷＤ領域Ｂ１−Ｂ２のカソード側Ｂ２にわたって第１ライフタイム制御領域２０−１が形成される。実施の形態２にかかる半導体装置の製造方法の第１ライフタイム制御領域２０−１の形成方法以外は、実施の形態１にかかる半導体装置の製造方法と同様である。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。第２遮蔽マスクを用いずに第１ライフタイム制御領域を形成することができるため、ＲＣ−ＩＧＢＴの製造工程を簡素化することができる。
以上において本発明では、ＲＣ−ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、同一の半導体基板に設けられた複数の素子にそれぞれ最適な条件でライフタイム制御を行う場合に適用することが可能である。また、本発明では、プレーナゲート型ＩＧＢＴに代えてトレンチゲート型ＩＧＢＴを設けた構成としてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎドリフト領域
２ ｐベース領域
３ ｎ+エミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ エミッタ電極
７ 層間絶縁膜
８ ｐ+コレクタ領域
９ コレクタ電極
１０−１ 第１ライフタイム制御領域
１０−２ 第２ライフタイム制御領域
１２ アノード領域
１８ ｎ+カソード領域

Claims (16)

  1. 半導体基板の第１領域に設けられた第１半導体素子と、前記半導体基板の第２領域に設けられた第２半導体素子と、を備えた半導体装置の製造方法であって、
    第１マスクを用いて、前記半導体基板のおもて面の第１領域側を遮蔽する第１遮蔽工程と、
    前記第１マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第２領域側に所定の深さで格子欠陥を導入する第１照射工程と、
    第２マスクを用いて、前記半導体基板の裏面の第２領域側を遮蔽する第２遮蔽工程と、
    前記第２マスクをマスクとして前記半導体基板の裏面に軽イオンを照射し、前記半導体基板の裏面の前記第１領域側に所定の深さで格子欠陥を導入する第２照射工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１照射工程では、前記第２半導体素子のおもて面素子構造側のライフタイムを前記第１半導体素子のおもて面素子構造側のライフタイムよりも短くすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２照射工程では、前記第１半導体素子の裏面素子構造側のライフタイムを前記第２半導体素子の裏面素子構造側のライフタイムよりも短くすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 第１導電型の前記半導体基板には、前記第１半導体素子のおもて面素子構造として第２導電型のベース領域、第１導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられ、前記第２半導体素子のおもて面素子構造として第２導電型のアノード領域が設けられており、
    前記第１照射工程では、前記アノード領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記半導体基板には、前記第２半導体素子の裏面素子構造として第１導電型のカソード領域が設けられており、
    前記第１照射工程では、前記アノード領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 第１導電型の前記半導体基板には、前記第１半導体素子の裏面素子構造として第２導電型のコレクタ領域が設けられ、前記第２半導体素子の裏面素子構造として第１導電型のカソード領域が設けられており、
    前記第２照射工程では、前記コレクタ領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする請求項３に記載の半導体装置の製造方法。
  7. 前記半導体基板には、前記第１半導体素子のおもて面素子構造として第２導電型のベース領域、第１導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられており、
    前記第２照射工程では、前記コレクタ領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 半導体基板の第１領域に設けられた第１半導体素子と、前記半導体基板の第２領域に設けられた第２半導体素子と、を備えた半導体装置の製造方法であって、
    第１マスクを用いて、前記半導体基板のおもて面の第１領域側を遮蔽する第１遮蔽工程と、
    前記第１マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第２領域側に所定の深さで格子欠陥を導入する第１照射工程と、
    前記半導体基板の裏面に軽イオンを照射し、所定の深さで格子欠陥を導入する第２照射工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記第１照射工程では、前記第２半導体素子のおもて面素子構造側のライフタイムを前記第１半導体素子のおもて面素子構造側のライフタイムよりも短くすることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第２照射工程では、前記第２半導体素子の裏面素子構造側のライフタイムが前記第１照射工程後の前記第２半導体素子のおもて面素子構造側のライフタイムよりも高い状態で維持されるように、前記第１半導体素子の裏面素子構造側のライフタイムを前記第２半導体素子の裏面素子構造側のライフタイムよりも短くすることを特徴とする請求項８または９に記載の半導体装置の製造方法。
  11. 第１導電型の前記半導体基板には、前記第１半導体素子のおもて面素子構造として第２導電型のベース領域、第１導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられ、前記第２半導体素子のおもて面素子構造として第２導電型のアノード領域が設けられており、
    前記第１照射工程では、前記アノード領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記半導体基板には、前記第２半導体素子の裏面素子構造として第１導電型のカソード領域が設けられており、
    前記第１照射工程では、前記アノード領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 第１導電型の前記半導体基板には、前記第１半導体素子の裏面素子構造として第２導電型のコレクタ領域が設けられ、前記第２半導体素子の裏面素子構造として第１導電型のカソード領域が設けられており、
    前記第２照射工程では、前記コレクタ領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする請求項１０に記載の半導体装置の製造方法。
  14. 前記半導体基板には、前記第１半導体素子のおもて面素子構造として第２導電型のベース領域、第１導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられており、
    前記第２照射工程では、前記コレクタ領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記第１照射工程では、プロトンまたはヘリウムの粒子線を照射することを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記第２照射工程では、プロトンまたはヘリウムの粒子線を照射することを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置の製造方法。
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