JP7403386B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7403386B2
JP7403386B2 JP2020092235A JP2020092235A JP7403386B2 JP 7403386 B2 JP7403386 B2 JP 7403386B2 JP 2020092235 A JP2020092235 A JP 2020092235A JP 2020092235 A JP2020092235 A JP 2020092235A JP 7403386 B2 JP7403386 B2 JP 7403386B2
Authority
JP
Japan
Prior art keywords
layer
type
region
semiconductor layer
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020092235A
Other languages
English (en)
Other versions
JP2021190496A5 (ja
JP2021190496A (ja
Inventor
真也 曽根田
健司 原田
翔瑠 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2020092235A priority Critical patent/JP7403386B2/ja
Priority to US17/168,750 priority patent/US20210376167A1/en
Priority to DE102021107989.6A priority patent/DE102021107989A1/de
Priority to CN202110559128.1A priority patent/CN113745312A/zh
Publication of JP2021190496A publication Critical patent/JP2021190496A/ja
Publication of JP2021190496A5 publication Critical patent/JP2021190496A5/ja
Application granted granted Critical
Publication of JP7403386B2 publication Critical patent/JP7403386B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Description

本開示は半導体装置に関し、特に、逆導通半導体装置に関する。
逆導通半導体装置（ＲＣ－ＩＧＢＴ：Reverse Conducting Insulated Gate Bipolar Transistor）とは、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）と還流ダイオード（ＦＷＤ：Free Wheeling Diode）を共通の半導体基板に形成した半導体装置である。
例えば、特許文献１に開示されたＲＣ－ＩＧＢＴにおいては、リカバリ電流を低減するために、ｐ型のアノードの直下に軽イオンを注入することによる局所的なライフタイム制御を行っていた。
特開２０１１－２１６８２５号公報
ＲＣ－ＩＧＢＴにおいては、還流ダイオードの電流密度を高くしており、局所的なライフタイム制御のためにｐ型のアノードの直下に軽イオンを注入してライフタイム制御層を形成すると、過渡動作時にドリフト層中間より裏面側にキャリアが多く発生し、空乏層が伸びにくくなるため、リカバリ動作中にアバランシェ電流が発生し、リカバリ破壊耐量が低下するという問題を有していた。
本開示は上記のような問題を解決するためになされたものであり、リカバリ動作中のアバランシェ動作を抑制し、リカバリ破壊耐量を向上したＲＣ－ＩＧＢＴを提供することを目的とする。
本開示に係る半導体装置は、トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、前記半導体基板は、前記トランジスタが形成されたトランジスタ領域と、前記ダイオードが形成されたダイオード領域と、を有し、前記トランジスタ領域は、前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、前記第３半導体層上に設けられた第２導電型の第４半導体層と、前記第４半導体層に電気的に接続された第２電極と、前記第１半導体層に電気的に接続された第１電極と、を備え、前記ダイオード領域は、前記半導体基板の前記第２主面側に設けられた第２導電型の第５半導体層と、前記第５半導体層上に設けられた前記第２半導体層と、前記第２半導体層よりも前記半導体基板の前記第１主面側に設けられた前記第３半導体層と、前記第３半導体層上に設けられた第１導電型の第６半導体層と、前記第６半導体層に電気的に接続された前記第２電極と、前記第５半導体層に電気的に接続された前記第１電極と、前記第１主面側からの前記第３半導体層の厚み方向端と前記第２主面側からの前記第５半導体層の厚み方向端との間の前記第２半導体層の中間位置よりも深い位置まで達する結晶欠陥層で構成されるライフタイム制御層と、を備え、前記ライフタイム制御層は、結晶欠陥の密度のピークが形成される深さである結晶欠陥密度最大深さが、前記中間位置よりも深い位置に設定され、前記ダイオード領域と前記トランジスタ領域との境界を跨いで前記ダイオード領域から前記トランジスタ領域に一部に張り出した張り出し部を有し、前記第３半導体層の前記厚み方向端から前記中間位置までの厚みをｔ１、前記中間位置から前記結晶欠陥密度最大深さまでの厚みをｔ２、とした場合に、前記張り出し部は、前記境界からの平面方向の張り出し幅ｗが、ｗ＞（（３×ｔ１）－ｔ２）／２となるように設定されている。
ダイオード領域において、第１主面側からの第３半導体層の厚み方向端と第２主面側からの第５半導体層の厚み方向端との間の第２半導体層の中間位置よりも深い位置まで達する結晶欠陥層で構成されるライフタイム制御層を備えることで、順方向動作時に第２半導体層の中間位置より第２主面側に蓄積されるキャリアを低減できるため、ダイオードのリカバリ動作時に空乏層が伸びやすくなり、ダイオード領域内でのアバランシェ動作を抑制でき、リカバリ破壊耐量を向上することができる。
実施の形態１に係るＲＣ－ＩＧＢＴを示す平面図である。 実施の形態１に係るＲＣ－ＩＧＢＴを示す平面図である。 実施の形態１に係るＲＣ－ＩＧＢＴのＩＧＢＴ領域とダイオード領域の境界部分の断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴにおけるライフタイム制御層に形成される結晶欠陥密度の深さ方向の分布を示す図である。 実施の形態１に係るＲＣ－ＩＧＢＴとの比較例の断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴと比較例とのダイオードの順方向動作時におけるキャリア密度の分布を示す図である。 実施の形態１に係るＲＣ－ＩＧＢＴと比較例とのダイオードのリカバリ波形を示す図である。 実施の形態１に係るＲＣ－ＩＧＢＴにおけるＩＧＢＴの部分平面図である。 実施の形態１に係るＲＣ－ＩＧＢＴにおける部分断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴにおける部分断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴにおけるＩＧＢＴの部分平面図である。 実施の形態１に係るＲＣ－ＩＧＢＴにおける部分断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴにおける部分断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴのＩＧＢＴ領域と終端領域の境界部分の断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴのダイオード領域と終端領域の境界部分の断面図である。 実施の形態１の変形例に係るＲＣ－ＩＧＢＴのＩＧＢＴ領域とダイオード領域の境界部分の断面図である。 実施の形態１の変形例に係るＲＣ－ＩＧＢＴのダイオード領域と終端領域の境界部分の断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としてもよい。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「おもて」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
＜実施の形態１＞
図１は、実施の形態１に係るＲＣ－ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor ：逆導通ＩＧＢＴ）である半導体装置１００を示す平面図である。また、図２は、実施の形態１の他の構成のＲＣ－ＩＧＢＴである半導体装置１０１を示す平面図である。図１に示す半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図２に示す半導体装置１０１は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられたものであり、単に「アイランド型」と呼んでよい。
＜ストライプ型の全体平面構造＞
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸し、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０を３個、ダイオード領域を２個で示し、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Field Limmiting Ring）および濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Variation of Lateral Doping）を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に渡ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定する。
＜アイランド型の全体平面構造＞
図２において、半導体装置１０１は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置内に平面視で縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上下方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
図２に示すように、ＩＧＢＴ領域１０の紙面下側に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１０１を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１０１の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１０１のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域およびパッド領域４０を合わせた領域を囲ったＦＬＲ（Field Limiting Ring）および濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Variation of Lateral Doping）を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１０１の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に渡ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１０１のセル領域に流れる電流を検知するための制御パッドで、半導体装置１０１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１０１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１０１に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１０１の温度を測定する。
＜断面構成＞
図３は、図１に示した半導体装置１００または図２に示した半導体装置１０１におけるＧ－Ｇ線での矢示方向断面図であり、ＩＧＢＴ領域１０とダイオード領域２０の境界部分の構成を示している。
図３に示すように、半導体装置１００または半導体装置１０１は、半導体基板からなるｎ－型ドリフト層１（第２半導体層）を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。半導体基板は、ＩＧＢＴ領域１０においては、ｎ＋型ソース層１３（第４半導体層）およびｐ＋型コンタクト層１４からｐ型コレクタ層１６（第１半導体層）までの範囲であり、ダイオード領域２０においては、ｐ＋型コンタクト層２４（第６半導体層）からｎ＋型カソード層２６（第５半導体層）までの範囲である。
図３においてＩＧＢＴ領域１０のｎ＋型ソース層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面と呼ぶ。また、図３においてダイオード領域２０のｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域２０の第１主面とＩＧＢＴ領域１０の第１主面は同一面であり、ダイオード領域２０の第２主面とＩＧＢＴ領域１０の第２主面は同一面である。
半導体基板の第１主面は、半導体装置１００または半導体装置１０１のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１００または半導体装置１０１の裏面側の主面である。半導体装置１００または半導体装置１０１は、セル領域であるＩＧＢＴ領域１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層１を有している。ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。
図３に示すように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１３／ｃｍ３～１．０×１０１７／ｃｍ３である。なお、半導体装置１００および半導体装置１０１は、ｎ型キャリア蓄積層２が設けられずに、ｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型キャリア蓄積層２を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５（第３半導体層）が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体装置１００または半導体装置１０１は、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００または半導体装置１０１がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１８／ｃｍ３である。
なお、半導体装置１００または半導体装置１０１は、ｎ型バッファ層３が設けられずに、ｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
半導体装置１００または半導体装置１０１は、ｎ型バッファ層３の第２主面側に、ｐ型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２主面との間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、図示されない終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層１６ａを構成している。
図３に示すように、ＩＧＢＴ領域１０では、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図３に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図３に示すように、バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ-Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜４間等の微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋め込み性が良好なタングステン（Ｗ）を微細な領域に配置して、タングステンの上にエミッタ電極６を設けてもよい。なお、バリアメタル５を設けずに、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型ソース層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。なお、図３では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成してもよい。層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成した場合には、別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すればよい。
ｐ型コレクタ層１６の第２主面側には、コレクタ電極７（第１電極）が設けられる。コレクタ電極７は、エミッタ電極６（第２電極）と同様、アルミ合金またはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図３に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＩＧＢＴ領域１０およびダイオード領域２０にｎ型キャリア蓄積層２は必ずしも設ける必要はなく、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けない構成としてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型アノード層２５（第３半導体層）が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
ｐ型アノード層２５の第１主面側には、ｐ+型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域２０には、ｎ型バッファ層３の第２主面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２主面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。
ｎ＋型カソード層２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６を形成した領域の一部をｐ型半導体としてｐ＋型カソード層を設けてもよい。このように、ｎ＋型カソード層とｐ＋型カソード層とを半導体基板の第２主面に沿って交互に配置したダイオードは、ＲＦＣ（Relaxed Field of Cathode）ダイオードと呼称される。
図３に示すように、ダイオード領域２０には、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
図３に示すように、ダイオードトレンチ電極２１ａ、およびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。なお、図３では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成してもよい。層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成した場合には、別の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すればよい。
ｎ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
また、図３に示すように、半導体装置１００または半導体装置１０１のダイオード領域２０には、第１主面側からのｐ型アノード層２５の厚み方向端と第２主面側からのｎ＋型カソード層２６の厚み方向端との間のｎ－型ドリフト層１の中間位置ＣＬよりも深い位置までライフタイム制御層ＬＴが形成されている。
ここでｐ型アノード層２５の厚み方向端とは、ｎ－型ドリフト層１とｐ型アノード層２５の境界を意味するが、この境界は必ずしも平面ではなく、本開示では濃度分布を有さないか、緩やかな濃度分布を有するｎ型不純物に対して、ｎ型不純物よりは明確な濃度分布を有するｐ型不純物の濃度が急峻に変化する領域をｎ－型ドリフト層１とｐ型アノード層２５の境界として特定できる。同様にｎ＋型カソード層２６の厚み方向端とは、ｎ型バッファ層３とｎ＋型カソード層２６の境界を意味するが、この境界は必ずしも平面ではないものの、ｎ型バッファ層３とｎ＋型カソード層２６とでは濃度差が大きく、不純物濃度の変化が判りやすく、ｎ型バッファ層３とｎ＋型カソード層２６の境界は特定できる。
ライフタイム制御層ＬＴは、例えばヘリウムまたは水素などの軽イオンのイオン注入によって結晶欠陥を形成し、イオン注入後の欠陥回復アニールによって結晶欠陥の一部が回復した結晶欠陥を含む結晶欠陥層である。ｎ－型ドリフト層１中に結晶欠陥が形成されることで、キャリア（正孔）のライフタイムを短くでき、結晶欠陥の密度を制御することでキャリアのライフタイムを制御できるので、ライフタイム制御層と呼称するが、結晶欠陥制御層と呼称することもできる。
ライフタイム制御層ＬＴ中で最もライフタイムが短くなる領域、すなわち結晶欠陥密度が最大となる領域が、ｐ型アノード層２５の厚み方向端とｎ＋型カソード層２６の厚み方向端との間のｎ－型ドリフト層１の中間位置ＣＬよりも深い位置にある。ｎ－型ドリフト層１の厚みは、例えば、４０μｍ～７００μｍである。
また、ライフタイム制御層ＬＴは、ダイオード領域２０のｎ－型ドリフト層１中だけでなく、ダイオード領域２０とＩＧＢＴ領域１０との境界を跨いでＩＧＢＴ領域１０のｎ－型ドリフト層１中にまで平面方向に張り出するように設けられている。このライフタイム制御層ＬＴの張り出し部分の平面方向の幅はｗであり、この幅ｗだけライフタイム制御層ＬＴがＩＧＢＴ領域１０にまで延在しているだけである。
ライフタイム制御層ＬＴ形成のための軽イオンの注入量は、面密度で、例えば１．０×１０１0ｉｏｎｓ／ｃｍ2～１．０×１０１2ｉｏｎｓ／ｃｍ2であり、注入エネルギーは数ＭｅＶ～数十ＭｅＶである。軽イオンは、例えばサイクロトロン装置などによって加速された状態で注入され、半導体装置への注入深さは加速電圧（注入エネルギー）または、半導体装置の前に配置されるアブソーバーによって調整される。また、軽イオンは、メタルマスクまたは厚いレジストによって遮蔽することができ、それによってＩＧＢＴ領域の一部だけに、ライフタイム制御層ＬＴを形成することができる。イオン注入後の欠陥回復アニールは、例えば２００℃～４５０℃である。
図４は半導体基板内におけるライフタイム制御層ＬＴに形成される結晶欠陥密度の深さ方向の分布を示す図であり、横軸に結晶欠陥密度［／ｃｍ2］を示し、縦軸に半導体基板の第１主面からの深さ［μｍ］を示す。
ライフタイム制御層ＬＴは、第１主面側から軽イオンをイオン注入することによって形成されるため、軽イオンの通過領域と停止領域に結晶欠陥が形成され、通過領域ではｐ型アノード層も含めて結晶欠陥の密度は一定であるが、停止領域において結晶欠陥が急増し、急峻なピークを有しており、キャリアのライフタイムが最も短くなる。この結晶欠陥の密度のピークが形成される深さを結晶欠陥密度最大深さと呼称し、この深さが、ｐ型アノード層２５の厚み方向端（アノード層端）とｎ＋型カソード層２６の厚み方向端（カソード層端）との間のｎ－型ドリフト層１の中間位置ＣＬよりも深くなるようにライフタイム制御層ＬＴを形成する。あるいは、結晶欠陥密度最大深さが、半導体基板の第１主面と第２主面との間の中間位置よりも深くなるようにライフタイム制御層ＬＴを形成する。なお、結晶欠陥密度最大深さは、例えば３０μｍ～６００μｍに設定される。
図５は、実施の形態１の半導体装置１００または半導体装置１０１との比較例となる、半導体装置９０の断面図であり、平面図は、図１に示した半導体装置１００または図２に示した半導体装置１０１と同様である。なお、図５においては、図３を用いて説明した半導体装置１００または半導体装置１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
図５に示す半導体装置９０においては、ライフタイム制御層ＬＴがｎ－型ドリフト層１の上層部、すなわちｎ型キャリア蓄積層２に比較的近い位置に設けられているだけである。
図６は、シミュレーションを用いて算出した、比較例の半導体装置９０と実施の形態１の半導体装置１００におけるダイオード領域２０のダイオードの順方向動作時におけるキャリア密度（正孔）の分布を示す図である。図６において、横軸に半導体基板の第１主面からの深さ［μｍ］を示し、縦軸にキャリア（正孔）密度［／ｃｍ2］を示しており、実線が実施の形態１の半導体装置１００での分布であり、破線が比較例の半導体装置９０での分布である。
比較例の半導体装置９０の構造では、ドリフト層の中央部とその前後ではキャリア密度が比較的一定であり、中央部よりも図中右端のカソード層側（裏面側）に向けてキャリアが増加しているのに対して、実施の形態１の半導体装置１００の構造では、図中左端のアノード層側（おもて面側）からキャリアが減少し、ドリフト層の中央部を超えると、ドリフト層の中央部よりもキャリアが少なくなっていることが分かる。
これは、図４に示したように、軽イオンの注入によって、結晶欠陥が急増し、最もライフタイムが短くなる領域、すなわち結晶欠陥密度が最大となる領域をｐ型アノード層２５のアノード層端とｎ＋型カソード層２６のカソード層端との間のｎ－型ドリフト層１の中間位置ＣＬよりも深くなるように設けることで得られた結果であり、ｎ－型ドリフト層１の中央部より裏面側のキャリア密度を下げることができることを示している。
図７は、シミュレーションを用いて算出した、比較例の半導体装置９０と実施の形態１の半導体装置１００におけるダイオード領域２０のダイオードのリカバリ波形を示す図である。図７において、横軸に時間［μｓｅｃ］を示し、縦軸にアノード電流ＩＡ［Ａ］を示しており、実線が実施の形態１の半導体装置１００でのリカバリ波形であり、破線が比較例の半導体装置９０でのリカバリ波形である。
比較例の半導体装置９０の構造では、リカバリ動作中にリカバリ電流のセカンドピークが発生している。これは、リカバリ動作中の高い電界によって発生しているアバランシェ電流であり、リカバリ電流の大きなセカンドピークは、リカバリ破壊耐量の低下を招く。一方、実施の形態１の半導体装置１００の構造においては、リカバリ電流のセカンドピークは発生していない。図６に示したように、ドリフト層の中央部を超えると、ドリフト層の中央部よりもキャリア密度が低減するので、比較例の半導体装置９０と比べてドリフト層内に空乏層が広がりやすく、電界ピーク強度が下がるため、リカバリ動作中のアバランシェ電流を抑制できる。これにより、リカバリ破壊耐量を向上することができる。
また、図３および図４を用いて説明したように、ライフタイム制御層ＬＴはｐ型アノード層２５のアノード層端とｎ＋型カソード層２６のカソード層端との間のｎ－型ドリフト層１の中間位置ＣＬよりも深い位置に達するように設けられているが、ｎ＋型カソード層２６には達していない。このような構成とすることで、ｎ＋型カソード層２６の直上に積極的にキャリアが蓄積されるようにし、リカバリ電流によるサージ電圧を抑制したソフトリカバリを実現し、リカバリ破壊耐量を向上できる。
また、図３に示したように、ＩＧＢＴ領域１０へのライフタイム制御層ＬＴの張り出しを制限し、張り出し部分の幅をｗとしている。また、図３および図４に示すように、アノード層端から中間位置ＣＬまでの厚みをｔ１、中間位置ＣＬから結晶欠陥密度最大深さとなる位置までの厚みをｔ２とした場合に、ｗ＞（（３×ｔ１）－ｔ２）／２となるように、張り出し部分の幅ｗを設定する。
ＩＧＢＴ領域１０とダイオード領域２０との境界部分におけるＩＧＢＴ領域１０へのライフタイム制御層ＬＴの張り出しは、ダイオードの順方向動作時に、ダイオード領域２０からダイオード領域２０外に電流が広がる領域に設ける。ライフタイム制御層ＬＴがない領域、すなわちライフタイム制御層ＬＴとｎ＋型カソード層２６端との間の領域であれば、横方向（平面方向）への電流の広がりは、当該領域の深さ方向の距離と同程度である。一方で、ライフタイム制御層ＬＴがある領域では、横方向の電流の広がりは、ライフタイム制御層ＬＴの深さ方向の距離の半分程度となる。
すなわち、ＩＧＢＴ領域１０へのライフタイム制御層ＬＴの張り出し幅ｗは、ライフタイム制御層ＬＴが配置されてない領域のｎ－型ドリフト層１の深さ方向の厚み（ｔ１－ｔ２）と、ライフタイム制御層ＬＴが配置されているｎ－型ドリフト層１の深さ方向の厚み（ｔ１＋ｔ２）の半分（ｔ１＋ｔ２）／２との合計よりも大きければよい。従って、ｗ＞（ｔ１－ｔ２）＋（ｔ１＋ｔ２）／２となるため、式を変形して、ｗ＞（（３×ｔ１）－ｔ２））／２を満たすように張り出し幅ｗを制限することで、ライフタイム制御層ＬＴを設けることによるＩＧＢＴ領域１０のオン電圧の上昇を抑制しながら、ＩＧＢＴ領域１０のスイッチング損失を低減でき、リカバリ破壊耐量の向上と、ＩＧＢＴ特性の向上を同時に実現することができる。
＜ＩＧＢＴ領域の構造＞
＜部分平面構成＞
図８は、図１に示した半導体装置１００または図２に示した半導体装置１０１におけるＩＧＢＴ領域１０の破線で囲った領域８２を拡大して示す部分平面図である。図８に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。半導体装置１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延伸しておりＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。一方、半導体装置１０１では、ＩＧＢＴ領域１０に長手方向と短手方向の区別が特段にないが、紙面左右方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃ（図１、図２）に電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。
図８に示すように半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並び、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並んだ構成となっている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組が交互に並んだ構成をしている。図８では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチゲートの全てをアクティブトレンチゲート１１としてもよい。
＜部分断面構成＞
図９は図８におけるＡ－Ａ線での矢示方向断面図である。図９に示すＩＧＢＴ領域１０の断面構成は、図３に示したＩＧＢＴ領域１０の断面構成と基本的には同じであり、同一の構成については同一の符号を付し、重複する説明は省略するが、図９は、ＩＧＢＴ領域１０とダイオード領域２０の境界部分の断面構成ではないため、ＩＧＢＴ領域１０にはライフタイム制御層ＬＴの張り出し部は設けられていない。
図１０は図８におけるＢ－Ｂ線での矢示方向断面図である。図１０に示すＩＧＢＴ領域１０の断面構成は、ｐ＋型コンタクト層１４の配列方向に沿った断面構成であるので、ｐ型ベース層１５の第１主面側には、全てｐ＋型コンタクト層１４が設けられており、ｎ＋型ソース層１３が見られない点で図９とは異なる。つまり、図８に示したように、ｎ＋型ソース層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶ場合のｐ型ベース層のことである。
この点を除き、図１０に示すＩＧＢＴ領域１０の断面構成は、図３に示したＩＧＢＴ領域１０の断面構成と基本的には同じであり、同一の構成については同一の符号を付し、重複する説明は省略するが、図１０は、ＩＧＢＴ領域１０とダイオード領域２０の境界部分の断面構成ではないため、ＩＧＢＴ領域１０にはライフタイム制御層ＬＴの張り出し部は設けられていない。
＜ダイオード領域の構造＞
＜部分平面構成＞
図１１は、図１に示した半導体装置１００または図２に示した半導体装置１０１におけるダイオード領域２０の破線で囲った領域８３を拡大して示す部分平面図である。図１１に示すように、ダイオード領域２０には、ダイオードトレンチゲート２１が、半導体装置１００または半導体装置１０１の第１主面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。
ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
＜部分断面構成＞
図１２は図１１におけるＣ－Ｃ線での矢示方向断面図である。図１２に示すダイオード領域２０の断面構成は、図３に示したダイオード領域２０の断面構成と同じであり、同一の構成については同一の符号を付し、重複する説明は省略する。
図１３は図１１におけるＤ－Ｄ線での矢示方向断面図である。図１３に示すダイオード領域２０の断面構成は、ｐ型アノード層２５の配列方向に沿った断面構成であるので、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面を構成している点で図１２とは異なる。つまり、図１１で示したように、ｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
＜終端領域の構造＞
図１４は、図１に示した半導体装置１００または図２に示した半導体装置１０１におけるＥ－Ｅ線での矢示方向断面図であり、ＩＧＢＴ領域１０と終端領域３０の境界部分の構成を示している。
図１４に示すように、半導体装置１００または半導体装置１０１の終端領域３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１０およびダイオード領域２０の第１主面および第２主面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、それぞれＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり連続して一体的に形成されている。
ｎ－型ドリフト層１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層１との間にｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１４／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１００または半導体装置１０１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
ｎ－型ドリフト層１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。
半導体基板の第２主面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（semi-insulating Silicon Nitride：半絶縁性シリコン窒化膜）であってよい。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成してよい。
図１５は、図１に示した半導体装置１００におけるＦ－Ｆ線での矢示方向断面図であり、ダイオード領域２０と終端領域３０の境界部分の構成を示している。図１５は、ダイオードトレンチゲート２１の延伸方向に沿った断面図であり、ダイオードトレンチゲート２１の延伸方向の端部はｐ型終端ウェル層３１内に食い込んでいる。
また、図１５に示されるように、ダイオード領域２０のライフタイム制御層ＬＴは、ダイオード領域２０のｎ－型ドリフト層１中だけでなく、ダイオード領域２０と終端領域３０との境界を跨いで終端領域３０のｎ－型ドリフト層１中にまで張り出するように設けられている。このライフタイム制御層ＬＴの張り出し部分の幅ｗは、この幅ｗは先に説明した、ダイオード領域２０とＩＧＢＴ領域１０との境界を跨いでＩＧＢＴ領域１０内張り出したライフタイム制御層ＬＴの張り出し部分の幅ｗと同じである。また、図３および図４に示したように、アノード層端から中間位置ＣＬまでの厚みをｔ１、中間位置ＣＬから結晶欠陥密度最大深さとなる位置までの厚みをｔ２とした場合に、ｗ＞（（３×ｔ１）－ｔ２）／２となるように、張り出し部分の幅ｗを設定することも同様である。張り出し幅ｗを制限することで、ライフタイム制御層ＬＴを設けることによるＩＧＢＴ領域１０のオン電圧の上昇を抑制しながら、ＩＧＢＴ領域１０のスイッチング損失を低減でき、リカバリ破壊耐量の向上と、ＩＧＢＴ特性の向上を同時に実現することができる。
＜変形例＞
図１６は実施の形態１の変形例に係る半導体装置におけるＩＧＢＴ領域１０とダイオード領域２０の境界部分の構成を示す断面図であり、図３に示した断面図に対応している。図１６に示す断面構成と図３に示した断面構成との相違点は、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６が、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている点である。このように、ｐ型コレクタ層１６をダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができ、還流ダイオード動作時にアクティブトレンチゲート１１にゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置１００または半導体装置１０１の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
このようにｐ型コレクタ層１６が、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている領域は、境界領域と呼称され、ＩＧＢＴ領域１０とダイオード領域２０との境界部分に限らず、ダイオード領域２０と終端領域３０の境界部分に設けてもよい。
また、図１６に示したように、境界領域を設ける場合は、境界領域の距離Ｕ１がライフタイム制御層ＬＴの張り出し部分の幅ｗよりも小さい場合は、ライフタイム制御層ＬＴは、ダイオード領域２０から境界領域およびＩＧＢＴ領域１０に跨るように設け、境界領域の距離Ｕ１がライフタイム制御層ＬＴの張り出し部分の幅ｗよりも大きい場合は、ダイオード領域２０から境界領域に跨るように設ける。
図１７は実施の形態１の変形例に係る半導体装置におけるダイオード領域２０と終端領域３０の境界部分の構成を示す断面図であり、図１５に示した断面図に対応している。図１７に示すように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。このように、ｐ型終端コレクタ層１６ａをダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができ、ｐ型終端ウェル層３１がダイオードのアノードとして動作するのを抑制することができる。距離Ｕ２は、例えば１００μｍであってよい。
また、図１７に示したように、境界領域を設ける場合は、境界領域の距離Ｕ２がライフタイム制御層ＬＴの張り出し部分の幅ｗよりも小さい場合は、ライフタイム制御層ＬＴは、ダイオード領域２０から境界領域および終端領域３０に跨るように設け、境界領域の距離Ｕ２がライフタイム制御層ＬＴの張り出し部分の幅ｗよりも大きい場合は、ダイオード領域２０から境界領域に跨るように設ける。
＜ＲＣ－ＩＧＢＴの製造方法＞
次に、製造工程を順に示す断面図である図１８～図２８を用いて、ＲＣ－ＩＧＢＴである半導体装置１００または半導体装置１０１の製造方法を説明する。
まず、図１８に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Floating Zone）法で作製された、いわゆるＦＺウエハまたはＭＣＺ（Magnetic Field Applied Czochralski）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１８に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後の熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１００または半導体装置１０１は製造される。
図１８に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０およびダイオード領域２０になる領域を備えている。また、図示しないがＩＧＢＴ領域１０およびダイオード領域２０になる領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０の構成の製造方法について主として説明するが、半導体装置１００または半導体装置１０１の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する場合、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１００のＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
次に、図１９に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５およびｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、ＩＧＢＴ領域１０およびダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層３１に接続される。
なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５の深さおよびｐ型不純物濃度は同じとなり同一の構成となる。また、マスク処理によりｐ型ベース層１５とｐ型アノード層２５とに別々にｐ型不純物をイオン注入することで、ｐ型ベース層１５とｐ型アノード層２５の深さおよびｐ型不純物濃度を異ならせてもよい。
また、別の断面において形成されるｐ型終端ウェル層３１は、ｐ型アノード層２５と同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層２５との深さおよびｐ型不純物濃度は同じとなり同一の構成とすることが可能である。また、ｐ型終端ウェル層３１とｐ型アノード層２５とを同時にｐ型不純物をイオン注入して形成して、ｐ型終端ウェル層３１とｐ型アノード層２５とのｐ型不純物濃度を異なる濃度とすることも可能である。この場合、いずれか一方または双方のマスクをメッシュ状のマスクとして、開口率を変更すればよい。
また、マスク処理によりｐ型終端ウェル層３１およびｐ型アノード層２５とを別々にｐ型不純物をイオン注入することで、ｐ型終端ウェル層３１およびｐ型アノード層２５の深さおよびｐ型不純物濃度を異ならせてもよい。ｐ型終端ウェル層３１、ｐ型ベース層１５、およびｐ型アノード層２５を同時にｐ型不純物をイオン注入して形成してもよい。
次に、図２０に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｎ型不純物を注入してｎ＋型ソース層１３を形成する。注入するｎ型不純物は、例えば、ヒ素（Ａｓ）またはリン（Ｐ）であってよい。
次に、図２１に示すように、半導体基板の第１主面側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ＩＧＢＴ領域１０において、ｎ＋型ソース層１３を貫通するトレンチ８は、側壁がｎ＋型ソース層１３の一部を構成する。トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図２１では，ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチは平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図２２に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の第１主面に酸化膜９を形成する。トレンチ８の内壁に形成された酸化膜９のうち、ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９がダイオードトレンチ絶縁膜２１ｂである。半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
次に、図２３に示すように、内壁に酸化膜９を形成したトレンチ８内に、ＣＶＤ（chemical vapor deposition）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する。
次に、図２４に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成した後に半導体基板の第１主面に形成された酸化膜９を除去する。層間絶縁膜４は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上およびダイオードトレンチ電極２１ａ上に形成される。
次に、図２５に示すように、半導体基板の第１主面および層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＤＶ（physical vapor deposition）またはＣＶＤによって成膜することで形成される。
エミッタ電極６は、例えば、スパッタリングまたは蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ-Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきまたは電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金のエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
次に、図２５に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界部分のＩＧＢＴ領域１０の上部およびダイオード領域２０の上部が開口部となったレジストマスクＲＭを形成し、レジストマスクＲＭ上から、例えばヘリウムまたは水素（プロトン）などの軽イオンをイオン注入して、開口部の下方のｎ－型ドリフト層１中にライフタイム制御層ＬＴを形成する。軽イオンの注入量は、面密度で、例えば１．０×１０１0ｉｏｎｓ／ｃｍ2～１．０×１０１2ｉｏｎｓ／ｃｍ2であり、注入エネルギーは数ＭｅＶ～数十ＭｅＶである。イオン注入後に欠陥を一部回復させるアニール（熱処理）を行うが、その温度は、例えば２００℃～４５０℃であり、そのタイミングは、軽イオンの注入後であればいつでもよい。なお、レジストマスクＲＭの代わりにメタルマスクを用いてもよい。
次に、図２６に示すように半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、３０μｍ～６００μｍであってよい。この薄板化によりライフタイム制御層ＬＴの深さが、例えば、図３に示したｎ－型ドリフト層１の中間位置ＣＬよりも深い位置となるようにする。
次に、図２７に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成してよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成してもよい。
ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成することができる。
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層１６ａとなる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層３のためのリンも同時に活性化される。一方、プロトンは３８０℃～４２０℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３８０℃～４２０℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、図２８に示すように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成してよい。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。図２８では、第２主面からのｐ型コレクタ層１６とｎ＋型カソード層２６の深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｎ型不純物の濃度をｐ型不純物の濃度より高くする。


次に、半導体基板の第２主面上にコレクタ電極７を形成することで、図３に示した断面構成が得られる。コレクタ電極７は、第２主面のＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の全面に渡って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面の全面に渡って形成してよい。コレクタ電極７は、スパッタリングまたは蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ-Ｓｉ系合金）またはチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきまたは電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
以上のような工程により半導体装置１００または半導体装置１０１は作製される。半導体装置１００または半導体装置１０１は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングまたはブレードダイシングにより個々の半導体装置１００または半導体装置１０１に切り分けることで半導体装置１００または半導体装置１０１は完成する。
なお、本開示は、その開示の範囲内において、実施の形態を適宜、変形、省略することが可能である。
１ ｎ－型ドリフト層、１０ ＩＧＢＴ領域、１３ ｎ＋型ソース層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０ ダイオード領域、２５ ｐ型アノード層、２６ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層。

Claims (3)

  1. トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
    前記半導体基板は、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、を有し、
    前記トランジスタ領域は、
    前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた第２導電型の第２半導体層と、
    前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
    前記第３半導体層上に設けられた第２導電型の第４半導体層と、
    前記第４半導体層に電気的に接続された第２電極と、
    前記第１半導体層に電気的に接続された第１電極と、を備え、
    前記ダイオード領域は、
    前記半導体基板の前記第２主面側に設けられた第２導電型の第５半導体層と、
    前記第５半導体層上に設けられた前記第２半導体層と、
    前記第２半導体層よりも前記半導体基板の前記第１主面側に設けられた前記第３半導体層と、
    前記第３半導体層上に設けられた第１導電型の第６半導体層と、
    前記第６半導体層に電気的に接続された前記第２電極と、
    前記第５半導体層に電気的に接続された前記第１電極と、
    前記第１主面側からの前記第３半導体層の厚み方向端と前記第２主面側からの前記第５半導体層の厚み方向端との間の前記第２半導体層の中間位置よりも深い位置まで達する結晶欠陥層で構成されるライフタイム制御層と、を備え、
    前記ライフタイム制御層は、
    結晶欠陥の密度のピークが形成される深さである結晶欠陥密度最大深さが、前記中間位置よりも深い位置に設定され、前記ダイオード領域と前記トランジスタ領域との境界を跨いで前記ダイオード領域から前記トランジスタ領域に一部に張り出した張り出し部を有し、
    前記第３半導体層の前記厚み方向端から前記中間位置までの厚みをｔ１、
    前記中間位置から前記結晶欠陥密度最大深さまでの厚みをｔ２、とした場合に、
    前記張り出し部は、
    前記境界からの平面方向の張り出し幅ｗが、
    ｗ＞（（３×ｔ１）－ｔ２）／２となるように設定される半導体装置。
  2. トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
    前記半導体基板は、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、を有し、
    前記トランジスタ領域は、
    前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた第２導電型の第２半導体層と、
    前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
    前記第３半導体層上に設けられた第２導電型の第４半導体層と、
    前記第４半導体層に電気的に接続された第２電極と、
    前記第１半導体層に電気的に接続された第１電極と、を備え、
    前記ダイオード領域は、
    前記半導体基板の前記第２主面側に設けられた第２導電型の第５半導体層と、
    前記第５半導体層上に設けられた前記第２半導体層と、
    前記第２半導体層よりも前記半導体基板の前記第１主面側に設けられた前記第３半導体層と、
    前記第３半導体層上に設けられた第１導電型の第６半導体層と、
    前記第６半導体層に電気的に接続された前記第２電極と、
    前記第５半導体層に電気的に接続された前記第１電極と、
    前記第１主面側からの前記第３半導体層の厚み方向端と前記第２主面側からの前記第５半導体層の厚み方向端との間の前記第２半導体層の中間位置よりも深い位置まで達する結晶欠陥層で構成されるライフタイム制御層と、を備え、
    前記半導体基板は、
    少なくとも前記ダイオード領域および前記トランジスタ領域が設けられた領域の周囲に終端領域を有し、
    前記ライフタイム制御層は、
    結晶欠陥の密度のピークが形成される深さである結晶欠陥密度最大深さが、前記中間位置よりも深い位置に設定され、前記ダイオード領域と前記終端領域との境界を跨いで前記ダイオード領域から前記終端領域に一部に張り出した張り出し部を有し、
    前記第３半導体層の前記厚み方向端から前記中間位置までの厚みをｔ１、
    前記中間位置から前記結晶欠陥密度最大深さまでの厚みをｔ２、とした場合に、
    前記張り出し部は、
    前記境界からの平面方向の張り出し幅ｗが、
    ｗ＞（（３×ｔ１）－ｔ２）／２となるように設定される半導体装置。
  3. 前記ライフタイム制御層は、
    前記第５半導体層には達しない深さに設定される、請求項１または請求項２記載の半導体装置。
JP2020092235A 2020-05-27 2020-05-27 半導体装置 Active JP7403386B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020092235A JP7403386B2 (ja) 2020-05-27 2020-05-27 半導体装置
US17/168,750 US20210376167A1 (en) 2020-05-27 2021-02-05 Semiconductor device
DE102021107989.6A DE102021107989A1 (de) 2020-05-27 2021-03-30 Halbleitervorrichtung
CN202110559128.1A CN113745312A (zh) 2020-05-27 2021-05-21 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020092235A JP7403386B2 (ja) 2020-05-27 2020-05-27 半導体装置

Publications (3)

Publication Number Publication Date
JP2021190496A JP2021190496A (ja) 2021-12-13
JP2021190496A5 JP2021190496A5 (ja) 2022-06-30
JP7403386B2 true JP7403386B2 (ja) 2023-12-22

Family

ID=78509162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020092235A Active JP7403386B2 (ja) 2020-05-27 2020-05-27 半導体装置

Country Status (4)

Country Link
US (1) US20210376167A1 (ja)
JP (1) JP7403386B2 (ja)
CN (1) CN113745312A (ja)
DE (1) DE102021107989A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022127527A1 (de) 2022-10-19 2024-04-25 Infineon Technologies Austria Ag Rc-igbt und herstellungsverfahren für einen rc-igbt
CN117038451B (zh) * 2023-10-09 2024-02-20 深圳市锐骏半导体股份有限公司 沟槽栅igbt器件、制作方法及仿真方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216825A (ja) 2010-04-02 2011-10-27 Toyota Central R&D Labs Inc 半導体装置
JP2015118991A (ja) 2013-12-17 2015-06-25 トヨタ自動車株式会社 半導体装置
JP2016162950A (ja) 2015-03-04 2016-09-05 トヨタ自動車株式会社 半導体装置
WO2019098270A1 (ja) 2017-11-15 2019-05-23 富士電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210800A (ja) * 2010-03-29 2011-10-20 Toyota Motor Corp 半導体装置
JP6078961B2 (ja) * 2012-03-19 2017-02-15 富士電機株式会社 半導体装置の製造方法
JP6107767B2 (ja) * 2013-12-27 2017-04-05 トヨタ自動車株式会社 半導体装置とその製造方法
WO2019159391A1 (ja) * 2018-02-14 2019-08-22 富士電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216825A (ja) 2010-04-02 2011-10-27 Toyota Central R&D Labs Inc 半導体装置
JP2015118991A (ja) 2013-12-17 2015-06-25 トヨタ自動車株式会社 半導体装置
JP2016162950A (ja) 2015-03-04 2016-09-05 トヨタ自動車株式会社 半導体装置
WO2019098270A1 (ja) 2017-11-15 2019-05-23 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20210376167A1 (en) 2021-12-02
CN113745312A (zh) 2021-12-03
JP2021190496A (ja) 2021-12-13
DE102021107989A1 (de) 2021-12-02

Similar Documents

Publication Publication Date Title
US11276773B2 (en) Semiconductor device
US11495678B2 (en) Semiconductor device
US20220084825A1 (en) Semiconductor device and method of manufacturing semiconductor device
US11456376B2 (en) Semiconductor device
JP7403386B2 (ja) 半導体装置
US20220238513A1 (en) Semiconductor device and method for manufacturing the same
CN111370481A (zh) 功率器件及功率器件制备方法
JP7332543B2 (ja) 半導体装置
JP7403401B2 (ja) 半導体装置
JP7475265B2 (ja) 半導体装置及び半導体装置の製造方法
JP2022056498A (ja) 半導体装置
US20240047454A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20230083162A1 (en) Semiconductor device
US20230126799A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20240072043A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP7486407B2 (ja) 半導体装置および半導体装置の製造方法
US20220173094A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP7486373B2 (ja) 半導体装置
CN211350662U (zh) 功率器件
CN114725184A (zh) 半导体装置
JP2022035157A (ja) 半導体装置および半導体装置の製造方法
CN114447097A (zh) 半导体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220622

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230620

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231212

R150 Certificate of patent or registration of utility model

Ref document number: 7403386

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150