JP6445952B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
電力変換などの用途に用いられる半導体装置として、ＲＣ−ＩＧＢＴ（Reverse Conducting Insulated. Gate Bipolar Transistor）がある。ＲＣ−ＩＧＢＴは、逆並列に接続されたＩＧＢＴとダイオードを有する。ＲＣ−ＩＧＢＴについて、ダイオードをスイッチングさせた際に、電圧の振動が生じうる。電圧の振動が生じると、ＲＣ−ＩＧＢＴに接続された他の回路素子の誤動作などが生じうるため、電圧の振動は小さいことが望ましい。
特開２０１５−１０９３４１号公報
本発明が解決しようとする課題は、電圧の振動を抑制できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、第１導電形の第７半導体領域と、ゲート電極と、ゲート絶縁層と、第２電極と、を有する。
前記第１半導体領域は、前記第１電極の一部の上に設けられている。
前記第２半導体領域は、前記第１電極の他の一部の上に設けられている。
前記第３半導体領域は、前記第１電極の上において前記第１半導体領域と前記第２半導体領域との間に設けられている。前記第３半導体領域の第２導電形の不純物濃度は、前記第２半導体領域の第２導電形の不純物濃度よりも高い。
前記第４半導体領域は、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域の上に設けられている。
前記第５半導体領域は、前記第４半導体領域の上に設けられ、前記第１半導体領域の上に位置している。
前記第６半導体領域は、前記第４半導体領域の上に設けられ、前記第２半導体領域の上に位置している。
前記第７半導体領域は、前記第６半導体領域の上に選択的に設けられている。
前記ゲート絶縁層は、前記ゲート電極と、前記第４半導体領域、前記第６半導体領域、および前記第７半導体領域のそれぞれと、の間に設けられている。
前記第２電極は、前記第５半導体領域および前記第７半導体領域の上に設けられている。
実施形態に係る半導体装置の一部を表す断面図である。 実施形態に係る半導体装置の一部を表す底面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 実施形態の第２変形例に係る半導体装置の一部を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。コレクタ電極４０からエミッタ電極４１に向かう方向をＺ方向（第３方向）とする。ｎ＋形カソード領域１からｐ＋形コレクタ領域２に向かう方向をＸ方向（第１方向）とする。Ｘ方向およびＺ方向に対して垂直な方向をＹ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋＋、ｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋＋はｐ＋よりもｐ形の不純物濃度が相対的に高く、ｐはｐ＋よりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１および図２を用いて、実施形態に係る半導体装置１００について説明する。
図１は、実施形態に係る半導体装置１００の一部を表す断面図である。
図２は、実施形態に係る半導体装置１００の一部を表す底面図である。
半導体装置１００は、例えば、ＲＣ−ＩＧＢＴ（Reverse Conducting Insulated. Gate Bipolar Transistor）である。
図１に表すように、半導体装置１００は、ダイオード領域１１０およびＩＧＢＴ領域１２０を有する。ダイオード領域１１０は、例えば、ＦＷＤ（Free Wheel Diode）として機能する。
ダイオード領域１１０は、ｎ＋形（第１導電形）カソード領域１（第１半導体領域）、ｐ形（第２導電形）アノード領域５（第５半導体領域）、ｐ＋形アノード領域９、電極２０、および絶縁層２１を有する。
ＩＧＢＴ領域１２０は、ｐ＋形コレクタ領域２（第２半導体領域）、ｐ形ベース領域６（第６半導体領域）、ｎ＋形エミッタ領域７（第７半導体領域）、ゲート電極３０、およびゲート絶縁層３１を有する。
コレクタ電極４０（第１電極）、ｎ形バッファ領域８（第８半導体領域）、ｎ−形半導体領域４（第４半導体領域）、エミッタ電極４１（第２電極）は、これらの領域の両方に設けられている。
コレクタ電極４０は、半導体装置１００の裏面に設けられている。
ｎ＋形カソード領域１は、コレクタ電極４０の一部の上に設けられている。
ｐ＋形コレクタ領域２は、コレクタ電極４０の他の一部の上に設けられている。
コレクタ電極４０の上であってｎ＋形カソード領域１とｐ＋形コレクタ領域２との間には、ｐ＋＋形半導体領域３（第３半導体領域）が設けられている。
ｎ形バッファ領域８は、ｎ＋形カソード領域１、ｐ＋形コレクタ領域２、およびｐ＋＋形半導体領域３の上に設けられている。ｎ形バッファ領域８の一部が、Ｘ方向において、ｎ＋形カソード領域１、ｐ＋形コレクタ領域２、およびｐ＋＋形半導体領域３と並び、これらの領域の間に設けられていてもよい。
ｎ−形半導体領域４は、ｎ形バッファ領域８の上に設けられている。
ｐ形アノード領域５は、ｎ−形半導体領域４の上に設けられ、ｎ＋形カソード領域１の上に位置している。ｐ＋形アノード領域９は、ｐ形アノード領域５の上に選択的に設けられている。
電極２０は、Ｘ方向においてｐ形アノード領域５と並んでいる。絶縁層２１は、電極２０と、ｎ−形半導体領域４、ｐ形アノード領域５、およびｐ＋形アノード領域９のそれぞれと、の間に設けられている。
電極２０、ｐ形アノード領域５、およびｐ＋形アノード領域９は、ダイオード領域１１０において、Ｘ方向に複数設けられ、それぞれがＹ方向に延びている。
ｐ形ベース領域６は、ｎ−形半導体領域４の上に設けられ、ｐ＋形コレクタ領域２の上に位置している。ｎ＋形エミッタ領域７は、ｐ形ベース領域６の上に選択的に設けられている。
ゲート電極３０は、Ｘ方向においてｐ形ベース領域６と並んでいる。ゲート絶縁層３１は、ゲート電極３０と、ｎ−形半導体領域４、ｐ形ベース領域６、およびｎ＋形エミッタ領域７のそれぞれと、の間に設けられている。
ゲート電極３０、ｐ形ベース領域６、およびｎ＋形エミッタ領域７は、ＩＧＢＴ領域１２０において、Ｘ方向に複数設けられ、それぞれがＹ方向に延びている。
半導体装置１００の表面には、エミッタ電極４１が設けられている。エミッタ電極４１は、ｐ＋形アノード領域９およびｎ＋形エミッタ領域７の上に位置し、これらの半導体領域と電気的に接続されている。
ゲート電極３０とエミッタ電極４１との間には、ゲート絶縁層３１が設けられ、これらの電極は電気的に分離されている。
電極２０は、エミッタ電極４１と電気的に接続されている。電極２０がエミッタ電極４１と電気的に接続されていることで、半導体装置１００がオフ状態のときに絶縁層２１からｎ−形半導体領域４に向けて空乏層が延び、ダイオード領域１１０における耐圧を向上させることができる。
半導体装置１００では、Ｘ方向において、ダイオード領域１１０とＩＧＢＴ領域１２０が交互に設けられている。このため、ｎ＋形カソード領域１とｐ＋形コレクタ領域２は、Ｘ方向において交互に設けられ、これらの間にｐ＋＋形半導体領域３が設けられている。また、それぞれのｐ＋＋形半導体領域３は、Ｚ方向においてｐ形アノード領域５と並んでいる。図１に表すように、ｐ＋＋形半導体領域３の一部が、Ｚ方向においてｐ形ベース領域６と並んでいてもよい。
例えば、図２（ａ）に表すように、ｐ＋＋形半導体領域３は、ｎ＋形カソード領域１とｐ＋形コレクタ領域２との間において、Ｙ方向に延びている。
または、図２（ｂ）に表すように、ｐ＋＋形半導体領域３は、ｎ＋形カソード領域１とｐ＋形コレクタ領域２との間において、Ｙ方向に複数設けられていてもよい。この場合、ｐ＋＋形半導体領域３とｎ形バッファ領域８の一部とが、Ｙ方向において交互に設けられる。
あるいは、図２（ｃ）に表すように、ｐ＋＋形半導体領域３は、ｎ＋形カソード領域１とｐ＋形コレクタ領域２との間において、Ｘ方向において複数設けられていてもよい。この場合、ｐ＋＋形半導体領域３とｎ形バッファ領域８の一部とが、Ｘ方向において交互に設けられる。
その他、ｐ＋＋形半導体領域３がＸ方向およびＹ方向において複数設けられていてもよい。
また、ｐ＋＋形半導体領域３のＸ方向における長さおよびＹ方向における長さは、ともに４０μｍ以上であることが望ましい。
ここで、半導体装置１００の動作について説明する。
コレクタ電極４０に、エミッタ電極４１に対して正の電圧が印加された状態で、ゲート電極３０に閾値以上の電圧が印加されることで、ＩＧＢＴがオン状態となる。このとき、ｐ形ベース領域６のゲート絶縁層３１近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを介してｎ＋形エミッタ領域７からｎ−形半導体領域４に注入され、正孔は、ｐ＋形コレクタ領域２およびｐ＋＋形半導体領域３からｎ−形半導体領域４に注入される。その後、ゲート電極３０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域６におけるチャネルが消滅し、ＩＧＢＴがオフ状態となる。
ＩＧＢＴがオフ状態のときに、コレクタ電極４０に対してエミッタ電極４１に正の電圧（順方向電圧）が印加されると、ダイオード領域１１０に含まれるダイオードに順方向電流が流れる。その後、エミッタ電極４１に対してコレクタ電極４０に正の電圧（逆方向電圧）が印加されると、ダイオード領域１１０に流れていたキャリアがコレクタ電極４０およびエミッタ電極４１から排出される。
ここで、各構成要素の材料の一例を説明する。
ｎ＋形カソード領域１、ｐ＋形コレクタ領域２、ｐ＋＋形半導体領域３、ｎ−形半導体領域４、ｐ形アノード領域５、ｐ＋形アノード領域９、ｐ形ベース領域６、ｎ＋形エミッタ領域７、およびｎ形バッファ領域８は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
電極２０およびゲート電極３０は、ポリシリコンなどの導電材料を含む。
絶縁層２１およびゲート絶縁層３１は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極４０およびエミッタ電極４１は、アルミニウムなどの金属を含む。
次に、図３および図４を用いて、実施形態に係る半導体装置１００の製造方法の一例を説明する。
図３および図４は、実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
まず、ｎ形半導体層９ａおよびｎ−形半導体層４ａを有する半導体基板を用意する。次に、ｎ−形半導体層４ａの表面にｐ形不純物をイオン注入し、ｐ形半導体領域を形成する。続いて、このｐ形半導体領域を貫通し、ｎ−形半導体層４ａに達する複数の開口ＯＰを形成する。このとき、開口ＯＰ同士の間に位置するｐ形半導体領域の一部が、ｐ形アノード領域５に相当し、他の一部がｐ形ベース領域６に相当する。続いて、図３（ａ）に表すように、熱酸化により、開口ＯＰの内壁およびｐ形半導体領域の表面に絶縁層ＩＬ１を形成する。
次に、絶縁層ＩＬ１の上に導電層を形成する。この導電層をエッチバックし、表面を後退させることで、互いに分離された複数の電極が形成される。このとき、複数の電極の一部が電極２０に相当し、他の一部がゲート電極３０に相当する。続いて、ｐ形アノード領域５の表面の一部にｐ形不純物をイオン注入することで、ｐ＋形アノード領域９を形成する。続いて、ｐ形ベース領域６の表面の一部にｎ形不純物をイオン注入することで、ｎ＋形エミッタ領域７を形成する。このときの様子を、図３（ｂ）に表す。
次に、電極２０およびゲート電極３０を覆う絶縁層ＩＬ２を形成する。続いて、ｐ＋形アノード領域９、ｎ＋形エミッタ領域７、および電極２０が露出するように、絶縁層ＩＬ１およびＩＬ２をパターニングする。続いて、図４（ａ）に表すように、露出されたｐ＋形アノード領域９、ｎ＋形エミッタ領域７、および電極２０を覆う金属層を形成することで、エミッタ電極４１を形成する。
次に、ｎ形半導体層９ａが所定の厚みになるまで、ｎ形半導体層９ａの裏面を研削する。続いて、ｎ形半導体層９ａの裏面にｎ形不純物およびｐ形不純物を順次イオン注入することで、ｎ＋形カソード領域１、ｐ＋形コレクタ領域２、およびｐ＋＋形半導体領域３を形成する。その後、これらの半導体領域を覆う金属層を形成し、コレクタ電極４０を形成することで、半導体装置１００が得られる。
ここで、本実施形態による作用および効果について説明する。
まず、ダイオード領域１１０に印加される電圧が、順方向から逆方向に切り替わった際の、ダイオード領域１１０におけるキャリアの動きについて説明する。ダイオード領域１１０に逆方向電圧が印加されると、ｎ−形半導体領域４に蓄積されていたキャリアは、コレクタ電極４０およびエミッタ電極４１を通して排出される。このとき、キャリアの排出に要する時間（リカバリー時間）を短くすることで、半導体装置１００のスイッチング損失を低減することができる。従って、スイッチング損失を低減するためには、順方向電流が流れる際の、ダイオード領域１１０へのキャリアの注入量を低減することが有効である。
しかし、キャリアの注入量が低減されると、逆方向電圧が印加された際に、ｎ−形半導体領域４とｐ形アノード領域５とのｐｎ接合面から空乏層がより速く延びるようになる。そして、空乏層がｎ＋形カソード領域１に達した際の、空乏層の延びる速度が速いほど、コレクタ電極４０とエミッタ電極４１との間に生じる電圧の振動が大きくなる。
この点について、本発明の発明者らは、以下の点を発見した。
ダイオード領域１１０に逆方向電圧が印加されてｐｎ接合面から空乏層が延びると、ＩＧＢＴ領域１２０のコレクタ電極４０側の領域から正孔が注入される。そして、この注入された正孔によって、ｎ＋形カソード領域１近傍における空乏層の延びる速度を抑制することができる。
この知見に基づき、本実施形態に係る半導体装置１００では、ｎ＋形カソード領域１とｐ＋形コレクタ領域２との間に、ｐ＋形コレクタ領域２よりもｐ形不純物濃度が高いｐ＋＋形半導体領域３が設けられている。
ｐ＋＋形半導体領域３が設けられていることで、ダイオード領域１１０に逆方向電圧が印加されて空乏層が延びる際に、ｐ＋＋形半導体領域３から、より多くの正孔をダイオード領域１１０に注入することが可能となる。この結果、ｐｎ接合面近傍におけるキャリアの排出速度を向上させつつ、ｎ＋形カソード領域１近傍における空乏層の延びる速度を抑制することができる。
さらに、ｐ＋＋形半導体領域３を設けることで、ｎ＋形カソード領域１近傍の空乏層の延びる速度を抑制しつつ、ＩＧＢＴのスイッチング損失を低減することができる。
これは以下の理由による。
ｐ＋形コレクタ領域２のｐ形不純物濃度を低下させると、ＩＧＢＴがオン状態のときの、ＩＧＢＴ領域１２０への正孔の注入が抑制される。従って、ＩＧＢＴをターンオフした際のＩＧＢＴ領域１２０からキャリアが排出されるまでの時間を短縮し、ＩＧＢＴのスイッチング損失を低減することができる。
しかし、ｐ＋＋形半導体領域３が設けられていない状態でｐ＋形コレクタ領域２のｐ形不純物濃度を低下させると、ダイオード領域１１０に逆方向電圧が印加された際に、ＩＧＢＴ領域１２０から注入される正孔の量が減少してしまう。すなわち、ダイオードをスイッチングさせた際の電圧の振動がより大きくなってしまう。
これに対して、本実施形態によれば、ｐ＋形コレクタ領域２のｐ形不純物濃度を低減した場合でも、ダイオード領域１１０に逆方向電圧が印加された際には、ｐ＋＋形半導体領域３から正孔が注入される。このため、ｐ＋形コレクタ領域２のｐ形不純物濃度を低減してＩＧＢＴのスイッチング損失を低減しつつ、ｐ＋＋形半導体領域３から注入される正孔により電圧の振動を抑制することが可能となる。
以上の通り、本実施形態によれば、半導体装置に含まれるダイオードおよびＩＧＢＴの両方のスイッチング損失を低減しつつ、ダイオードをスイッチングさせた際の電圧の振動を抑制することが可能となる。
また、ｐ＋＋形半導体領域３が、Ｚ方向においてｐ形アノード領域５と並んでいることで、ダイオード領域１１０に逆方向電圧が印加された際に、ｐｎ接合面から延びる空乏層に対して、ｐ＋＋形半導体領域３から効率的に正孔を注入できる。このため、ダイオードをスイッチングさせた際の電圧の振動をさらに抑制することが可能となる。
また、図１に表すように、ｎ＋形カソード領域１とｐ＋形コレクタ領域２がＸ方向において交互に設けられ、これらの間にｐ＋＋形半導体領域３が設けられている場合、ダイオード領域１１０に逆方向電圧が印加された際に、ｎ＋形カソード領域１の両側から正孔を注入することが可能となる。このため、半導体装置のスイッチング損失を低減しつつ、ダイオードをスイッチングさせた際の電圧の振動をより一層抑制することが可能となる。
（第１変形例）
図５は、実施形態の第１変形例に係る半導体装置２００の一部を表す断面図である。
図５に表すように、それぞれのダイオード領域１１０に複数のｎ＋形カソード領域１が設けられ、ｎ＋形カソード領域１とｎ形バッファ領域８の一部とが、Ｘ方向において交互に設けられていてもよい。
本変形例によれば、ダイオード領域１１０におけるｎ＋形カソード領域１の面積を低減し、ダイオードに順方向電圧が印加された際の、コレクタ電極４０からの電子の注入を抑制することができる。このため、ダイオードのリカバリー時間を短縮し、半導体装置のスイッチング損失を低減することができる。
また、上述した通り、リカバリー時間を短縮した場合には電圧の振動が懸念されるが、本実施形態によれば、電圧の振動を好適に抑制することが可能である。従って、本変形例によれば、ダイオードをスイッチングさせた際の電圧の振動を抑制しつつ、半導体装置のスイッチング損失をより一層低減することが可能となる。
（第２変形例）
図６は、実施形態の第１変形例に係る半導体装置３００の一部を表す断面図である。
図６に表すように、ダイオード領域１１０に電極２０および絶縁層２１が設けられていない半導体装置に対しても、本実施形態に係る発明を適用することが可能である。
半導体装置３００において、ｐ形アノード領域５は、ｎ−形半導体領域４の上に設けられ、Ｘ方向においてゲート電極３０同士の間に位置している。ｐ＋形アノード領域９は、ｐ形アノード領域５の上に選択的に設けられている。
本変形例においても、図１に表す半導体装置と同様に、半導体装置のスイッチング損失を低減しつつ、ダイオードをスイッチングさせた際の電圧の振動を抑制することが可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形カソード領域１、ｐ＋形コレクタ領域２、ｎ−形半導体領域４、ｐ形アノード領域５、ｐ形ベース領域６、ｎ＋形エミッタ領域７、ｎ形バッファ領域８、ｐ＋形アノード領域９、電極２０、絶縁層２１、ゲート電極３０、ゲート絶縁層３１、コレクタ電極４０、およびエミッタ電極４１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１…ｎ＋形カソード領域 ２…ｐ＋形コレクタ領域 ３…ｐ＋＋形半導体領域 ４…ｎ−形半導体領域 ５…ｐ形アノード領域 ６…ｐ形ベース領域 ７…ｎ＋形エミッタ領域 ８…ｎ形バッファ領域 ９…ｐ＋形アノード領域 ２０…電極 ３０…ゲート電極 １００、２００、３００…半導体装置 １１０…ダイオード領域 １２０…ＩＧＢＴ領域

Claims (6)

  1. 第１電極と、
    前記第１電極の一部の上に設けられた第１導電形の第１半導体領域と、
    前記第１電極の他の一部の上に設けられた第２導電形の第２半導体領域と、
    前記第１電極の上において前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第２半導体領域の第２導電形の不純物濃度よりも高い第２導電形の不純物濃度を有する第２導電形の第３半導体領域と、
    前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられ、前記第１半導体領域の上に位置する第２導電形の第５半導体領域と、
    前記第４半導体領域の上に設けられ、前記第２半導体領域の上に位置する第２導電形の第６半導体領域と、
    前記第６半導体領域の上に選択的に設けられた第１導電形の第７半導体領域と、
    ゲート電極と、
    前記ゲート電極と、前記第４半導体領域、前記第６半導体領域、および前記第７半導体領域のそれぞれと、の間に設けられたゲート絶縁層と、
    前記第５半導体領域および前記第７半導体領域の上に設けられた第２電極と、
    を備えた半導体装置。
  2. 少なくとも一部が、前記第４半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域のそれぞれと、の間に設けられた第１導電形の第８半導体領域をさらに備え、
    前記第８半導体領域の第１導電形の不純物濃度は、前記第１半導体領域の第１導電形の不純物濃度よりも低く、前記第４半導体領域の第１導電形の不純物濃度よりも高い請求項１記載の半導体装置。
  3. 前記第３半導体領域は、前記第１半導体領域と前記第２半導体領域との間において複数設けられ、
    前記複数の第３半導体領域のそれぞれと、前記第８半導体領域の一部と、は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において、交互に設けられた請求項２記載の半導体装置。
  4. 前記第１半導体領域は、前記第１半導体領域から前記第２半導体領域に向かう第１方向において、複数設けられ、
    前記複数の第１半導体領域のそれぞれと、前記第８半導体領域の一部と、が前記第１方向において交互に設けられた請求項２記載の半導体装置。
  5. 前記第３半導体領域の少なくとも一部は、前記第１電極から前記第２電極に向かう第３方向において、前記第５半導体領域の一部と並ぶ請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域のそれぞれは、前記第１半導体領域から前記第２半導体領域に向かう第１方向において、複数設けられ、
    前記複数の第１半導体領域のそれぞれと、前記複数の第２半導体領域のそれぞれと、は、前記第１方向において交互に設けられ、
    前記複数の第３半導体領域のそれぞれは、前記複数の第１半導体領域のそれぞれと、前記複数の第２半導体領域のそれぞれと、の間に設けられた請求項１または２に記載の半導体装置。
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